CN108734637A - 图形控制流机制 - Google Patents

Abstract

公开了一种用于促进图形处理系统中的控制流的设备。所述设备包括：逻辑多个执行单元，用于执行单指令多数据(SIMD)；以及流控制逻辑，用于检测多个SIMD信道中的发散控制流并且将所述控制流的所述执行减少至所述SMID信道的子集。

Description

图形控制流机制

技术领域

实施例总体上涉及数据处理并且更具体地涉及经由通用图形处理单元进行的数据处理。

版权声明

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背景技术

当前的并行图形数据处理包括开发用于对图形数据执行诸如例如线性内插、曲面细分、栅格化、纹理映射、深度测试等特定操作的系统和方法。传统地，图形处理器使用固定功能计算单元来处理图形数据。然而，最近，部分图形处理器已经被制成是可编程的，使得此类处理器能够支持更广泛的操作来处理顶点和片段数据。

为了进一步提高性能，图形处理器通常实现诸如流水线等处理技术，所述处理技术尝试在图形流水线的不同部分中并行处理尽可能多的图形数据。具有单指令多线程(SIMT)架构的并行图形处理器被设计成最大化图形流水线中的并行处理量。在SIMT架构中，多组并行线程尝试尽可能经常地同步执行程序指令，以提高处理效率。Shane Cook(肖恩库克)的CUDA Programming(CUDA编程)的第3章第37至51页(2013年)中可以找到关于SIMT架构的软件和硬件的总体概述。

SIMT架构实现单指令多数据(SIMD)模型以提高指令获取和解码的效率。在许多情况下，SIMD还可以提高数据获取的效率。然而，每当程序控制流在SIMD信道中发散时，SIMD执行的效率就降低。

例如，当16个SIMD信道中有少于8个信道活跃地工作时，功能单元的利用率小于50％。此外，寄存器堆利用率也因为编译器必须将程序变量分配给16位宽的寄存器而降低。在动态场景下，由于程序控制流，16个信道中的一些不活跃，但不活跃信道可能在SIMD中不同地分散(取决于数据集)。

为了以能够详细理解本实施例的以上记载特征的方式，可以通过参考实施例来对以上简要概括的实施例进行更具体的描述，这些实施例中的一些在所附附图中被示出。然而，应当注意，所附附图仅示出典型实施例，并因此不应被认为是对其范围的限制。

图1是展示了被配置成实现本文所述的实施例的一个或多个方面的计算机系统的框图；

图2A至图2D展示了根据实施例的并行处理器部件；

图3A至图3B是根据实施例的图形多处理器的框图；

图4A至图4F展示了其中多个GPU通信地耦合至多个多核处理器的示例性架构；

图5展示了根据实施例的图形处理流水线；

图6展示了根据实施例的采用控制流机制的计算装置；

图7是流程图，展示了常规控制流过程；

图8展示了常规控制循环的执行；

图9是流程图，展示了控制流过程的一个实施例；

图10展示了根据一个实施例的执行单元否决(shoot down)；

图11展示了被实现以执行信道打包的伪代码的一个实施例；

图12是流程图，展示了分析过程的一个实施例；

图13是根据实施例的处理系统的框图。

图14是根据实施例的处理器的框图；

图15是根据实施例的图形处理器的框图；

图16是根据一些实施例的图形处理器的图形处理引擎的框图；

图17是由附加实施例提供的图形处理器的框图；

图18展示了线程执行逻辑，所述线程执行逻辑包括在一些实施例中采用的处理元件阵列；

图19是展示了根据一些实施例的图形处理器指令格式的框图；

图20是根据另一个实施例的图形处理器的框图；

图21A至图21B展示了根据一些实施例的图形处理器命令格式和命令序列；

图22展示了根据一些实施例的数据处理系统的示例性图形软件架构；

图23是展示了根据实施例的IP核开发系统的框图；

图24是展示了根据实施例的示例性芯片上系统集成电路的框图；

图25是展示了附加示例性图形处理器的框图；以及

图26是展示了根据实施例的芯片上系统集成电路的附加示例性图形处理器的框图。

具体实施方式

在一些实施例中，公开了一种控制流机制。在一个实施例中，控制流机制将所有活跃SIMD信道打包到SIMD向量机的开始，以使用更窄的SIMD宽度(例如，以减少从SIMD16到SIMD8的执行宽度)来实现高度发散的程序区域。在进一步实施例中，控制流机制实现分析器来检测发散控制流并且重定向程序控制以一次执行一个通道而不是SIMT模式，利用通道内的并行性来减轻由发散控制流引起的效率下降。在又进一步实施例中，分析器检测分支指令并基于图块数据重新配置硬件。

在以下描述中，阐述了很多特定细节来提供更全面的理解。然而，将对本领域技术人员显而易见的是，没有这些特定细节中的一个或多个，也可实践本文中所描述的实施例。在其他实例中，未描述公知的特征以避免使本实施例的细节变得模糊。

系统概述

图1是展示了被配置成实现本文所述的实施例的一个或多个方面的计算机系统100的框图。计算系统100包括处理子系统101，所述处理子系统具有一个或多个处理器102和系统存储器104，所述一个或多个处理器和所述系统存储器经由互连路径进行通信，所述互连路径可以包括存储器中枢105。存储器中枢105可以是芯片组部件内的单独的部件，也可以集成在一个或多个处理器102内。存储器中枢105经由通信链路106与I/O子系统111耦合。I/O子系统111包括I/O中枢107，所述I/O中枢可以使得计算系统100能够从一个或多个输入设备108接收输入。另外，I/O中枢107可以使得显示控制器(所述显示控制器可以被包括在一个或多个处理器102中)能够向一个或多个显示设备110A提供输出。在一个实施例中，与I/O中枢107耦合的一个或多个显示设备110A可以包括本地显示设备、内部显示设备或嵌入式显示设备。

在一个实施例中，处理子系统101包括一个或多个并行处理器112，所述一个或多个并行处理器经由总线或其他通信链路113耦合至存储器中枢105。通信链路113可以是任意数量的基于标准的通信链路技术或协议(诸如但不限于PCI Express)中的一个，也可以是供应方特定的通信接口或通信结构。在一个实施例中，一个或多个并行处理器112形成以计算为中心的并行或向量处理系统，所述系统包括大量处理核和/或处理集群诸如集成众核(MIC)处理器。在一个实施例中，一个或多个并行处理器112形成图形处理子系统，所述图形处理子系统可以向经由I/O中枢107耦合的一个或多个显示设备110A中的一个输出像素。一个或多个并行处理器112还可以包括显示控制器和显示接口(未示出)以实现到一个或多个显示设备110B的直接连接。

在I/O子系统111内，系统存储单元114可以连接至I/O中枢107来为计算系统100提供存储机制。I/O开关116可以用于提供接口机制以实现I/O中枢107和可以集成到平台中的其他部件诸如网络适配器118和/或无线网络适配器119以及可以经由一个或多个插入式设备120添加的各种其他设备之间的连接。网络适配器118可以是以太网适配器或另一种有线网络适配器。无线网络适配器119可以包括Wi-Fi、蓝牙、近场通信(NFC)或包括一个或多个无线电装置的其他网络设备中的一个或多个。

计算系统100可以包括未明确示出的其他部件，这些部件包括USB或其他端口连接件、光存储驱动器、视频捕获设备等，也可以连接至I/O中枢107。图1中将各种部件互连的通信路径可以使用任何合适的协议诸如基于PCI(外围部件互连)的协议(例如，PCI-Express)，或(多个)任何其他总线或点对点通信接口和/或协议诸如NV-Link高速互连或本领域中已知的互连协议来实现。

在一个实施例中，一个或多个并行处理器112并入有为进行图形和视频处理而优化的电路，包括例如视频输出电路，并且所述电路构成图形处理单元(GPU)。在另一个实施例中，一个或多个并行处理器112并入有为进行通用处理而优化的电路，同时保留了本文更详细描述的基础计算架构。在又一个实施例中，计算系统100的各部件可以与一个或多个其他系统元件集成在单个集成电路上。例如，一个或多个并行处理器112、存储器中枢105、(多个)处理器102和I/O中枢107可以集成到芯片上系统(SoC)集成电路中。可替代地，计算系统100的各部件可以集成到单个封装中以形成封装中系统(SIP)配置。在其他实施例中，计算系统100的各部件的至少一部分可以集成到多芯片模块(MCM)中，所述多芯片模块可以与其他多芯片模块互连成模块化计算系统。

应当理解，本文所示的计算系统100是例示性的并且变型和修改是可能的。连接拓扑可以根据需要进行修改，所述连接拓扑包括桥的数量和安排、(多个)处理器102的数量和(多个)并行处理器112的数量。例如，在一些实施例中，系统存储器104直接而不是通过桥连接至(多个)处理器102，而其他设备经由存储器中枢105和(多个)处理器102与系统存储器104进行通信。在其他替代性拓扑中，(多个)并行处理器112连接至I/O中枢107或直接连接至一个或多个处理器102中的一个，而不是连接至存储器中枢105。在其他实施例中，I/O中枢107和存储器中枢105可以集成到单个芯片中。一些实施例可以包括经由多个插座附接的(多个)处理器102的两个或更多个组，这两个或更多个组可以与(多个)并行处理器112的两个或更多个实例耦合。

本文示出的一些特定部件是可选的并且可能不被包括在计算系统100的所有实现中。例如，可以支持任意数量的插入式卡或外围装置，或者可以省去一些部件。此外，一些架构可以使用不同的术语来描述与图1所示类似的部件。例如，在一些架构中，存储器中枢105可以被称为北桥，而I/O中枢107可以被称为南桥。

图2A展示了根据实施例的并行处理器200。并行处理器200的各种部件可以使用诸如可编程处理器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)的一个或多个集成电路设备来实现。根据实施例，所展示的并行处理器200是图1所示的一个或多个并行处理器112的变体。

在一个实施例中，并行处理器200包括并行处理单元202。所述并行处理单元包括I/O单元204，所述I/O单元实现与其他设备包括并行处理单元202的其他实例的通信。I/O单元204可以直接连接至其他设备。在一个实施例中，I/O单元204经由诸如存储器中枢105的中枢或开关接口的使用来与其他设备连接。存储器中枢105与I/O单元204之间的连接形成通信链路113。在并行处理单元202内，I/O单元204与主机接口206和存储器交叉开关216连接，其中主机接口206接收涉及执行处理操作的命令，并且存储器交叉开关216接收涉及执行存储器操作的命令。

当主机接口206经由I/O单元204接收命令缓冲器时，主机接口206可以将用于执行这些命令的工作操作引导到前端208。在一个实施例中，前端208与调度器210耦合，所述调度器被配置成向处理集群阵列212分发命令或其他工作项目。在一个实施例中，调度器210确保在向处理集群阵列212的处理集群分发任务之前，处理集群阵列212被正确地配置并且处于有效状态。

处理集群阵列212可以包括多达“N”个处理集群(例如，集群214A，集群214B，一直到集群214N)。处理集群阵列212的每个集群214A至214N均可执行大量并发线程。调度器210可以使用各种调度和/或工作分发算法来向处理集群阵列212的集群214A至214N分配工作，这些算法可以依据每种类型的程序或计算引起的工作负荷而变化。调度可以由调度器210动态地处置，或者可以在编译被配置成由处理集群阵列212执行的程序逻辑的过程中由编译器逻辑部分地协助。

在一个实施例中，处理集群阵列212的不同集群214A至214N可以被分配用于处理不同类型的程序或用于执行不同类型的计算。

处理集群阵列212可以被配置成执行各种类型的并行处理操作。在一个实施例中，处理集群阵列212被配置成执行通用并行计算操作。例如，处理集群阵列212可以包括用于执行处理任务包括视频和/或音频数据的过滤，和/或建模操作包括物理操作，以及执行数据变换的逻辑。

在一个实施例中，处理集群阵列212被配置成执行并行图形处理操作。在其中并行处理器200被配置成执行图形处理操作的实施例中，处理集群阵列212可以包括用于支持此类图形处理操作的执行的附加逻辑，包括但不限于用于执行纹理操作的纹理采样逻辑以及曲面细分逻辑和其他顶点处理逻辑。另外，处理集群阵列212可以被配置成执行与图形处理相关的着色器程序，诸如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处理单元202可以经由I/O单元204从系统存储器传递数据以进行处理。在处理期间，可以在处理期间将经传递的数据存储到片上存储器(例如，并行处理器存储器222)，然后写回到系统存储器。

在一个实施例中，当并行处理单元202用于执行图形处理时，调度器210可以被配置成将处理工作负荷分成大致相等大小的任务，以更好地使得图形处理操作能够分发到处理集群阵列212的多个集群214A至214N。在一些实施例中，处理集群阵列212的各部分可以被配置成执行不同类型的处理。例如，第一部分可以被配置成执行顶点着色和拓扑生成，第二部分可以被配置成执行曲面细分和几何着色，第三部分可以被配置成执行像素着色或其他屏幕空间操作，以产生渲染的图像进行显示。由集群214A至214N中的一个或多个产生的中间数据可以存储在缓冲器中以允许中间数据在集群214A至214N之间传输以用于进一步处理。

在操作期间，处理集群阵列212可以接收将经由调度器210执行的处理任务，所述调度器从前端208接收定义处理任务的命令。对于图形处理操作，处理任务可以包括要处理的数据例如表面(补片(patch))数据、图元数据、顶点数据和/或像素数据以及定义如何处理数据的状态参数和命令(例如，要执行哪个程序)的索引。调度器210可以被配置成获取对应于任务的索引或者可以从前端208接收索引。前端208可以被配置成确保处理集群阵列212在由传入命令缓冲器(例如，批处理缓冲器、入栈缓冲器等)指定的工作负荷被发起之前被配置成有效状态。

并行处理单元202的一个或多个实例中的每一个均可与并行处理器存储器222耦合。并行处理器存储器222可以经由存储器交叉开关216来访问，所述存储器交叉开关可以从处理集群阵列212以及I/O单元204接收存储器请求。存储器交叉开关216可以经由存储器接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元(例如，分区单元220A，分区单元220B，一直到分区单元220N)，这些分区单元可以各自耦合至并行处理器存储器222的一部分(例如，存储器单元)。在一个实现中，分区单元220A至220N的数量被配置成等于存储器单元的数量，使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元224B，以及第N分区单元220N具有对应的第N存储器单元224N。在其他实施例中，分区单元220A至220N的数量可能不等于存储器设备的数量。

在各种实施例中，存储器单元224A至224N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，诸如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在一个实施例中，存储器单元224A至224N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器(HBM)。本领域技术人员将会理解，存储器单元224A至224N的具体实现可以变化，并且可以由各种常规设计之一进行选择。诸如帧缓冲器或纹理映射的渲染目标可存储在存储器单元224A至224N上，从而允许分区单元220A至220N并行地写入每个渲染目标的各部分，以高效地使用并行处理器存储器222的可用带宽。在一些实施例中，为了支持利用系统存储器连同本地高速缓存存储器的统一存储器设计，可以将并行处理器存储器222的本地实例排除在外。

在一个实施例中，处理集群阵列212的集群214A至214N中的任一个可以处理将写入并行处理器存储器222内的存储器单元224A至224N中的任一个的数据。存储器交叉开关216可以被配置成将每个集群214A至214N的输出传递到任何分区单元220A至220N或另一个集群214A至214N，这可以对所述输出执行附加处理操作。每个集群214A至214N均可通过存储器交叉开关216与存储器接口218进行通信以针对各种外部存储器设备进行读取或写入操作。在一个实施例中，存储器交叉开关216可连接至存储器接口218以与I/O单元204通信，并且可连接至并行处理器存储器222的本地实例，从而使得不同处理集群214A至214N内的处理单元能够与系统存储器或对于并行处理单元202并非本地的其他存储器进行通信。在一个实施例中，存储器交叉开关216可以使用虚拟信道来分离集群214A至214N与分区单元220A至220N之间的业务流。

虽然并行处理单元202的单个实例展示为在并行处理器200内，但并行处理单元202的任意数量的实例也可以被包括在内。例如，可以在单个插入式卡上提供并行处理单元202的多个实例，或者可以使多个插入式卡互连。即使不同实例具有不同的处理核数量、不同的本地并行处理器存储量和/或其他配置差异，并行处理单元202的不同实例也可以被配置成交互操作。例如，以及在一个实施例中，并行处理单元202的一些实例可以包括相对于其他实例的较高精度的浮点单元。并入有并行处理单元202或并行处理器200的一个或多个实例的系统可以以各种配置和形状因数来实现，包括但不限于台式计算机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式系统。

图2B是根据实施例的分区系统220的框图。在一个实施例中，分区系统220是图2A的分区单元220A至220N中的一个的实例。如图所示，分区单元220包括L2高速缓存221、帧缓冲器接口225和ROP 226(栅格操作单元)。L2高速缓存221是被配置成执行从存储器交叉开关216和ROP 226所接收的加载和存储操作的读取/写入高速缓存。由L2高速缓存221向帧缓冲器接口225输出读未命中和紧急回写请求以进行处理。也可以经由帧缓冲器接口225向帧缓冲器发送脏更新以用于机会处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的存储器单元中的一个诸如图2的存储器单元224A至224N(例如，在并行处理器存储器222内)交互。

在图形应用中，ROP 226是执行诸如模板印刷(stencil)、z测试、混合等栅格操作的处理单元。ROP 226随后输出图形存储器中存储的经处理图形数据。在一些实施例中，ROP226包括压缩逻辑，所述压缩逻辑用于压缩写入存储器的z或颜色数据，并对从存储器所读取的z或颜色数据解压缩。在一些实施例中，ROP 226被包括在每个处理集群(例如，图2的集群214A至214N)内而不是分区单元220内。在这个实施例中，通过存储器交叉开关216而不是像素片段数据来传输对像素数据的读取和写入请求。

经处理图形数据可以显示在显示设备诸如图1的一个或多个显示设备110中的一个上，由(多个)处理器102路由以用于进一步处理，或者由图2A的并行处理器200内的处理实体中的一个路由以用于进一步处理。

图2C是根据实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2的处理集群214A至214N中的一个的实例。处理集群214可以被配置成并行地执行多个线程，其中术语“线程”是指在特定输入数据集上执行的特定程序的实例。在一些实施例中，使用单指令多数据(SIMD)指令发布技术来支持大量线程的并行执行，而无需提供多个独立的指令单元。在其他实施例中，使用单指令多线程(SIMT)技术来使用被配置成向处理集群的每一个内的一组处理引擎发出指令的公共指令单元来支持大量大致同步线程的并行执行。与所有处理引擎通常执行相同指令的SIMD执行机制不同，SIMT执行允许不同线程更容易地遵循穿过给定线程程序的发散执行路径。本领域技术人员将会理解，SIMD处理机制表示SIMT处理机制的功能子集。

处理集群214的操作可以经由向SIMT并行处理器分发处理任务的流水线管理器232来控制。流水线管理器232从图2的调度器210接收指令并且经由图形多处理器234和/或纹理单元236来管理那些指令的执行。所展示的图形多处理器234是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括在处理集群214内。图形多处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数据，并且数据交叉开关240可以用于将经处理数据分配到包括其他着色单元的多个可能目的地中的一个。流水线管理器232可以通过为将经由数据交叉开关240分发的数据指定目的地来促进经处理数据的分发。

处理集群214内的每个图形多处理器234均可包括相同的功能执行逻辑组(例如，算术逻辑单元、加载存储单元等)。功能执行逻辑可以通过流水线方式进行配置，其中可以在完成先前的指令之前发出新的指令。功能执行逻辑支持各种运算，包括整数和浮点算数、比较运算、布尔运算、位移位和各种代数函数的计算。在一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任意组合。

传输到处理集群214的指令构成线程。在一组并行处理引擎上执行的一组线程是线程组。线程组在不同的输入数据上执行相同的程序。线程组内的每个线程均可被分配到图形多处理器234内的不同处理引擎。线程组可以包括比图形多处理器234内的处理引擎的数量更少的线程。当线程组包括比处理引擎的数量更少的线程时，处理引擎中的一个或多个处理引擎可能在处理所述线程组的周期期间空闲。线程组还可以包括比图形多处理器234内的处理引擎的数量更多的线程。当线程组包括比图形多处理器234内的处理引擎的数量更多的线程时，可以在连续的时钟周期上执行处理。在一个实施例中，可以在图形多处理器234上同时执行多个线程组。

在一个实施例中，图形多处理器234包括用于执行加载和存储操作的内部高速缓存存储器。在一个实施例中，图形多处理器234可以放弃内部高速缓存而是在处理集群214内使用高速缓存存储器(例如，L1高速缓存308)。每个图形多处理器234还可以访问在所有处理集群214之间共享的分区单元(例如，图2的分区单元220A至220N)内的L2高速缓存，并且可以用于在线程之间传递数据。图形多处理器234还可以访问片外全局存储器，所述片外全局存储器可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。并行处理单元202外部的任何存储器可以用作全局存储器。其中处理集群214包括图形多处理器234的多个实例的实施例可以共享可以在L1高速缓存308中存储的公共指令和数据。

每个处理集群214均可包括被配置成将虚拟地址映射到物理地址的MMU 245(存储器管理单元)。在其他实施例中，MMU 245中的一个或多个实例可以驻留在图2的存储器接口218内。MMU 245包括用于将虚拟地址映射到图块(tile)的物理地址(更多地提及分块)和可选地高速缓存行索引的一组页表条目(PTE)。MMU 245可以包括可以驻留在图形多处理器234或L1高速缓存或处理集群214内的地址转换后备缓冲器(TLB)或高速缓存。对物理地址进行处理以分发表面数据访问局部性以实现分区单元之间的高效请求交错。可以使用高速缓存行索引来确定对高速缓存行的请求是命中还是未命中。

在图形和计算应用中，处理集群214可以被配置成使得每个图形多处理器234均耦合至纹理单元236以执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理数据。纹理数据是从内部纹理L1高速缓存(未示出)或者在一些实施例中从图形多处理器234内的L1高速缓存读取，并且是根据需要从L2高速缓存、本地并行处理器存储器或系统存储器获取。每个图形多处理器234向数据交叉开关240输出经处理任务以向另一个处理集群214提供经处理任务以用于进一步处理或经由存储器交叉开关216在L2高速缓存、本地并行处理器存储器或系统存储器中存储经处理任务。preROP 242(预先栅格操作单元)被配置成从图形多处理器234接收数据，将数据引导到ROP单元，这些ROP单元可以如本文所述的那样用分区单元(例如，图2的分区单元220A至220N)定位。preROP 242单元可以对颜色混合进行优化、组织像素颜色数据并执行地址转换。

应当理解，本文所述的核架构是例示性的并且变型和修改是可能的。例如图形多处理器234、纹理单元236、preROP 242等任意数量的处理单元可以被包括在处理集群214内。此外，虽然仅示出一个处理集群214，但如本文所述的并行处理单元可以包括处理集群214的任意数量的实例。在一个实施例中，每个处理集群214均可被配置成使用单独的和不同的处理单元、L1高速缓存等来独立于其他处理集群214而操作。

图2D示出了根据一个实施例的图形多处理器234。在这样的实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234具有执行流水线，所述执行流水线包括但不限于指令高速缓存252、指令单元254、地址映射单元256、寄存器堆258、一个或多个通用图形处理单元(GPGPU)核262和一个或多个加载/存储单元266。GPGPU核262和加载/存储单元266经由存储器和高速缓存互连268与高速缓存存储器272和共享存储器270耦合。

在一个实施例中，指令高速缓存252从流水线管理器232接收要执行的指令流。将这些指令高速缓存在指令高速缓存252中并分派用于由指令单元254执行。指令单元254可以将指令作为线程组(例如，经线)进行分派，线程组的每个线程均被分配到GPGPU核262内的不同执行单元。指令可以通过在统一地址空间内指定地址来访问本地、共享或全局地址空间中的任一个。地址映射单元256可以用于将统一地址空间中的地址转换成可由加载/存储单元266访问的不同存储器地址。

寄存器堆258为图形多处理器324的功能单元提供一组寄存器。寄存器堆258为连接至图形多处理器324的功能单元(例如，GPGPU核262、加载/存储单元266)的数据路径的操作数提供临时存储。在一个实施例中，寄存器堆258在功能单元中的每一个之间进行划分，使得每个功能单元均被分配寄存器文件258的专用部分。在一个实施例中，寄存器堆258在正由图形多处理器324执行的不同经线之间进行划分。

GPGPU核262可以各自包括用于执行图形多处理器324的指令的浮点单元(FPU)和/或整数算数逻辑单元(ALU)。根据实施例，GPGPU核262的架构可以类似，也可以不同。例如，以及在一个实施例中，GPGPU核262的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以实现IEEE 754-2008浮点算数标准或启用可变精度浮点算数。另外，图形多处理器324还可以包括用于执行诸如复制矩形或像素混合操作的特定功能的一个或多个固定功能或特殊功能单元。在一个实施例中，GPGPU核中的一个或多个还可以包含固定或特殊功能逻辑。

存储器和高速缓存互连268是互连网络，所述互连网络将图形多处理器324的功能单元中的每一个连接至寄存器堆258和共享存储器270。在一个实施例中，存储器和高速缓存互连268是允许加载/存储单元266在共享存储器270与寄存器堆258之间实现加载和存储操作的交叉开关互连。寄存器堆258可以以与GPGPU核262相同的频率操作，因此GPGPU核262与寄存器堆258之间的数据传递具有非常低的等待时间。共享存储器270可以用于实现在图形多处理器234内的功能单元上执行的线程之间的通信。例如，高速缓存存储器272可以用作数据高速缓存，以高速缓存在功能单元与纹理单元236之间通信的纹理数据。共享存储器270也可以用作经高速缓存的受管理的程序。除了在高速缓存存储器272内存储的经自动高速缓存的数据之外，在GPGPU核262上执行的线程还可以在共享存储器内以编程方式存储数据。

图3A至图3B示出了根据实施例的附加图形多处理器。所展示的图形多处理器325、350是图2C的图形多处理器234的变体。所展示的图形多处理器325、350可以被配置成能够同时执行大量执行线程的流式多处理器(SM)。

图3A展示了根据附加实施例的图形多处理器325。图形多处理器325包括相对于图2D的图形多处理器234的执行资源单元的多个附加实例。例如，图形多处理器325可以包括指令单元332A至332B、寄存器堆334A至334B和(多个)纹理单元344A至344B的多个实例。图形多处理器325还包括多组图形或计算执行单元(例如，GPGPU核336A至336B、GPGPU核337A至337B、GPGPU核338A至338B)和多组加载/存储单元340A至340B。在一个实施例中，执行资源单元具有公共指令高速缓存330、纹理和/或数据高速缓存存储器342和共享存储器346。各种部件可以经由互连结构327进行通信。在一个实施例中，互连结构327包括一个或多个交叉开关，所述一个或多个交叉开关用于实现图形多处理器325的各种部件之间的通信。

图3B展示了根据附加实施例的图形多处理器350。如图2D和图3A所示，图形处理器包括多组执行资源356A至356D，其中每组执行资源均包括多个指令单元、寄存器堆、GPGPU核和加载存储单元。执行资源356A至356D可以与(多个)纹理单元360A至360D一起工作以进行纹理操作，同时共享指令高速缓存354和共享存储器362。在一个实施例中，执行资源356A至356D可以共享指令高速缓存354和共享存储器362以及纹理和/或数据高速缓存存储器358A至358B的多个实例。各种部件可以经由与图3A的互连结构327类似的互连结构352进行通信。

本领域的技术人员将理解，图1、图2A至图2D和图3A至图3B中所述的架构是描述性的，而不限制本发明的实施例的范围。因此，本文所述的技术可以在任何适当配置的处理单元上实现，包括但不限于：一个或多个移动应用处理器；一个或多个台式计算机或服务器中央处理单元(CPU)，包括多核CPU；一个或多个并行处理单元诸如图2的并行处理单元202；以及一个或多个图形处理器或专用处理单元，而不脱离本文所述的实施例的范围。

在一些实施例中，如本文所述的并行处理器或GPGPU通信地耦合至主机/处理器核以加快图形操作、机器学习操作、模式分析操作和各种通用GPU(GPGPU)功能。GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合至主机处理器/核。在其他实施例中，GPU可以与核一样集成在相同的封装或芯片上并且通过内部处理器总线/互连(即，在封装或芯片内部)通信地耦合至所述核。不管GPU连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。然后，GPU使用专用电路/逻辑来高效地处理这些命令/指令。

用于GPU到主机处理器互连的技术

图4A展示了其中多个GPU 410至413通过高速链路440至443(例如，总线、点对点互连等)通信地耦合至多个多核处理器405至406的示例性架构。在一个实施例中，高速链路440至443支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量，这取决于实现。可以使用各种互连协议，包括但不限于PCIe 4.0或5.0和NVLink 2.0。然而，本发明的基本原理不限于任何特定的通信协议或吞吐量。

此外，在一个实施例中，GPU 410至413中的两个或更多个通过高速链路444至445互连，这可以使用与用于高速链路440至443的协议/链路相同或不同的协议/链路来实现。类似地，多核处理器405至406中的两个或更多个可以通过高速链路433连接，所述高速链路可以是以20GB/s、30GB/s、120GB/s或更高的速度运行的对称多处理器(SMP)总线。可替代地，图4A中所示的各种系统部件之间的所有通信均可使用相同的协议/链路(例如，通过公共互连结构)来完成。然而，如所提及的，本发明的基本原理不限于任何特定类型的互连技术。

在一个实施例中，每个多核处理器405至406分别经由存储器互连430至431通信地耦合至处理器存储器401至402，并且每个GPU 410至413分别通过GPU存储器互连450至453通信地耦合至GPU存储器420至423。存储器互连430至431和450至453可以利用相同或不同的存储器访问技术。以示例而不是限制的方式，处理器存储器401至402和GPU存储器420至423可以是诸如动态随机存取存储器(DRAM)(包括堆叠式DRAM)、图形DDR SDRAM(GDDR)(例如，GDDR5、GDDR6)或高带宽存储器(HBM)的易失性存储器，和/或可以是诸如3D XPoint或Nano-Ram的非易失性存储器。在一个实施例中，存储器的某个部分可以是易失性存储器，而另一个部分可以是非易失性存储器(例如，使用两级存储器(2LM)层级结构)。

如下所述，尽管各种处理器405至406和GPU 410至413均可分别物理地耦合至特定存储器401至402、420至423，但可以实现统一存储器架构，其中相同的虚拟系统地址空间(也称为“有效地址”空间)分发在所有各种物理存储器中。例如，处理器存储器401至402可以各自包括64GB的系统存储器地址空间，并且GPU存储器420至423可以各自包括32GB的系统存储器地址空间(导致在所述示例中产生总共256GB的可寻址存储空间)。

图4B展示了根据一个实施例的多核处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可以包括集成在经由高速链路440耦合至处理器407的线卡上的一个或多个GPU芯片。可替代地，图形加速模块446可以与处理器407一样集成在相同的封装或芯片上。

所展示的处理器407包括多个核460A至460D，这些核各自具有转换后备缓冲器461A至461D和一个或多个高速缓存462A至462D。这些核可以包括用于执行指令和处理未展示的数据以避免模糊本发明的基本原理的各种其他部件(例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等)。高速缓存462A至462D可以包括1级(L1)和2级(L2)高速缓存。此外，一个或多个共享高速缓存426可以被包括在高速缓存层级结构中并由各组核460A至460D共享。例如，处理器407的一个实施例包括24个核，这些核各自具有它自己的L1高速缓存、12个共享L2高速缓存和12个共享L3高速缓存。在这个实施例中，L2高速缓存和L3高速缓存中的一个由两个相邻核共享。处理器407和图形加速器集成模块446与系统存储器441连接，所述系统存储器可以包括处理器存储器401至402。

通过一致性总线464经由核间通信来为各种高速缓存462A至462D、456和系统存储器441中存储的数据和指令保持一致性。例如，每个高速缓存均可具有与其关联的高速缓存一致性逻辑/电路，以响应于所检测的对特定高速缓存行的读取或写入而通过一致性总线464进行通信。在一个实现中，通过一致性总线464实现高速缓存窥探协议以窥探高速缓存访问。本领域技术人员可以很好理解高速缓存窥探/一致性技术，以避免模糊本发明的基本原理，这里不再详细描述。

在一个实施例中，代理电路425将图形加速模块446通信地耦合至一致性总线464，从而允许图形加速模块446作为核的对等体参与缓存一致性协议。具体地讲，接口435通过高速链路440(例如，PCIe总线、NVLink等)向代理电路425提供连接性，并且接口437将图形加速模块446连接至链路440。

在一个实现中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、43N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎431、432、43N可以各自包括单独的图形处理单元(GPU)。可替代地，图形处理引擎431、432、43N可以在GPU内包括不同类型的图形处理引擎诸如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和块图像传输引擎。换句话讲，图形加速模块可以是具有多个图形处理引擎431、432、43N的GPU，或图形处理引擎431至432、43N可以是集成在公共包、线卡或芯片上的单独GPU。

在一个实施例中，加速器集成电路436包括存储器管理单元(MMU)439，所述存储器管理单元用于执行诸如虚拟到物理存储器转换(也称为有效到实际存储器转换)的各种存储器管理功能和用于访问系统存储器441的存储器访问协议。MMU 439还可以包括用于高速缓存虚拟/有效到物理/实际地址转换的转换后备缓冲器(TLB)(未示出)。在一个实现中，高速缓存438存储用于由图形处理引擎431至432、43N高效访问的命令和数据。在一个实施例中，使高速缓存438和图形存储器433至434、43N中存储的数据与核高速缓存462A至462D、456和系统存储器411保持一致。如所提及的，这可以经由代理电路425来完成，所述代理电路代表高速缓存438和存储器433至434、43N参与高速缓存一致性机制(例如，向高速缓存438发送与处理器高速缓存462A至462D、456上的高速缓存行的修改/访问相关的更新并从高速缓存438接收更新)。

一组寄存器445存储由图形处理引擎431至432、43N执行的线程的上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448可以执行保存和恢复操作以在上下文切换期间保存和恢复各种线程的上下文(例如，其中第一线程被保存并且第二线程被存储，使得第二线程可以由图形处理引擎执行)。例如，在上下文切换时，上下文管理电路448可以将当前寄存器值存储到存储器中的指定区域(例如，由上下文指针标识)。所述上下文管理电路可以在返回上下文时恢复寄存器值。在一个实施例中，中断管理电路447接收并处理从系统设备所接收的中断。

在一个实现中，由MMU 439将来自图形处理引擎431的虚拟/有效地址转换为系统存储器411中的实际/物理地址。加速器集成电路436的一个实施例支持多个(例如，4个、8个、16个)图形加速器模块446和/或其他加速器设备。图形加速器模块446可以专用于在处理器407上执行的单个应用，或者可以在多个应用之间共享。在一个实施例中，呈现虚拟图形执行环境，其中图形处理引擎431至432、43N的资源与多个应用或虚拟机(VM)共享。资源可以被细分为基于与VM和/或应用相关联的处理要求和优先级而分配给不同的VM和/或应用的“分片”。

因此，加速器集成电路充当图形加速模块446的系统的桥，并提供地址转换和系统存储器高速缓存服务。此外，加速器集成电路436可以为主机处理器提供虚拟化设施以管理图形处理引擎、中断和存储器管理的虚拟化。

由于图形处理引擎431至432、43N的硬件资源显式地地映射到由主机处理器407看到的实际地址空间，因此任何主处理器都可以使用有效地址值来为这些资源直接寻址。在一个实施例中，加速器集成电路436的一个功能是图形处理引擎431至432、43N的物理分离，使得它们作为独立单元出现在系统上。

如所提及的，在所展示的实施例中，一个或多个图形存储器433至434、43M分别耦合至图形处理引擎431至432、43N中的每一个。图形存储器433至434、43M存储正由图形处理引擎431至432、43N中的每一个处理的指令和数据。图形存储器433至434，43M可以是诸如DRAM(包括堆叠式DRAM)、GDDR存储器(例如，GDDR5、GDDR6)或HBM的易失性存储器，和/或可以是诸如3D XPoint或Nano-Ram的非易失性存储器。

在一个实施例中，为了减少链路440上的数据流量，使用偏置技术来确保图形存储器433至434、43M中存储的数据是图形处理引擎431至432、43N最频繁使用，并且核460A至460D优选不使用(至少不频繁使用)的数据。类似地，偏置机制试图使核(并且优选地不是图形处理引擎431至432、43N)所需的数据保持在核和系统存储器411的高速缓存462A至462D、456内。

图4C展示了其中加速器集成电路436集成在处理器407内的另一个实施例。在这个实施例中，图形处理引擎431至432、43N经由接口437和接口435来直接通过高速链路440与加速器集成电路436进行通信(这也可以利用任何形式的总线或接口协议)。加速器集成电路436可以执行与关于图4B所描述的操作相同的操作，但考虑到其与一致性总线462和高速缓存462A至462D、426紧密接近，可能以较高的吞吐量进行操作。

一个实施例支持不同的编程模型，包括专用进程编程模型(不具有图形加速模块虚拟化)和共享编程模型(具有虚拟化)。共享编程模型可以包括由加速器集成电路436控制的编程模型和由图形加速模块446控制的编程模型。

在专用进程模型的一个实施例中，图形处理引擎431至432、43N在单个操作系统下专用于单个应用或进程。单个应用可以将其他应用请求集中到图形引擎431至432、43N，从而在VM/分区内提供虚拟化。

在专用进程编程模型中，图形处理引擎431至432、43N可以由多个VM/应用分区共享。共享模型需要系统管理程序，所述系统管理程序用于将图形处理引擎431至432、43N虚拟化，以允许由每个操作系统进行访问。对于没有管理程序的单分区系统，图形处理引擎431至432、43N由操作系统拥有。在这两种情况下，操作系统都可以将图形处理引擎431至432、43N虚拟化以提供对每个进程或应用的访问。

对于共享编程模型，图形加速模块446或单独图形处理引擎431至432、43N使用进程句柄来选择进程要素。在一个实施例中，进程要素被存储在系统存储器411中并且可使用本文所述的有效地址到实际地址转换技术来寻址。所述进程句柄可以是在向图形处理引擎431至432、43N注册它的上下文(即，调用系统软件以向进程要素链表添加进程要素)时向主机进程提供特定于实现的值。所述进程句柄的低16位可以是进程要素链表内的进程要素的偏移量。

图4D展示了示例性加速器集成分片490。如本文所用，“分片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应用有效地址空间482存储进程要素483。在一个实施例中，进程要素483响应于来自在处理器407上执行的应用480的GPU调用481而被存储。进程要素483包含相应应用480的处理状态。进程要素483中包含的工作描述符(WD)484可以是应用所请求的单个作业，或者可以包含指向作业队列的指针。在后一种情况下，WD 484是指向应用地址空间482中的作业请求队列的指针。

图形加速模块446和/或单独图形处理引擎431至432、43N可以由系统中的全部或部分进程共享。本发明的实施例包括用于建立处理状态并向图形加速模块446发送WD 484以在虚拟环境中开始作业的基础结构。

在一个实现中，专用进程编程模型是特定于具体实施的。在这个模型中，单个进程拥有图形加速模块446或单独的图形处理引擎431。由于图形加速模块446由单个进程拥有，因此管理程序初始化加速器集成电路436以获得所属分区，并且操作系统在图形加速模块446被分配时初始化加速器集成电路436以获取所属进程。

在操作中，加速器集成分片490中的WD获取单元491获取下一个WD 484，所述WD包括将由图形加速模块446的图形处理引擎之一进行的工作的指示。如图所示，来自WD 484的数据可以被存储在寄存器445中并由MMU 439、中断管理电路447和/或上下文管理电路446使用。例如，MMU 439的一个实施例包括用于访问OS虚拟地址空间485内的段/页表486的段/页步行(walk)电路。中断管理电路447可以处理从图形加速模块446所接收的中断事件492。当执行图形操作时，由图形处理引擎431至432、43N生成的有效地址493由MMU 439转换为实际地址。

在一个实施例中，针对每个图形处理引擎431至432、43N和/或图形加速模块446复制同一组寄存器445，并且可以由管理程序或操作系统初始化这一组寄存器。这些复制的寄存器中的每一个均可被包括在加速器集成分片490中。表1中示出了可以由管理程序初始化的示例性寄存器。

表1-管理程序初始化寄存器

1	分片控制寄存器
		2	实际地址(RA)调度进程区域指针
3	授权掩码覆盖(override)寄存器
		4	中断向量表条目偏移
5	中断向量表条目极限
		6	状态寄存器
7	逻辑分区ID
		8	实际地址(RA)管理程序加速器利用记录指针
9	存储描述寄存器

表2中示出了可以由操作系统初始化的示例性寄存器。

表2-操作系统初始化寄存器

1	进程和线程标识
		2	有效地址(EA)上下文保存/恢复指针
3	虚拟地址(RA)加速器利用记录指针
		4	虚拟地址(RA)存储段表指针
5	授权掩码
		6	工作描述符

在一个实施例中，每个WD 484均特定于特定图形加速模块446和/或图形处理引擎431至432、43N。所述WD包含图形处理引擎431至432、43N完成其工作所需的所有信息，或者所述WD可以是指向应用已经建立了要完成的工作命令队列的存储器位置的指针。

图4E展示了共享模型的一个实施例的附加细节。所述实施例包括其中存储了进程要素列表499的管理程序实际地址空间498。管理程序实际地址空间498可经由管理程序496来访问，所述管理程序将操作系统495的图形加速模块引擎虚拟化。

共享编程模型允许来自系统中的全部或部分分区的全部或部分进程使用图形加速模块446。有两种编程模型，其中图形加速模块446由多个进程和分区共享：时间分片共享和图形直接共享。

在这个模型中，系统管理程序496拥有图形加速模块446并且使其功能对所有操作系统495可用。为使图形加速模块446支持系统管理程序496的虚拟化，图形加速模块446可遵守以下要求：1)应用作业请求必须是自主的(即，不需要维持作业之间的状态)，或者图形加速模块446必须提供上下文保存和恢复机制。2)图形加速模块446保证在指定时间量内完成应用作业请求，包括任何转换错误，或者图形加速模块446提供抢占作业处理的能力。3)当以直接共享编程模型操作时，必须保证进程中图形加速模块446的公平性。

在一个实施例中，对于共享模型，需要应用480来利用图形加速模块446类型、工作描述符(WD)、授权掩码寄存器(AMR)值以及上下文保存/恢复区域指针(CSRP)来进行操作系统495系统调用。图形加速模块446类型描述了系统调用的目标加速功能。图形加速模块446类型可以是特定于系统的值。所述WD专门针对图形加速模块446来格式化，并且可以呈以下形式：图形加速模块446命令；指向用户定义结构的有效地址指针；指向命令队列的有效地址指针；或用于描述将由图形加速模块446进行的工作的任何其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。传递给操作系统的值与设置AMR的应用类似。如果加速器集成电路436和图形加速模块446的实现不支持用户授权掩码覆盖寄存器(UAMOR)，则操作系统可以在管理程序调用中传递AMR之前向AMR值应用当前UAMOR值。在将AMR置于进程要素483之前，管理程序496可以可选地应用当前授权掩码覆盖寄存器(AMOR)值。在一个实施例中，CSRP是包含应用地址空间482中供图形加速模块446保存和恢复上下文状态的区域的有效地址的寄存器445中的一个。如果不需要在作业之间保存状态或当作业被抢占时，这个指针是可选的。所述上下文保存/恢复区域可以是插接的系统存储器。

在接收到系统调用时，操作系统495可以验证应用480已注册并被授权使用图形加速模块446。操作系统495然后利用表3中所示的信息来调用管理程序496。

表3-操作系统对管理程序的调用参数

1	工作描述符(WD)
		2	授权掩码寄存器(AMR)值(可能已掩蔽)
3	有效地址(EA)上下文保存/恢复区域指针(CSRP)
		4	进程ID(PID)和可选的线程ID(TID)
5	虚拟地址(VA)加速器利用记录指针(AURP)
		6	存储段表指针(SSTP)的虚拟地址
7	逻辑中断服务号(LISN)

在接收到管理程序调用时，管理程序496可以验证操作系统495已注册并被授权使用图形加速模块446。管理程序496然后将进程要素483针对对应图形加速模块446类型放入进程要素链表中。进程要素可以包含表4中所示的信息。

表4-进程要素信息

1	工作描述符(WD)
		2	授权掩码寄存器(AMR)值(可能已掩蔽)
3	有效地址(EA)上下文保存/恢复区域指针(CSRP)
		4	进程ID(PID)和可选的线程ID(TID)
5	虚拟地址(VA)加速器利用记录指针(AURP)
		6	存储段表指针(SSTP)的虚拟地址
7	逻辑中断服务号(LISN)
		8	中断向量表，从管理程序调用参数导出
9	状态寄存器(SR)值
		10	逻辑分区ID(LPID)
11	实际地址(RA)管理程序加速器利用记录指针
		12	存储描述符寄存器(SDR)

在一个实施例中，管理程序将寄存器445的多个加速器集成分片490初始化。

如图4F所展示，本发明的一个实施例采用可经由用于访问物理处理器存储器401至402和GPU存储器420至423的公共虚拟存储器地址空间来寻址的统一存储器。在这个实现中，在GPU 410至413上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器401至402，反之亦然，由此简化可编程性。在一个实施例中，将虚拟/有效地址空间的第一部分分配给处理器存储器401，将第二部分分配给第二处理器存储器402，将第三部分分配给GPU存储器420，以此类推。整个虚拟/有效存储器空间(有时称为有效地址空间)由此分布在处理器存储器401至402和GPU存储器420至423中的每一个上，从而允许任何处理器或GPU访问具有映射到所述存储器的虚拟地址的任何物理存储器。

在一个实施例中，MMU 439A至439E中的一个或多个内的偏置/一致性管理电路494A至494E确保了主机处理器(例如，405)与GPU 410至413的高速缓存之间的高速缓存一致性，以及指示其中应当存储某些类型的数据的物理存储器的偏置技术。尽管在图4F中展示了偏置/一致性管理电路494A至494E的多个实例，但偏置/一致性电路也可以在一个或多个主机处理器405的MMU内和/或在加速器集成电路436内实现。

一个实施例允许将GPU附接的存储器420至423映射为系统存储器的一部分，并使用共享虚拟存储器(SVM)技术进行访问，但不会遭受与全系统高速缓存一致性相关的典型性能缺陷。GPU附接的存储器420至423作为系统存储器来访问的能力不会造成繁重的高速缓存一致性开销，这为GPU卸载提供了有利的操作环境。这种安排允许主机处理器405软件设置操作数并访问计算结果，而不具有传统I/O DMA数据拷贝的开销。这些传统拷贝涉及驱动器调用、中断和存储器映射I/O(MMIO)访问，这些访问相对于简单内存访问来说都是低效的。同时，在不具有高速缓存一致性开销的情况下访问GPU附接存储器420至423的能力对于卸载计算的执行时间可能是关键的。例如，在具有大量流式写入存储器业务的情况下，高速缓存一致性开销可以显著降低由GPU 410至413看到的有效写入带宽。操作数设置的效率、结果访问的效率以及GPU计算的效率都在确定GPU卸载的有效性方面发挥着重要作用。

在一个实现中，GPU偏置与主机处理器偏置之间的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，所述偏置表可以是每个GPU附接存储器页包括1或2个位的页粒度结构(即，以存储器页的粒度来控制)。偏置表可以在一个或多个GPU附接存储器420至423的被盗存储器范围内实现，在GPU 410至413中具有或不具有偏置高速缓存(例如，以高速缓存频繁/最近使用的偏置表的条目)。可替代地，整个偏置表均可保持在GPU内。

在一个实现中，在实际访问GPU存储器之前访问与对GPU附接存储器420至423的每次访问相关联的偏置表条目，从而使得以下操作。首先，将来自GPU 410至413的在GPU偏置中发现其页的本地请求直接转发到对应的GPU存储器420至423。将来自GPU的在主机偏置中发现其页的本地请求转发给处理器405(例如，如上所述通过高速链路)。在一个实施例中，来自处理器405的在主机处理器偏置中发现所请求的页的请求完成了像正常存储器读取那样的请求。可替代地，可以将针对GPU偏置页的请求转发给GPU 410至413。如果GPU当前未使用所述页，则GPU可以将所述页转换为主机处理器偏置。

页的偏置状态可以通过基于软件的机制、基于硬件辅助软件的机制，或者对于一组有限的情况，基于仅硬件的机制来改变。

一种用于改变偏置状态的机制采用API调用(例如OpenCL)，所述API调用继而调用GPU设备驱动器，所述驱动器继而向GPU发送消息(或将命令描述符入队)，从而引导所述GPU改变偏置状态，并且对于某些转换，在主机中执行高速缓存转储清除操作。所述高速缓存转储清除操作是从主机处理器405偏置到GPU偏置的转换所必需的，而对于相反转换则不是必需的。

在一个实施例中，通过暂时呈现主机处理器405不可高速缓存的GPU偏置页来保持缓存一致性。为了访问这些页，处理器405可以请求来自GPU 410的访问，GPU可以依据实现立即授权访问也可以不授权访问。因此，为了减少处理器405与GPU 410之间的通信，有利的是确保GPU偏置页是GPU所需但不是主机处理器405所需的页，反之亦然。

图形处理流水线

图5展示了根据实施例的图形处理流水线500。在一个实施例中，图形处理器可以实现所展示的图形处理流水线500。所述图形处理器可以被包括在如本文所述的并行处理子系统诸如图2的并行处理器200内，在一个实施例中，所述并行处理器是图1的(多个)并行处理器112的变体。如本文所述，各种并行处理系统可以经由并行处理单元(例如，图2的并行处理单元202)的一个或多个实例来实现图形处理流水线500。例如，着色器单元(例如，图3的图形多处理器234)可以被配置成执行顶点处理单元504、曲面细分控制处理单元508、曲面细分评估处理单元512、几何处理单元516和片段/像素处理单元524中的一个或多个的功能。数据组装器502，图元组装器506、514、518，曲面细分单元510，栅格器522和栅格操作单元526的功能还可以由处理集群(例如，图3的处理集群214)内的其他处理引擎和对应的分区单元(例如，图2的分区单元220A至220N)执行。图形处理流水线500还可以使用一个或多个功能的专用处理单元来实现。在一个实施例中，图形处理流水线500的一个或多个部分可以由通用处理器(例如，CPU)内的并行处理逻辑执行。在一个实施例中，图形处理流水线500的一个或多个部分可经由存储器接口528访问片上存储器(例如，如图2所示的并行处理器存储器222)，所述存储器接口可以是图2的存储器接口218的实例。

在一个实施例中，数据组装器502是收集表面和图元的顶点数据的处理单元。数据组装器502然后向顶点处理单元504输出包括顶点属性的顶点数据。顶点处理单元504是可编程执行单元，所述可编程执行单元执行顶点着色器程序，从而照明和变换如顶点着色器程序所指定的顶点数据。顶点处理单元504读取高速缓存、本地或系统存储器中存储的用于处理顶点数据的数据，并且可以编程为将顶点数据从基于对象的坐标表示变换为世界空间坐标空间或归一化设备坐标空间。

图元组装器506的第一实例从顶点处理单元50接收顶点属性。图元组装器506根据需要读取所存储的顶点属性并构造图形图元以由曲面细分控制处理单元508进行处理。图形图元包括如各种图形处理应用编程接口(API)所支持的三角形、线段、点、补片等等。

曲面细分控制处理单元508将输入顶点视为几何补片的控制点。这些控制点从来自补片的输入表示(例如，补片的基础)变换为适用于由曲面细分评估处理单元512进行表面评估的表示。曲面细分控制处理单元508还可以计算几何补片的边缘的曲面细分因子。曲面细分因子适用于单个边缘，并量化与边缘相关的依赖于视图的细节等级。曲面细分单元510被配置成接收补片的边缘的曲面细分因子并将补片分为多个几何图元诸如线、三角形或四边形图元，所述多个几何图元被传输到曲面细分评估处理单元512。曲面细分评估处理单元512对细分的补片的参数化坐标进行操作以生成与几何图元相关的每个顶点的表面表示和顶点属性。

图元组装器514的第二实例从曲面细分评估处理单元512接收顶点属性，根据需要读取所存储的顶点属性，并构造图形图元以由几何处理单元516处理。几何处理单元516是可编程执行单元，所述可编程执行单元执行几何着色器程序，以变换如几何着色器程序所指定的从图元组装器514所接收的图形图元。在一个实施例中，几何处理单元516被编程为将图形图元细分为一个或多个新的图形图元并且计算用于将新的图形图元栅格化的参数。

在一些实施例中，几何处理单元516可以添加或删除几何流中的元素。几何处理单元516将指定新图形图元的参数和顶点输出到图元组装器518。图元组装器518从几何处理单元516接收参数和顶点，并且构建图形图元以供视口缩放、拣选和剪辑单元520处理。几何处理单元516读取存储在并行处理器存储器或系统存储器中的数据以用于处理几何数据。视口缩放、拣选和剪辑单元520执行剪辑、拣选和视口缩放，并且将处理后的图形图元输出到栅格器522。栅格器522可以执行深度拣选和其他基于深度的优化。栅格器522还对新图形图元执行扫描转换以生成片段并且将这些片段和相关联的覆盖数据输出到片段/像素处理单元524。栅格器522扫描转换新的图形图元并且将片段和覆盖数据输出到片段/像素处理单元524。

片段/像素处理单元524是被配置成执行片段着色器程序或像素着色器程序的可编程执行单元。片段/像素处理单元524转换从栅格器522接收的片段或像素，如片段或像素着色器程序所指定的。例如，片段/像素处理单元524可以被编程为执行包括但不限于纹理映射、着色、混合、纹理校正、以及透视校正的操作，以便产生输出到栅格操作单元526的着色片段或像素。片段/像素处理单元524可以读取存储在并行处理器存储器或系统存储器中的数据以供在处理片段数据时使用。片段或像素着色器程序可以被配置成取决于为处理单元配置的采样速率在样本、像素、图块或其他粒度上变暗。

栅格操作单元526是处理单元，所述处理单元执行栅格操作，包括但不限于模板印刷(stencil)、z测试、混合等，并且将像素数据作为处理的图形数据输出以存储在图形存储器中(例如，图1中的并行处理器存储器222)、显示在一个或多个显示装置110上、或者由一个或多个处理器102或并行处理器112中的一个进一步处理。在一些实施例中，栅格操作单元526被配置成压缩写入存储器的z或颜色数据并且解压缩从存储器读取的z或颜色数据。

图6展示了采用控制流机制的计算装置600的一个实施例。在一个实施例中，控制流机制执行控制流发散以将所有活跃SIMD信道打包到SIMD向量机的开始，以便使用更窄的SIMD宽度(例如，以减少从simd16到simd8的执行宽度)来实现高度发散的程序区域。在进一步实施例中，控制流机制实现分析器来检测发散控制流并且重定向程序控制以一次执行一个通道而不是SIMT模式，利用通道内的并行性来减轻由发散控制流引起的效率下降。在又进一步实施例中，分析器检测着色器分支指令并基于图块数据重新配置硬件。

计算装置600(例如，智能可佩带装置、虚拟现实(VR)装置、头戴式显示器(HMD)、移动计算机、物联网(IoT)装置、膝上型计算机、台式计算机、服务器计算机等)可以与图1的数据处理系统100相同，并且因此为了简洁、清晰和易于理解，此后不再进一步讨论或重复上面参考图1至5陈述的许多细节。如所展示的，在一个实施例中，计算装置600被示出为托管控制流机制610。

如所展示的，在一个实施例中，控制流机制610可以由图形驱动器616托管。然而在其他实施例中，控制流机制610可以由图形处理单元(“GPU”或“图形处理器”)614的固件或固件的一部分托管。在又其他实施例中，控制流机制610可以由中央处理单元(“CPU”或“应用处理器”)612的固件或固件的一部分托管。为了简洁、清晰并易于理解，贯穿本文档的其余部分，可以将控制流机制610作为图形驱动器616的一部分进行讨论；然而，实施例不限于此。

在又另一个实施例中，控制流机制610可以由操作系统606托管为软件或固件逻辑。在又进一步实施例中，控制流机制610可以由计算装置600的多个部件(诸如图形驱动器1216、GPU 614、GPU固件、CPU 612、CPU固件、操作系统606等中的一个或多个)部分地且同时地托管。可以设想，控制流机制610或其一个或多个部件可以被实现为硬件、软件和/或固件。

贯穿本文档，术语“用户”可以可互换地称为“观看者”、“观察者”、“人”、“个人”、“终端用户”等。应当指出，贯穿本文档，类似“图形域”的术语可以与“图形处理单元”、“图形处理器”或简单地“GPU”互换地引用，并且类似地，“CPU域”或“主机域”可以与“计算机处理单元”、“应用处理器”或简单地“CPU”互换地引用。

计算装置600可以包括任何数量和类型的通信装置，诸如大型计算系统，诸如服务器计算机、台式计算机等，并且可以进一步包括机顶盒(例如，基于互联网的有线电视机顶盒等)、基于全球定位系统(GPS)的装置等。计算装置600可以包括用作通信装置的移动计算装置，诸如包括智能手机的蜂窝电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可佩戴装置(例如，眼镜、手表、手环、智能卡、珠宝、衣物等)、媒体播放器等。例如，在一个实施例中，计算装置600可以包括采用托管诸如芯片上系统(“SoC”或“SOC”)的集成电路(“IC”)的计算机平台的移动计算装置，其将计算装置600的各种硬件和/或软件部件集成在单个芯片上。

如所展示的，在一个实施例中，计算装置600可以包括任何数量和类型的硬件和/或软件部件，诸如(但不限于)GPU 614、图形驱动器(也称为“GPU驱动器”、“图形驱动器逻辑”、“驱动器逻辑”、用户模式驱动器(UMD)、UMD、用户模式驱动器框架(UMDF)、UMDF或简单地“驱动器”)616、CPU 612、存储器608、网络装置、驱动器等，以及输入/输出(I/O)源604，诸如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器等。

计算装置600可以包括充当计算机装置600的硬件和/或物理资源与用户之间的接口的操作系统(OS)606。可以设想，CPU 612可以包括一个或多个处理器，诸如图1的(多个)处理器102，而GPU 614可以包括一个或多个图形处理器(或多处理器)。

应当指出，贯穿本文档，可以互换地使用类似“节点”、“计算节点”、“服务器”、“服务器装置”、“云计算机”、“云服务器”、“云服务器计算机”、“机器”、“主机”“装置”、“计算装置”、“计算机”、“计算机系统”等术语。应当进一步指出，贯穿本文档，可以互换地使用类似“应用”、“软件应用”、“程序”、“软件程序”、“包”、“软件包”等术语。此外，贯穿本文档，可以互换地使用类似“作业”、“输入”、“请求”、“消息”等术语。

可以设想，并且如参考图1至5进一步描述的，如上所述的图形流水线的一些进程以软件实现，而其余的进程以硬件实现。图形流水线可以在图形协处理器设计中实现，其中，CPU 612被设计成用于与GPU 614一起工作，所述GPU可以被包括在CPU 612中或与其共同定位。在一个实施例中，GPU 614可以采用用于执行与图形渲染有关的常规功能的任何数量和类型的常规软件和硬件逻辑、以及用于执行任何数量和类型的指令的新颖软件和硬件逻辑。

如上所述，存储器608可以包括随机存取存储器(RAM)，所述RAM包括具有对象信息的应用数据库。存储器控制器中枢(诸如图1的存储器控制器中枢105)可以访问RAM中的数据并且将其转发到GPU 614以用于图形流水线处理。RAM可以包括双数据速率RAM(DDRRAM)、扩展数据输出RAM(EDO RAM)等。CPU 612与硬件图形流水线交互以共享图形流水线功能。

经处理的数据被存储在硬件图形流水线的缓冲器中，并且状态信息被存储在存储器608中。然后将所产生的图像传送到诸如显示部件的I/O源604以便显示图像。可以设想，显示装置可以是用于向用户显示信息的各种类型的显示装置，诸如阴极射线管(CRT)、薄膜晶体管(TFT)、液晶显示器(LCD)、有机发光二极管(OLED)阵列等。

存储器608可以包括缓冲器的预分配区域(例如，帧缓冲器)；然而，本领域普通技术人员应当理解，实施例不限于此，并且可以使用低级图形流水线可访问的任何存储器。计算装置600可以进一步包括如图1所引用的输入/输出(I/O)控制中枢(ICH)107、如一个或多个I/O源604等。

CPU 612可以包括用于执行指令的一个或多个处理器，以便执行计算系统实现的任何软件例程。指令经常涉及对数据执行的某种操作。数据和指令两者都可以存储在系统存储器608和任何相关联的高速缓存中。高速缓存通常被设计成具有比系统存储器608短的延迟时间；例如，高速缓存可以被集成到与(多个)处理器相同的(多个)硅芯片上和/或用较快的静态RAM(SRAM)单元构造，而系统存储器608可以用较慢的动态RAM(DRAM)单元构造。与系统存储器608相反，通过倾向于将更频繁使用的指令和数据存储在高速缓存中，改善了计算装置600的整体性能效率。可以设想，在一些实施例中，GPU 614可以作为CPU 612的一部分(诸如物理CPU包的一部分)存在，在这种情况下，存储器608可以由CPU 612和GPU 614共享或保持分开。

系统存储器608可以被提供给计算装置600内的其他部件。例如，从至计算装置600的各种接口(例如键盘和鼠标、打印机端口、局域网(LAN)端口、调制解调器端口等)接收到的或从计算机装置600的内部存储元件(例如，硬盘驱动器)检索到的任何数据(例如，输入图形数据)通常在它们由软件程序的实施方式中的一个或多个(多个)处理器操作之前临时排队进入系统存储器608。类似地，软件程序确定应通过计算系统接口之一从计算装置600发送到外部实体或存储到内部存储元件中的数据在其被传输或存储之前经常在系统存储器608中临时排队。

此外，例如，ICH可以用于确保这种数据在系统存储器608与其适当对应的计算系统接口(和内部存储装置，如果计算系统是如此设计的话)之间被适当地传递，并且可以在其自身与所观察到的I/O源/装置604之间具有双向点对点链路。类似地，MCH可以用于管理在CPU 612和GPU 614、接口以及可能相对于彼此在时间上接近出现的内部存储元件之中对于系统存储器608访问的各种竞争请求。

I/O源604可以包括一个或多个I/O装置，所述一个或多个I/O装置实现为用于向计算装置600(例如，网络适配器)传送数据和/或传送来自所述计算装置的数据；或者用于计算装置600(例如，硬盘驱动器)内的大规模非易失性存储。包括字母数字及其他键的用户输入装置可以用于将信息和命令选择通信至GPU 614。另一类型的用户输入装置是用于将方向信息和命令选择通信至GPU 614并控制显示装置上的光标移动的光标控制装置(如鼠标、轨迹球、触摸屏、触摸板或光标方向键)。可以采用计算机装置600的相机和麦克风阵列来观察手势、记录音频和视频并接收和发射视频和音频命令。

计算装置600可以进一步包括(多个)网络接口以提供对网络的访问，如，LAN、广域网(WAN)、城域网(MAN)、个域网(PAN)、蓝牙、云网络、移动网络(例如，第3代(3G)、第4代(4G)等)、内联网、互联网等。(多个)网络接口可以包括例如具有天线的无线网络接口，所述无线网络接口可以表示一个或多个天线。(多个)网络接口也可以包括，例如，经由网络电缆与远程装置通信的有线网络接口，所述网络电缆可以是例如以太网电缆、同轴电缆、光缆、串行电缆或并行电缆。

(多个)网络接口可例如通过遵循IEEE 802.11b和/或IEEE 802.11g标准来提供对LAN的访问，并且/或者无线网络接口可以例如通过遵循蓝牙标准来提供对个域网的访问。还可以支持其他无线网络接口和/或协议(包括所述标准的先前的以及后续的版本)。附加于或替代于经由无线LAN标准通信，(多个)网络接口可以使用例如以下协议来提供无线通信：时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其他类型的无线通信协议。

(多个)网络接口可以包括一个或多个通信接口，如调制解调器、网络接口卡或其他众所周知的接口装置，如用于为了提供通信链路以支持例如LAN或WAN而耦合至以太网、令牌环或其他类型的物理有线或无线附连的那些通信接口。以此方式，计算机系统还可以经由常规的网络基础设施(例如，包括内联网或互联网)耦合至多个外围装置、客户端、控制面、控制台或服务器。

应当理解，对于某些实现，比在上文中所描述的示例更少或更多地配备的系统可以是优选的。因此，取决于众多因素(如价格约束、性能要求、技术改进或其他情况)计算装置600的配置可以因实现不同而改变。电子装置或计算机系统600的示例可以包括但不限于：移动装置、个人数字助理、移动计算装置、智能电话、蜂窝式电话、手持装置、单向寻呼机、双向寻呼机、消息收发装置、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、web服务器、网络服务器、互联网服务器、工作站、小型计算机、大型计算机、超级计算机、网络装置、web装置、分布式计算系统、多处理器系统、基于处理器的系统、消费电子装置、可编程消费电子装置、电视、数字电视、机顶盒、无线接入点、基站、订户站、移动订户中心、无线电网络控制器、路由器、集线器、网关、桥接器、交换机、机器或上述各项的组合。

实施例可以实现为以下各项中的任何一项或组合：使用母板互连的一个或多个微芯片或集成电路、硬连线逻辑、由存储器装置存储且由微处理器执行的软件、固件、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。以示例的方式，术语“逻辑”可以包括软件或硬件以及/或者软件和硬件的组合。

可以将实施例作为例如计算机程序产品来提供，所述计算机程序产品可以包括其上存储有机器可执行指令的一种或多种机器可读介质，当由一个或多个机器(如计算机、计算机的网络或其他电子装置)执行这些机器可执行指令时，这些机器可执行指令可以使一个或多个机器执行根据本文中所描述的实施例的操作。机器可读介质可以包括但不限于：软盘、光盘、CD-ROM(CD盘只读存储器)以及磁光盘、ROM、RAM、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、磁卡或光卡、闪存、或者适用于存储机器可执行指令的其他类型的介质/机器可读介质。

此外，实施例可以作为计算机程序产品被下载，其中，可以经由通信链路(例如，调制解调器和/或网络连接)，借助于在载波或其他传播介质中具体化和/或由载波或其他传播介质调制的一个或多个数据信号来将程序从远程计算机(例如，服务器)传输至请求计算机(例如，客户机)。

图7是流程图，展示了简单循环的常规控制流。块720是循环的入口块，其检查变量i是否满足循环退出条件。块730是可以包括多个基本块的循环体。因此，示出了单个块以防止失去一般性。此循环执行SIMD16执行(例如，每条指令是16位宽，并且每个信道可以采取不同的分支执行)。在循环执行期间，满足退出条件的信道分支到循环出口(块740)并变为不活跃，而不保持活跃的其他信道继续循环执行。当所有活跃信道退出循环时，分支到循环出口的所有不活跃信道被重新激活并恢复执行。

图8展示了循环的simd16执行，其中阴影块表示活跃信道，并且非阴影块表示不活跃信道。在进入循环之前，所有十六个信道都是活跃的。在循环执行期间，每个信道存在彼此独立的循环。因此，一些信道提前退出，而一些稍后退出。如图8所示，只有四个信道保持活跃，并且十二个信道在几次执行迭代后已经采取了循环退出分支。因此，执行单位(EU)的效率降至25％。

根据一个实施例，控制流机制610动态地打包和解包(unpack)信道以减轻由发散控制流引起的低效率。在这种实施例中，控制流机制610实现编译器611以插入程序代码以检测用于应用活跃信道打包的条件(例如，发散的分支)并且仅当条件满足时才跳转到打包序列。

在进一步实施例中，控制流机制610实现新指令以查找所有活跃SIMD通道的索引(例如，FindBitSet)。在与间接寄存器复制指令结合时，编译器611在打包执行开始时在GPU614处打包输入寄存器，并且在打包执行结束时解包GPU 614输出寄存器。

图9是流程图，展示了由控制流机制610实现的过程的一个实施例。如图9所示，在发散控制流存在的情况下，循环被转换。根据一个实施例，控制流机制610检测多个活跃信道；识别代码区域；以原始SIMD大小的一半(例如，活跃信道的数量)复制代码区域；打包由代码区域实现的活跃信道的输入；并且解包由代码区域产生的活跃信道的输出。

在一个实施例中，检测活跃信道、打包和解包的过程都发生在运行时间期间。在这种实施例中，GPU 614中的分析器613收集提供关于发散控制流发生在何处的有用指导的分析信息。一旦识别出可能发散控制流，编译器611就识别受此控制流影响的代码区域。

如图9所示，块950和960被插入到循环体的入口处。块950检测活跃信道的数量是否低于SIMD信道总数量的预定阈值百分比(例如，50％)，而块960在确定活跃信道的数量低于预定阈值时打包活跃信道的输入。在一个实施例中，预定阈值对应于信道总数量的50％。例如，对于16信道宽的信道，预定的阈值是8信道。在下面讨论打包细节。如所示，存在跨两个SIMD8部分分布的四个活跃信道。也就是说，每个ALU指令仍然以SIMD16方式执行。

块960打包活跃信道，使得只执行SIMD8操作，并且另一个SIMD8关闭而不消耗任何ALU周期。在块960处，编译器解包信道以将在代码区域之外消耗的计算数据移动到它们的原始位置，并且恢复解包执行模式。在一个实施例中，SIMD8是执行ALU操作的最小单位。大小小于8的指令仍然在SIMD8ALU中执行。

在一个实施例中，GPU 614处的EU包括如果没有信道是活跃的则否决SIMD8执行的机制。在这个实施例中，检测块将否决考虑在内并且仅当活跃信道分布在多个SIMD8或SIMD16部分上时触发打包。图10示出EU否决的一个实施例。如图10所示，因为EU可以有效地否决一个SIMD8执行(如右半边SIMD部分上的阴影信道所示)，所以不触发打包。

如上所讨论的，在GPU 614内的寄存器堆处实现用于寄存器打包和解包的新指令。在一个实施例中，FindBitSet新指令查找在16(或32)位寄存器中设置的所有位的索引，并且将索引写入16(或32)字节寄存器。如果有三个“1”位，则索引是打包的，其中前三个字节用索引填充，并且其余字节用“0xff”填充。

FindBitSet输入(8-位示例)

0

0

1

0

1

1

0

0(LSB)

FindBitSet输出(8个字节)

0xff

0xff

0xff

0xff

0xff

5

3

2

在一个实施例中，FindBitSet指令使用具有循环的find-first-bit-low指令来实现。然而，在硬件中原生地实现此指令减少活跃信道打包的开销，从而提高性能优势。FindBitSet也可以在除了活跃信道打包以外的应用中实现。

在一个实施例中，FindBitSet与其他指令一起实现，包括CountBits(可以对16(或32)位寄存器中的所有“1”位进行计数；FindFirstBitLow(查找16(或32)位寄存器中的最低“1”位)；FindFirstBitHigh(查找16(或32)位寄存器中的最高“1”位)；IndexedRegisterRead(从索引位置的寄存器堆读取，并且回写到连续位置)；以及IndexedRegisterWrite(从连续位置的寄存器堆读取，并且回写到索引位置)。

根据一个实施例，双字寄存器可以通过以下打包：

Active-channel-index-vector＝FindBitSet(exec-mask)

Packed-vector＝IndexedRegisterRead(unpacked-vector,active-channel-index-vector)

此外，双字寄存器可以通过以下解包：

Unpacked-vector＝IndexedRegisterWrite(packed-vector,active-channel-index-vector)

在进一步实施例中，断言寄存器可以通过以下打包：

//将位转换为字节

Unpacked-bytes[]＝(predicate[]＝＝1)？0xff:0x00

Packed-bytes[]＝IndexedRegisterRead(unpacked-bytes[],active-channel-index-vector)

Packed-predicate[]＝(packed-bytes[]＝＝0xff)

此外，断言寄存器可以通过以下解包：

packed-bytes[]＝(predicate[]＝＝1)？0xff:0x00

unpacked-bytes[]＝IndexedRegisterWrite(packed-bytes[],active-channel-index-vector)

unpacked-predicate[]＝(unpacked-bytes[]＝＝0xff)

在一个实施例中，可以基于程序员关于何处可以应用有效信道打包的确定来指定代码区域。替代地，编译器611可以基于从先前运行收集的分析数据确定代码区域。图11展示了描述编译器611可以生成的整个代码序列的伪代码的一个实施例。

活跃信道打包可能潜在地将执行时间缩短50％。假设原始全宽度执行的预期执行时间为T，并且假设应用活跃信道打包的概率为P。可以使用以下公式估计转换代码的预期执行时间：P*(开销+0.5T)+(1-P)*T。编译器611可以使用这个公式来决定是否应用这个转换。

在替代实施例中，控制流机制610实现分析器613以检测发散控制流并重定向程序控制以执行连续信道执行(例如，一次执行一个信道)。在这种实施例中，分析器613检测到严重发散控制流的发生并触发重新编译。因此，编译器611基于检测到的分析信息重新编译控制流程序，以便确定由发散控制流支配的代码区域。在进一步实施例中，公开了新的指令，其检测低于预定数量的活跃信道数量并将程序控制传送到目标。在这种实施例中，编译器611针对保留在原始控制辉光程序中表达的并行性的单个线程生成代码。

在又进一步实施例中，分析器检测着色器分支指令并基于编译器611图块数据重新配置GPU 614硬件。在这种实施例中，GPU 614硬件被重新配置成基于运行时间分析匹配着色器代码，诸如可以改变高速缓存策略或最佳SIMD宽度。图12是流程图，展示了分析过程的一个实施例。在处理块1210处，在运行时对着色器分支指令进行分析。在处理块1220处，基于图块数据重新配置GPU 614硬件。在一个实施例中，编译器611将指令注入分析分支方向，使得使用统计采样来随机注入指令。

附加示例性图形处理系统

上述实施例的细节可以被结合在下面描述的图形处理系统和装置中。图13至26的图形处理系统和装置展示了可以实现上述任何和全部技术的替代系统和图形处理硬件。

附加示例性图形处理系统概述

图13是根据实施例的处理系统1600的框图。在各种实施例中，数据处理系统1600包括一个或多个处理器1602和一个或多个图形处理器1608，并且可以是单处理器桌面系统、多处理器工作站系统、或具有大量处理器1602或处理器核1607的服务器系统。在一个实施例中，系统1600是用于移动式、手持式、或嵌入式设备的芯片上系统(SoC)集成电路内并入的处理平台。

系统1600的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统1600是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统1600还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统1600是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器1602以及由一个或多个图形处理器1608生成的图形界面。

在一些实施例中，一个或多个处理器1602每个包括用于处理指令的一个或多个处理器核1607，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核1607中的每个处理器核被配置成用于处理特定的指令集1609。在一些实施例中，指令集1609可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核1607可以各自处理不同的指令集1609，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核1607还可以包括其他处理设备，如数字信号处理器(DSP)。

在一些实施例中，处理器1602包括高速缓存存储器1604。取决于架构，处理器1602可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器1602的各部件当中共享高速缓存存储器。在一些实施例中，处理器1602还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核1607当中共享外部高速缓存。另外地，寄存器堆1606包括在处理器1602中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器1602的设计。

在一些实施例中，处理器1602耦合至处理器总线1610，所述处理器总线用于在处理器1602与系统1600内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统1600使用示例性‘中枢’系统架构，包括存储器控制器中枢1616和输入输出(I/O)控制器中枢1630。存储器控制器中枢1616促进存储器设备与系统1600的其他部件之间的通信，而I/O控制器中枢(ICH)1630经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器中枢1616的逻辑集成在处理器内。

存储器设备1620可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能用作处理存储器的某个其他存储器设备。在一个实施例中，存储器设备1620可作为系统1600的系统存储器进行操作，以存储数据1622和指令1621，以供在一个或多个处理器1602执行应用或进程时使用。存储器控制器中枢1616还与可选的外部图形处理器1612耦合，所述可选的外部图形处理器可以与处理器1602中的一个或多个图形处理器1608通信，从而执行图形和媒体操作。

在一些实施例中，ICH 1630使得外围部件经由高速I/O总线连接至存储器设备1620和处理器1602。I/O外围装置包括但不限于：音频控制器1646、固件接口1628、无线收发机1626(例如，Wi-Fi、蓝牙)、数据存储设备1624(例如，硬盘驱动器、闪存等)、以及用于将传统(例如，个人系统2(PS/2))设备耦合至所述系统的传统I/O控制器1640。一个或多个通用串行总线(USB)控制器1642连接多个输入设备，例如键盘和鼠标1644组合。网络控制器1634还可以耦合至ICH 1630。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线1610。应当理解，所示出的系统1600是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢1630可以集成在一个或多个处理器1602内，或者存储器控制器中枢1616和I/O控制器中枢1630可以集成在分立式外部图形处理器(诸如外部图形处理器1612)内。

图14是处理器1700的实施例的框图，所述处理器具有一个或多个处理器核1702A至1702N、集成存储器控制器1714、以及集成图形处理器1708。图14的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器1700可包括多达且包括由虚线框表示的附加核1702N的附加核。处理器核1702A至1702N各自包括一个或多个内部高速缓存单元1704A至1704N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元1706。

内部高速缓存单元1704A至1704N和共享高速缓存单元1706表示处理器1700内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元1706与1704A至1704N之间的一致性。

在一些实施例中，处理器1700还可以包括一组一个或多个总线控制器单元1716和系统代理核1710。一个或多个总线控制器单元1716管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI Express)。系统代理核1710提供对各处理器部件的管理功能。在一些实施例中，系统代理核1710包括一个或多个集成存储器控制器1714用于管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核1702A至1702N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核1710包括用于在多线程处理过程中协调和操作核1702A至1702N的部件。另外，系统代理核1710还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核1702A至1702N的功率状态的逻辑和部件以及图形处理器1708。

在一些实施例中，另外，处理器1700还包括用于执行图形处理操作的图形处理器1708。在一些实施例中，图形处理器1708耦合至共享高速缓存单元1706集以及系统代理核1710，所述系统代理核包括一个或多个集成存储器控制器1714。在一些实施例中，显示控制器1711与图形处理器1708耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器1711可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器1708或系统代理核1710内。

在一些实施例中，基于环的互连单元1712用于耦合处理器1700的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器1708经由I/O链路1713与环形互连1712耦合。

示例性I/O链路1713表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块1718(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核1702A至1702N中的每个处理器核以及图形处理器1708将嵌入式存储器模块1718用作共享末级高速缓存。

在一些实施例中，处理器核1702A至1702N是执行相同指令集架构的均质核。在另一实施例中，处理器核1702A至1702N在指令集架构(ISA)方面是异构的，其中，处理器核1702A至1702N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核1702A至1702N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器1700可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图15是图形处理器1800的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器1800包括用于访问存储器的存储器接口1814。存储器接口1814可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器1800还包括显示控制器1802，所述显示控制器用于将显示输出数据驱动到显示设备1820。显示控制器1802包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器1800包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎1806，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器1800包括用于执行二维(2D)栅格器操作包括例如位边界块传递的块图像传递(BLIT)引擎1804。然而，在一个实施例中，使用图形处理引擎(GPE)1810的一个或多个部件执行2D图形操作。在一些实施例中，GPE 1810是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 1810包括用于执行3D操作的3D流水线1812，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线1812包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统1815的元件和/或生成的执行线程内执行各种任务。虽然3D流水线1812可以用于执行媒体操作，但是GPE 1810的实施例还包括媒体流水线1816，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线1816包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎1806来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线1816还包括线程生成单元以便生成用于在3D/媒体子系统1815上执行的线程。所生成的线程对3D/媒体子系统1815中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统1815包括用于执行3D流水线1812和媒体流水线1816生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统1815发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统1815包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

图形处理引擎

图16是根据一些实施例的图形处理器的图形处理引擎1910的框图。在一个实施例中，图形处理引擎(GPE)1910是图15所示的GPE 1810的一个版本。图16的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图15的3D流水线1812和媒体流水线1816。媒体流水线1816在GPE 1910的一些实施例中是可选的，并且可以不显式地地包括在GPE 1910内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 1910。

在一些实施例中，GPE 1910与命令流转化器1903耦合或包括所述命令流转化器，所述命令流转化器向3D流水线1812和/或媒体流水线1816提供命令流。在一些实施例中，命令流转化器1903与存储器耦合，所述存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个高速缓存存储器。在一些实施例中，命令流转化器1903从存储器接收命令并将这些命令发送至3D流水线1812和/或媒体流水线1816。所述命令是从存储用于3D流水线1812和媒体流水线1816的环形缓冲器获取的指示。在一个实施例中，另外，环形缓冲器还可以包括存储多批多命令的批命令缓冲器。用于3D流水线1812的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线1812的顶点和几何数据和/或用于媒体流水线1816的图像数据和存储器对象。3D流水线1812和媒体流水线1816通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行单元阵列1914来处理所述命令。

在各种实施例中，3D流水线1812可以通过处理指令并将执行线程分派给图形核阵列1914来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列1914提供统一的执行资源块。图形核阵列1914内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。

在一些实施例中，图形核阵列1914还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图13的(多个)处理器核1607或图14中的核1702A至1702N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列1914上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)1918中的存储器。URB 1918可以存储多个线程的数据。在一些实施例中，URB1918可以用于在图形核阵列1914上执行的不同线程之间发送数据。在一些实施例中，URB1918可以另外用于图形核阵列上的线程与共享功能逻辑1920内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列1914是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 1910的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

图形核阵列1914与共享功能逻辑1920耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑1920内的共享功能是向图形核阵列1914提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑1920包括但不限于采样器1921、数学1922和线程间通信(ITC)1923逻辑。另外，一些实施例实现共享功能逻辑1920内的一个或多个高速缓存1925。在给定的专用功能的需求不足以包含在图形核阵列1914中的情况下实现共享功能。相反，所述专用功能的单个实例被实现为共享功能逻辑1920中的独立实体并且在图形核阵列1914内的执行资源之间共享。在图形核阵列1914之间共享并包括在图形核阵列1914内的精确的一组功能在各实施例之间变化。

图17是图形处理器2000的另一个实施例的框图。图17的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器2000包括环形互连2002、流水线前端2004、媒体引擎2037、以及图形核2080A至2080N。在一些实施例中，环形互连2002将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。

在一些实施例中，图形处理器2000经由环形互连2002接收多批命令。传入命令由流水线前端2004中的命令流转化器2003来解译。在一些实施例中，图形处理器2000包括用于经由(多个)图形核2080A至2080N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器2003将命令供应至几何流水线2036。针对至少一些媒体处理命令，命令流转化器2003将命令供应至视频前端2034，所述视频前端与媒体引擎2037耦合。在一些实施例中，媒体引擎2037包括用于视频和图像后处理的视频质量引擎(VQE)2030以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)2033引擎。在一些实施例中，几何流水线2036和媒体引擎2037各自生成执行线程，所述执行线程用于由至少一个图形核2080A提供的线程执行资源。

在一些实施例中，图形处理器2000包括可扩展线程执行资源表征模块核2080A至2080N(有时被称为核分片)，各个可扩展线程执行资源表征模块核具有多个子核2050A至550N、2060A至2060N(有时被称为核子分片)。在一些实施例中，图形处理器2000可以具有任意数量的图形核2080A至2080N。在一些实施例中，图形处理器2000包括图形核2080A，所述图形核至少具有第一子核2050A和第二子核2060A。在其他实施例中，图形处理器是具有单个子核(例如，2050A)的低功率处理器。在一些实施例中，图形处理器2000包括多个图形核2080A至2080N，所述图形核各自包括一组第一子核2050A至2050N和一组第二子核2060A至2060N。所述一组第一子核2050A至2050N中的每个子核至少包括第一组执行单元2052A至2052N和媒体/纹理采样器2054A至2054N。所述一组第二子核2060A至2060N中的每个子核至少包括第二组执行单元2062A至2062N和采样器2064A至2064N。在一些实施例中，每个子核2050A至2050N、2060A至2060N共享一组共享资源2070A至2070N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。

执行单元

图18展示了线程执行逻辑2100，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图18的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，线程执行逻辑2100包括着色器处理器2102、线程分派器2104、指令高速缓存2106、包括多个执行单元2108A至2108N的可扩展执行单元阵列、采样器2110、数据高速缓存2112、以及数据端口2114。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算需求来启用或禁用一个或多个执行单元(例如，执行单元2108A，2108B，2108C，2108D，一直到2108N-1和2108N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑2100包括通过指令高速缓存2106、数据端口2114、采样器2110、以及执行单元阵列2108A至2108N中的一者或多者到存储器(如系统存储器或高速缓存存储器)的一个或多个连接件。在一些实施例中，每个执行单元(例如，2108A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元2108A至2108N的阵列是可缩放的以包括任意数量的单独执行单元。

在一些实施例中，执行单元2108A至2108N主要用于执行着色器程序。着色器处理器2102可以处理各种着色器程序并且经由线程分派器2104分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元2108A至2108N上实例化所请求的线程的逻辑。例如，几何流水线(例如，图17的2036)可以将顶点处理、曲面细分或几何处理线程分派至线程执行逻辑2100(图18)进行处理。在一些实施例中，线程分派器2104还可处理来自执行着色器程序的运行时间线程生成请求。

在一些实施例中，执行单元2108A至2108N支持指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元2108A至2108N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元2108A至2108N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

执行单元2108A至2108N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元2108A至2108N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存(例如，2106)包括在所述线程执行逻辑2100中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，2112)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器2110被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器2110包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。

在执行过程中，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑2100发送线程发起请求。一旦一组几何对象已经被处理并被栅格化成像素数据，则着色器处理器2102内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨栅格化对象被内插。在一些实施例中，着色器处理器2102内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器2102经由线程分派器2104将线程分派至执行单元(例如，2108A)。在一些实施例中，像素着色器2102使用采样器2110中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口2114提供存储器访问机制，供线程执行逻辑2100将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口2114包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存2112)从而经由数据端口高速缓存数据以供存储器访问。

图19是展示了根据一些实施例的图形处理器指令格式2200的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式2200是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式2210的指令。64位紧凑指令格式2230可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式2230中。64位格式2230中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段2213中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式2210的原生指令。

针对每种格式，指令操作码2212限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段2214使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对采用128位指令格式2210的指令，执行大小字段2216限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段2216不可用于64位紧凑指令格式2230。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 2220、src12222)和一个目的地2218。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 2224)，其中，指令操作码2212确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式2210包括访问/地址模式字段2226，所述访问/地址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式2210包括访问/地址模式字段2226，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段2226的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码2212位字段对指令进行分组从而简化操作码解码2240。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组2242包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组2242共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组2244(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组2246包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组2248包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组2248跨数据通道并行地执行算术运算。向量数学组2250包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图形流水线

图20是图形处理器2300的另一个实施例的框图。图20的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器2300包括图形流水线2320、媒体流水线2330、显示引擎2340、线程执行逻辑2350、以及渲染输出流水线2370。在一些实施例中，图形处理器2300是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连2302经由发布至图形处理器2300的命令被控制。在一些实施例中，环形互连2302将图形处理器2300耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连2302的命令通过命令流转化器2303被解译，所述命令流转化器将指令供应至图形流水线2320或媒体流水线2330的单独部件。

在一些实施例中，命令流转化器2303引导顶点获取器2305的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器2303所提供的顶点处理命令。在一些实施例中，顶点获取器2305将顶点数据提供给顶点着色器2307，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器2305和顶点着色器2307通过经由线程分派器2331向执行单元2352A至2352B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元2352A至2352B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元2352A至2352B具有附接的L1高速缓存2351，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，图形流水线2320包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器2313在外壳着色器2311的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线2320。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器2311、曲面细分器2313、域着色器2317)进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器2319经由被分派至所述执行单元2352A至2352B的一个或多个线程来处理、或者可以直接行进至剪辑器2329。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。如果禁用曲面细分，则几何着色器2319从顶点着色器2307接收输入。在一些实施例中，几何着色器2319可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在栅格化之前，剪辑器2329处理顶点数据。剪辑器2329可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线2370中的栅格器和深度测试部件2373分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑2350中。在一些实施例中，应用可对栅格器和深度测试部件2373进行旁路并且经由流出单元2323访问未栅格化的顶点数据。

图形处理器2300具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元2352A至2352B和(多个)相关联的高速缓存2351、纹理和媒体采样器2354、以及纹理/采样器高速缓存2358经由数据端口2356进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器2354、高速缓存2351、2358以及执行单元2352A至2352B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线2370包含栅格器和深度测试部件2373，所述栅格器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，栅格器逻辑包括用于执行固定功能三角形和线栅格化的窗口器/掩蔽器单元。相关联的渲染高速缓存2378和深度高速缓存2379在一些实施例中也是可用的。像素操作部件2377对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎2341执行、或者在显示时间由显示控制器2343使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存2375可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线2330包括媒体引擎2337和视频前端2334。在一些实施例中，视频前端2334从命令流转化器2303接收流水线命令。在一些实施例中，媒体流水线2330包括单独的命令流转化器。在一些实施例中，视频前端2334在将所述命令发送至媒体引擎2337之前处理媒体命令。在一些实施例中，媒体引擎2337包括用于生成线程以用于经由线程分派器2331分派至线程执行逻辑2350的线程生成功能。

在一些实施例中，图形处理器2300包括显示引擎2340。在一些实施例中，显示引擎2340在处理器2300外部并且经由环形互连2302、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎2340包括2D引擎2341和显示控制器2343。在一些实施例中，显示引擎2340包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器2343与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线2320和媒体流水线2330可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图21A是展示了根据一些实施例的图形处理器命令格式2400的框图。图21B是展示了根据实施例的图形处理器命令序列2410的框图。图21A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图21A的示例性图形处理器命令格式2400包括用于标识命令的目标客户端2402、命令操作代码(操作码)2404、以及用于命令的相关数据2406的数据字段。一些命令中还包括子操作码2405和命令大小2408。

在一些实施例中，客户端2402限定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码2404以及子操作码2405(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段2406内的信息来执行命令。针对一些命令，期望显式地的命令大小2408来限定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图21B中的流程图示出了示例性图形处理器命令序列2410。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列2410可以以流水线转储清除命令2412开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线2422和媒体流水线2424不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令2412可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令2413。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令2413，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令2413的流水线切换之前正好需要流水线转储清除命令2412。

在一些实施例中，流水线控制命令2414配置用于操作的图形流水线并且用于对3D流水线2422和媒体流水线2424进行编程。在一些实施例中，流水线控制命令2414配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令2414用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，返回缓冲器状态命令2416用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态2416包括选择返回缓冲器的大小和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定2420，所述命令序列被定制用于以3D流水线状态2430开始的3D流水线2422、或者在媒体流水线状态2440处开始的媒体流水线2424。

用于3D流水线状态2430的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态2430命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元2432命令用于提交待由3D流水线处理的3D图元。经由3D图元2432命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元2432命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元2432命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线2422将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行2434命令或事件触发3D流水线2422。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行栅格化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列2410跟随在媒体流水线2424路径之后。一般地，针对媒体流水线2424进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线2422相似的方式对媒体流水线2424进行配置。将用于配置媒体流水线状态2440的一组命令分派或放置到命令队列中，在媒体对象命令2442之前。在一些实施例中，媒体流水线状态命令2440包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令2440还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令2442将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令2442之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令2442被排队，则经由执行2444命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线2424。然后可以通过由3D流水线2422或媒体流水线2424提供的操作对来自媒体流水线2424的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图22展示了根据一些实施例的数据处理系统2500的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用2510、操作系统2520、以及至少一个处理器2530。在一些实施例中，处理器2530包括图形处理器2532以及一个或多个通用处理器核2534。图形应用2510和操作系统2520各自在数据处理系统的系统存储器2550中执行。

在一些实施例中，3D图形应用2510包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令2512。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令2514，所述可执行指令采用适合用于由通用处理器核2534执行的机器语言。所述应用还包括由顶点数据限定的图形对象2516。

在一些实施例中，操作系统2520是来自微软公司的操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统2520可以支持图形API 2522，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统2520使用前端着色器编译器2524以将HLSL中的任何着色器指令2512编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用2510进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令2512以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的版本。

在一些实施例中，用户模式图形驱动器2526包含后端着色器编译器2527，所述后端着色器编译器用于将着色器指令2512转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令2512传递至用户模式图形驱动器2526以用于编译。在一些实施例中，用户模式图形驱动器2526使用操作系统内核模式功能2528来与内核模式图形驱动器2529进行通信。在一些实施例中，内核模式图形驱动器2529与图形处理器2532进行通信以便分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图23是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统2600的框图。IP核开发系统2600可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施2630可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真2610。软件仿真2610可用于使用仿真模型2612来设计、测试并验证IP核的行为。仿真模型2612可以包括功能、行为和/或时序仿真。然后可由仿真模型2612来创建或合成寄存器传输级(RTL)设计2615。RTL设计2615是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计2615之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计2615或等效方案进一步合成为硬件模型2620，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器2640(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施2665。可替代地，可以通过有线连接2650或无线连接2660来传输(例如，经由互联网)IP核设计。制造设施2665然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

示例性芯片上系统集成电路

图24至图26展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图24是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路2700的框图。示例性集成电路2700包括一个或多个应用处理器2705(例如，CPU)、至少一个图形处理器2710，并且另外还可以包括图像处理器2715和/或视频处理器2720，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路2700包括外围或总线逻辑，包括USB控制器2725、UART控制器2730、SPI/SDIO控制器2735和I²S/I²C控制器2740。另外，集成电路还可以包括显示设备2745，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器2750和移动行业处理器接口(MIPI)显示界面2755中的一项或多项。可以由闪存子系统2760(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器2765来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎2770。

图25是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器2810的框图。图形处理器2810可以是图20的图形处理器2710的变体。图形处理器2810包括顶点处理器2805和一个或多个片段处理器2815A至2815N(例如，2815A，2815B，2815C，2815D，一直到2815N-1和2815N)。图形处理器2810可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器2805被优化以执行顶点着色器程序的操作，而一个或多个片段处理器2815A至2815N执行片段(例如，像素)着色操作以用于片段或像素着色器程序。顶点处理器2805执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。(多个)片段处理器2815A至2815N使用由顶点处理器2805生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器2815A至2815N被优化以执行OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与Direct 3DAPI中提供的像素着色器程序相似的操作。

另外，图形处理器2810还包括一个或多个存储器管理单元(MMU)2820A至2820B、一个或多个高速缓存2825A至2825B和(多个)电路互连2830A至2830B。一个或多个MMU 2820A至2820B为集成电路2810包括为顶点处理器2805和/或一个或多个片段处理器2815A至2815N提供虚拟到物理地址映射，除了存储在一个或多个高速缓存2825A至2825B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 2825A至2825B可以与系统内的其他MMU包括与图24的一个或多个应用处理器2705、图像处理器2715和/或视频处理器2720相关联的一个或多个MMU同步，使得每个处理器2705至2720可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连2830A至2830B使得图形处理器2810能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核交互。

图26是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器2910的框图。图形处理器2910可以是图24的图形处理器2710的变体。图形处理器2910包括图25的集成电路2800的一个或多个MMU 2820A至2820B、高速缓存2825A至2825B和电路互连2830A至2830B。

图形处理器2910包括一个或多个着色器核2915A至2915N(例如，2915A、2915B、2915C、2915D、2915E、2915F、一直到2915N-1和2915N)，所述一个或多个着色器核提供统一的着色器核架构，其中单个核或类型或核可以执行所有类型的可编程着色器代码包括着色器程序代码以实现顶点着色器、片段着色器和/或计算着色器。存在的着色器核的确切数量可以在实施例和实现中变化。另外，图形处理器2910还包括核间任务管理器2905，所述核间任务管理器充当用于将执行线程分派给一个或多个着色器核2915A至2915N的线程分派器和用于加快分块操作以进行基于图块的渲染的分块单元2918，其中场景的渲染操作在图像空间中被细分，例如以利用场景内的本地空间一致性或优化内部高速缓存的使用。

一些实施例涉及示例1，其包括一种用于促进图形处理系统中的控制流的设备，所述设备包括：多个执行单元，用于执行单指令多数据(SIMD)；以及流控制逻辑，用于检测多个SIMD信道中的发散控制流并且将所述控制流的所述执行减少至所述SMID信道的子集。

示例2包括如示例1所述的主题，其中，所述流量控制逻辑包括用于检测活跃的SIMD信道的逻辑以及用于识别受所述发散控制流影响的代码区域的逻辑。

示例3包括如示例1和2所述的主题，其中，用于检测所述活跃SIMD信道的所述逻辑检测活跃SIMD信道的数量是否低于所述多个SIMD信道的预定阈值百分比。

示例4包括如示例1至3所述的主题，其中，所述流控制逻辑包括用于在确定活跃SIMD信道的数量低于所述预定阈值百分比时将给所述活跃SIMD信道的输入打包到所述SIMD信道的子集中的逻辑。

示例5包括如示例1至4所述的主题，其中，用于检测所述活跃SIMD信道的所述逻辑包括用于检测所述活跃SIMD信道是否分布在多个SIMD部分上的逻辑。

示例6包括如示例1至5所述的主题，进一步包括否决逻辑，所述否决逻辑用于在检测到所述活跃SIMD信道未分布在多个SIMD部分上时防止将给所述活跃SIMD信道的输入打包到所述SIMD信道的子集中。

示例7包括如示例1至6所述的主题，其中，用于识别所述代码区域的所述逻辑将所述识别的代码区域复制在所述SIMD信道的所述子集内。

示例8包括如示例1至7所述的主题，其中，所述SIMD信道的所述子集包括所述SIMD信道的一半。

示例9包括如示例1至8所述的主题，进一步包括寄存器堆，所述寄存器堆包括：一个或多个位寄存器；以及包括多个寄存器的一个或多个字节寄存器。

示例10包括如示例1至9所述的主题，其中，用于打包的所述逻辑包括用于查找被设置在位寄存器中的寄存器位的索引并且将所述索引写入字节寄存器的指令。

示例11包括如示例1至10所述的主题，进一步包括用于将来自所述SIMD信道的所述子集的输出解包到所述多个SIMD信道中的逻辑。

示例12包括如示例1至11所述的主题，其中，所述流控制逻辑包括用于在检测到所述发散控制流时执行连续信道执行的逻辑。

示例13包括如示例1至12所述的主题，其中，所述流控制逻辑包括用于检测着色器分支指令的逻辑以及在检测到着色器分支指令时重新配置硬件资源的逻辑。

示例14包括如示例1至13所述的主题，用于基于统计采样将指令随机地注入分析分支方向中的逻辑。

一些实施例涉及示例15，其包括一种用于促进图形处理系统中的控制流的方法，所述方法包括：检测多个单指令多数据(SIMD)信道中的活跃SIMD信道是否低于所述多个SIMD信道的预定阈值百分比；以及在确定活跃SIMD信道的数量低于所述预定阈值百分比时将给所述活跃SIMD信道的输入打包到所述SIMD信道的子集中。

示例16包括如示例15所述的主题，进一步包括识别受发散的控制影响的代码区域；以及将所述识别的代码区域复制到所述SIMD信道的所述子集内。

示例17包括如示例15和16所述的主题，进一步包括检测所述活跃SIMD信道是否分布在多个SIMD部分上以及在检测到所述活跃SIMD信道未分布在多个SIMD部分上时防止将给所述活跃SIMD信道的输入打包到所述SIMD信道的子集中。

示例18包括如示例15至17所述的主题，进一步包括将来自所述SIMD信道的所述子集的输出解包到所述多个SIMD信道中。

一些实施例涉及示例19，其包括一种具有指令的计算机可读介质，所述介质在由一个或多个处理器执行时致使所述处理器：检测多个单指令多数据(SIMD)信道中的活跃SIMD信道是否低于所述多个SIMD信道的预定阈值百分比，并且在确定活跃SIMD信道的数量低于所述预定阈值百分比时将给所述活跃SIMD信道的输入打包到所述SIMD信道的子集中。

示例20包括如示例19所述的主题，具有指令，所述指令当由所述一个或多个处理器执行时进一步致使所述处理器：检测所述活跃SIMD信道是否分布在多个SIMD部分上，并且在检测到所述活跃SIMD信道未分布在多个活跃SIMD部分上时防止将给所述活跃SIMD信道的输入打包到所述SIMD信道的子集中。

一些实施例涉及示例21，其包括一种具有指令的计算机可读介质，所述指令当由一个或多个处理器执行时致使所述处理器执行如权利要求15至18所述的方法。

一些实施例涉及示例22，其包括一种系统，包括用于实现或执行如权利要求或示例15至18中任一项所要求保护的方法的机制。

前述说明书和附图被认为是说明性的而非限制性意义。本领域的技术人员将理解，在不脱离如所附权利要求书中阐述的本发明的更宽泛的精神和范围的情况下，可以对这里描述的实施例进行各种修改和改变。

Claims (20)

1.一种用于促进图形处理系统中的控制流的设备，所述设备包括：

多个执行单元，用于执行单指令多数据(SIMD)；以及

流控制逻辑，用于检测多个SIMD信道中的发散控制流并且将所述控制流的所述执行减少至所述SMID信道的子集。

2.如权利要求1所述的设备，其中，所述流控制逻辑包括：

用于检测活跃的SIMD信道的逻辑；以及

用于识别受所述发散控制流影响的代码区域的逻辑。

3.如权利要求2所述的设备，其中，所述用于检测活跃SIMD信道的逻辑检测活跃SIMD信道的数量是否低于所述多个SIMD信道的预定阈值百分比。

4.如权利要求3所述的设备，其中，所述流控制逻辑包括用于在确定活跃SIMD信道的数量低于所述预定阈值百分比时将给所述活跃SIMD信道的输入打包到所述SIMD信道的子集中的逻辑。

5.如权利要求4所述的设备，其中，所述用于检测活跃SIMD信道的逻辑包括用于检测所述活跃SIMD信道是否分布在多个SIMD部分上的逻辑。

6.如权利要求5所述的设备，进一步包括否决逻辑，所述否决逻辑用于在检测到所述活跃SIMD信道未分布在多个SIMD部分上时防止将给所述活跃SIMD信道的输入打包到所述SIMD信道的子集中。

7.如权利要求2所述的设备，其中，所述用于识别代码区域的逻辑将所识别的代码区域复制在所述SIMD信道的所述子集内。

8.如权利要求7所述的设备，其中，所述SIMD信道的所述子集包括所述SIMD信道的一半。

9.如权利要求4所述的设备，进一步包括寄存器堆，所述寄存器堆包括：

一个或多个位寄存器；以及

包括多个寄存器的一个或多个字节寄存器。

10.如权利要求9所述的设备，其中，所述用于打包的逻辑包括用于查找被设置在位寄存器中的寄存器位的索引并且将所述索引写入字节寄存器的指令。

11.如权利要求4所述的设备，进一步包括用于将来自所述SIMD信道的所述子集的输出解包到所述多个SIMD信道中的逻辑。

12.如权利要求1所述的设备，其中，所述流控制逻辑包括用于在检测到所述发散控制流时执行连续信道执行的逻辑。

13.如权利要求1所述的设备，其中，所述流控制逻辑包括：

用于检测着色器分支指令的逻辑；以及

用于在检测到着色器分支指令时重新配置硬件资源的逻辑。

14.如权利要求13所述的设备，用于基于统计采样将指令随机地注入分析分支方向中的逻辑。

15.一种用于促进图形处理系统中的控制流的方法，包括：

检测多个单指令多数据(SIMD)信道中的活跃SIMD信道是否低于所述多个SIMD信道的预定阈值百分比；以及

在确定活跃SIMD信道的数量低于所述预定阈值百分比时将给所述活跃SIMD信道的输入打包到所述SIMD信道的子集中。

16.如权利要求15所述的方法，进一步包括：

识别受发散的控制影响的代码区域；以及

将所识别的代码区域复制到所述SIMD信道的所述子集中。

17.如权利要求15所述的方法，进一步包括：

检测所述活跃SIMD信道是否分布在多个SIMD部分上；以及

在检测到所述活跃SIMD信道未分布在多个SIMD部分上时防止将给所述活跃SIMD信道的输入打包到所述SIMD信道的子集中。

18.如权利要求17所述的方法，进一步包括将来自所述SIMD信道的所述子集的输出解包到所述多个SIMD信道中。

19.一种具有指令的计算机可读介质，所述指令当由一个或多个处理器执行时致使所述处理器执行如权利要求15至18所述的方法。

20.一种系统，包括用于实现或执行如权利要求或示例15至18中任一项所要求保护的方法的机制。