CN109150351B - 一种应用于变电站的utc时间实现方法及系统 - Google Patents

Abstract

本发明提供了一种应用于变电站的UTC时间实现方法及系统，记录由授时模块发送同步秒脉冲的时标和由授时模块发送的时间报文中的当前时间信息和时间质量；若同步秒脉冲有效，且时间质量为同步状态，则预测下一个同步秒脉冲的输出时刻；以下一个同步秒脉冲的输出时刻产生一个秒脉冲，在秒脉冲到来时，触发秒计数器，将秒计数器更新为当前时间并加一；在秒脉冲未到来时，触发纳秒计数器计数；实时获取秒计数器和纳秒计数器的当前值，完成变电站的时钟同步。本发明达到了与基准时间的一致性，利用FPGA具备高实时性和高稳定性的特点以及恒温晶振计数器的频率稳定的优点，满足了变电站时钟同步的高精度和高实时性的要求。

Description

一种应用于变电站的UTC时间实现方法及系统

技术领域

本发明属于电力系统变电站技术领域，特别涉及一种应用于变电站的UTC时间实现方法及系统。

背景技术

随着电力系统规模的不断扩大，大容量、超高压、远距离输电日益增多，变电站的系统构架也日趋复杂，从而电力系统的时钟同步就显得越来越重要，时钟同步装置的重要性就凸显出来，目前，时钟同步装置已应用于电力调度系统、继电保护装置、EMS能量管理系统、故障录波器、分布式运动终端、变电站综合自动化系统及遥测、遥信的数据处理以及高压输电线路故障测距。

时间同步装置负责全站二次设备的对时服务，提供各种形式的对时信号，如秒脉冲、IRIG-B、串口时间报文等低速串行的对时信号，还有一些对报文中世界标准时间(Coordinated Universal Time，UTC)的时间戳精度要求较高的以太网对时方式，如PTP、SNTP等。

因此，对于时间戳精度要求较高的对时方式，单单采用软件处理模式是无法满足指标要求的。软件处理过程中，任务切换会造成数据处理周期出现较大离散性，硬定时器的精度也只能达到微秒级别，因此无论是任务中产生的时间计数器，还是定时器中产生的时间计数器，其时间精度是远远无法满足纳秒级的要求，其UTC时间实现结果精度低、实时性差。

发明内容

本发明的目的在于提供一种应用于变电站的UTC时间实现方法及系统，用于解决现有变电站的时钟同步装置的UTC时间实现精度低、实时性差的问题。

为实现上述目的，本发明的技术方案是：

一种应用于变电站的UTC时间实现方法，包括如下步骤：

1)记录由授时模块发送的同步秒脉冲的时标，并记录由授时模块发送的时间报文中的当前时间信息和时间质量；

2)若同步秒脉冲有效，且时间质量为同步状态，以同步秒脉冲时标和其与上一个同步秒脉冲时标的间隔值预测下一个同步秒脉冲的输出时刻；

3)以所述预测的下一个同步秒脉冲的输出时刻产生一个秒脉冲，在秒脉冲到来时，触发秒计数器，将所述秒计数器更新为当前时间并加一；在秒脉冲未到来时，触发纳秒计数器计数；

4)实时获取所述秒计数器和所述纳秒计数器的当前值，得到UTC时间，完成变电站的时钟同步。

进一步地，所述步骤1)是通过在FPGA内部产生一个晶振计数器，以同步秒脉冲截取所述晶振计数器的当前值作为同步秒脉冲的时标。

进一步地，若同步秒脉冲无效，或分析时间质量为失步状态，则进入守时逻辑，预测下一个同步秒脉冲的输出时刻。

进一步地，所述秒计数器更新为当前时间时是将当前时间换算为32位的秒时间。

进一步地，所述同步秒脉冲有效指的是相邻两个同步秒脉冲的时间间隔为1s。

进一步地，所述失步状态指若超过设定的时间未查询到同步秒脉冲时标发生变化或者未接收到时间报文。

本发明还提供了一种应用于变电站的UTC时间实现系统，包括授时模块、FPGA模块和恒温晶振，所述FPGA模块用于根据所述恒温晶振产生一个本地晶振计数器，由所述授时模块发送同步秒脉冲，以同步秒脉冲截取所述本地晶振计数器的当前值作为同步秒脉冲的时标，所述本地晶振计数器用于记录所述同步秒脉冲的时标，并记录由授时模块发送的时间报文中的当前时间信息和时间质量；若同步秒脉冲有效，且时间质量为同步状态，以所述同步秒脉冲时标预测下一个同步秒脉冲的输出时刻；以所述下一个同步秒脉冲的输出时刻产生一个秒脉冲，在秒脉冲到来时，触发秒计数器，将所述秒计数器更新为当前时间并加一；在秒脉冲未到来时，触发纳秒计数器计数；实时获取所述秒计数器和所述纳秒计数器的当前值，得到UTC时间，完成变电站的时钟同步。

进一步地，若同步秒脉冲无效，或分析时间质量为失步状态，则进入守时逻辑，预测下一个同步秒脉冲的输出时刻。

进一步地，所述秒计数器更新为当前时间时是将当前时间换算为32位的秒时间。

进一步地，所述同步秒脉冲有效指的是相邻两个同步秒脉冲的时间间隔为1s。

本发明的有益效果是：

本发明记录由授时模块发送同步秒脉冲的时标，并记录由授时模块发送的时间报文中的当前时间信息和时间质量；若同步秒脉冲有效，且时间质量为同步状态，以同步秒脉冲时标和其与上一个同步秒脉冲时标的间隔值预测下一个同步秒脉冲的输出时刻；以预测的下一个同步秒脉冲的输出时刻产生一个秒脉冲，在秒脉冲到来时，触发秒计数器，将秒计数器更新为当前时间并加一；在秒脉冲未到来时，触发纳秒计数器计数；实时获取秒计数器和纳秒计数器的当前值，完成变电站的时钟同步。本发明的秒计数器可以根据授时装置实时调整当前值，纳秒计数器根据秒脉冲的未到来的时刻调整，达到了与基准时间的一致性，实现了高精度的UTC时间，利用FPGA具备高实时性和高稳定性的特点以及恒温晶振计数器的频率稳定的优点，满足了变电站时钟同步的高精度和高实时性的要求。

附图说明

图1为本发明的应用于变电站的UTC时间实现系统的原理图；

图2为秒时间更新逻辑图；

图3为秒计数器逻辑产生流程图；

图4为纳秒计数器逻辑产生流程图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步的说明：

FPGA具有内部延时小，运行速度快，逻辑可并行处理，且具备高实时性和高稳定性的优点；恒温晶振有很高的频率稳定度，尤其在内部温度上升到一定范围后，其工作频率几乎稳定不变，在FPGA内部倍频为百兆频率后，也保证了纳秒级别的高精度。因此，在恒温晶振激励下，FPGA内部产生的计数器必然是稳定可靠且高精度的，完全可以满足对时钟同步装置输出高精度世界标准时间(Coordinated Universal Time，UTC)的要求。

一种应用于变电站的UTC时间实现系统，如图1所示，包括授时模块、FPGA模块和恒温晶振，FPGA模块用于根据恒温晶振产生一个本地晶振计数器，由授时模块发送同步秒脉冲，以同步秒脉冲截取本地晶振计数器的当前值作为同步秒脉冲的时标，本地晶振计数器用于记录同步秒脉冲的时标，并记录由授时模块发送的时间报文中的当前时间信息和时间质量。

采用FPGA与恒温晶振相结合的硬件架构，利用恒温晶振输出时钟信号的高稳定性，在FPGA内部倍频达到百兆后，纳秒计数器将极其稳定可靠，精度也可达到10纳秒级，然后利用FPGA的可并行和高实时性，配合软件算法，完成UTC时间的逻辑实现。

UTC时间包含两个部分，32位的秒时间和32位的纳秒时间。恒温晶振提供频率稳定时钟激励，FPGA实现系统时间所需的两个32位时间计数器的逻辑功能。两个32位时间计数器分别对应着UTC时间结构的两部分，其中一个为秒计数器，用来表示实时的时间；另一个为纳秒计数器，用来表示秒以下的时间精度。软件根据外部授时状态以及其他异常情况实时改变秒计数器的运行值，而纳秒计数器则完全基于秒脉冲的到来时刻调整，属于纯硬件行为。两者调整的目的，均是为了达到与基准时间的一致性，完全满足系统对时间同步装置的精度要求。

FPGA内部产生一个本地晶振计数器，该计数器在在百兆时钟的激励下产生，它在时钟的每一个上升沿自动加1，直至溢出翻转，近似一个走时稳定的工作时钟，作为整个系统的全局时标。在同步秒脉冲上升沿时刻截取该计数器的当前值作为同步秒脉冲的时标，该时标可作为系统查询时间报文接收缓冲区的触发条件，因为授时模块的时间报文时跟随秒脉冲发送的，则秒脉冲间隔可通过前后两秒的时间差得到，通过判断秒脉冲间隔是否为1s来判断同步秒脉冲是否有效。

分析授时模块发送的时间报文，提取同步状态以及当前的时间信息。同步状态用来决定当前的时间信息和秒脉冲信号是否可用，时间信息则直接换算成32位的秒时间。

FPGA将上述的同步秒脉冲提供给软件做有效性判别，若有效，且当前为同步状态，则该秒脉冲可用，将间隔值计入守时模块的历史记录中，以供守时算法使用)，并由当前秒脉冲的时标和上一个秒脉冲的间隔值预测下一秒的输出时刻，并换算成全局时标传递给FPGA；若无效，秒脉冲丢失或者当前为失步状态，则进入守时逻辑，通过算法预测下一个同步秒脉冲的输出时刻，并换算成全局时标传递给FPGA，在这里，守时逻辑和特定算法指的是：利用外部同步状态下PPS信号，测量恒温晶振的频率，当外部授时源信号处于失步状态时，可以将测量得到的晶振频率作为基准控制秒脉冲的输出间隔，以保证一定时间内输出秒脉冲信号的精准度和稳定性。其中，同步状态下，该同步秒脉冲由授时模块所提供，失步状态下或者同步秒脉冲丢失状态下，由守时逻辑产生秒脉冲。

其中，失步状态的判别可通过定时查询同步秒脉冲的时标是否发生变化，如图2所示，若发生变化，则查询时间报文接收缓冲区是否有数据，若超过1.5秒未查询到同步秒脉冲时标变化或者时间报文，则置时间质量为失步状态。

FPGA以下一个同步秒脉冲的输出时刻产生一个秒脉冲，在秒脉冲到来时触发秒计数器，具体的为：

判断当前同步秒脉冲是否为同步状态，在同步秒脉冲的上升沿时刻，FPGA将实时获取的当前秒时间，与记录的上一个秒时间作对比，若发生变化，说明为同步状态，则将当前时间换算为32位的秒时间，将秒计数器更新为当前的秒时间并加1，若为失步状态，则秒计数器时间不更新，只加1，如图3所示。

无论是同步状态下或者失步状态下，只要在秒脉冲未到来时都会触发纳秒计数器，纳秒计数器在每一个百兆时钟的上升沿自动加一，即每隔10ns纳秒计数器加1，将纳秒计数器计的值乘以10，得到当前纳秒时间；在秒脉冲到来时刻，纳秒计数器自动清零，如图4所示。

最后通过特定的接口实时获取秒计数器和纳秒计数器的当前值，就完成了一个高精度的UTC时间的同步。

本发明还提供了一种应用于变电站的UTC时间实现方法，在FPGA和恒温晶振相结合的硬件架构基础上，配合软件算法实时调整秒计数器和纳秒计数器的时间，该方法的具体实施步骤已经在上述实施例中进行了详细的说明，因此，在这里不再赘述。两个时间计数器在FPGA内部并行执行逻辑，稳定可靠，实时性高，且精度也远远优于软件产生的方式，完全满足时间同步装置对系统时间的高精度要求。

以上给出了具体的实施方式，但本发明不局限于以上所描述的实施方式。本发明的基本思路在于上述基本方案，对本领域普通技术人员而言，根据本发明的教导，设计出各种变形的模型、公式、参数并不需要花费创造性劳动。在不脱离本发明的原理和精神的情况下对实施方式进行的变化、修改、替换和变型仍落入本发明的保护范围内。

Claims (9)

1.一种应用于变电站的UTC时间实现方法，其特征在于，包括如下步骤：

1)记录由授时模块发送的同步秒脉冲的时标，并记录由授时模块发送的时间报文中的当前时间信息和时间质量；

2)若同步秒脉冲有效，且时间质量为同步状态，以同步秒脉冲时标和其与上一个同步秒脉冲时标的间隔值预测下一个同步秒脉冲的输出时刻；

3)以所述预测的下一个同步秒脉冲的输出时刻产生一个秒脉冲，在秒脉冲到来时，触发秒计数器，将所述秒计数器更新为当前时间并加一；在秒脉冲未到来时，触发纳秒计数器计数；

4)实时获取所述秒计数器和所述纳秒计数器的当前值，得到UTC时间，完成变电站的时钟同步；

所述步骤1)是通过恒温晶振在FPGA内部产生一个晶振计数器，以同步秒脉冲截取所述晶振计数器的当前值作为同步秒脉冲的时标。

2.根据权利要求1所述的应用于变电站的UTC时间实现方法，其特征在于，若同步秒脉冲无效，或分析时间质量为失步状态，则进入守时逻辑，预测下一个同步秒脉冲的输出时刻。

3.根据权利要求1所述的应用于变电站的UTC时间实现方法，其特征在于，所述秒计数器更新为当前时间时是将当前时间换算为32位的秒时间。

4.根据权利要求1所述的应用于变电站的UTC时间实现方法，其特征在于，所述同步秒脉冲有效指的是相邻两个同步秒脉冲的时间间隔为1s。

5.根据权利要求2所述的应用于变电站的UTC时间实现方法，其特征在于，所述失步状态指若超过设定的时间未查询到同步秒脉冲时标发生变化或者未接收到时间报文。

6.一种应用于变电站的UTC时间实现系统，其特征在于，包括授时模块、FPGA模块和恒温晶振，所述FPGA模块用于根据所述恒温晶振产生一个本地晶振计数器，由所述授时模块发送同步秒脉冲，以同步秒脉冲截取所述本地晶振计数器的当前值作为同步秒脉冲的时标，所述本地晶振计数器用于记录所述同步秒脉冲的时标，并记录由授时模块发送的时间报文中的当前时间信息和时间质量；若同步秒脉冲有效，且时间质量为同步状态，以所述同步秒脉冲时标预测下一个同步秒脉冲的输出时刻；以所述下一个同步秒脉冲的输出时刻产生一个秒脉冲，在秒脉冲到来时，触发秒计数器，将所述秒计数器更新为当前时间并加一；在秒脉冲未到来时，触发纳秒计数器计数；实时获取所述秒计数器和所述纳秒计数器的当前值，得到UTC时间，完成变电站的时钟同步。

7.根据权利要求6所述的应用于变电站的UTC时间实现系统，其特征在于，若同步秒脉冲无效，或分析时间质量为失步状态，则进入守时逻辑，预测下一个同步秒脉冲的输出时刻。

8.根据权利要求6所述的应用于变电站的UTC时间实现系统，其特征在于，所述秒计数器更新为当前时间时是将当前时间换算为32位的秒时间。

9.根据权利要求6所述的应用于变电站的UTC时间实现系统，其特征在于，所述同步秒脉冲有效指的是相邻两个同步秒脉冲的时间间隔为1s。

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