CN102868515A - 分组传送网络中的系统时间同步装置及方法 - Google Patents

分组传送网络中的系统时间同步装置及方法 Download PDF

Info

Publication number
CN102868515A
CN102868515A CN2012103656070A CN201210365607A CN102868515A CN 102868515 A CN102868515 A CN 102868515A CN 2012103656070 A CN2012103656070 A CN 2012103656070A CN 201210365607 A CN201210365607 A CN 201210365607A CN 102868515 A CN102868515 A CN 102868515A
Authority
CN
China
Prior art keywords
nanosecond
counter
time
signal
pps
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012103656070A
Other languages
English (en)
Other versions
CN102868515B (zh
Inventor
朱冬艳
章灿辉
林雪
袁卫军
计世荣
吴海波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fiberhome Telecommunication Technologies Co Ltd
Original Assignee
Fiberhome Telecommunication Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fiberhome Telecommunication Technologies Co Ltd filed Critical Fiberhome Telecommunication Technologies Co Ltd
Priority to CN201210365607.0A priority Critical patent/CN102868515B/zh
Publication of CN102868515A publication Critical patent/CN102868515A/zh
Priority to PCT/CN2013/080010 priority patent/WO2014048167A1/zh
Priority to MYPI2014703215A priority patent/MY166754A/en
Priority to CL2015000171A priority patent/CL2015000171A1/es
Application granted granted Critical
Publication of CN102868515B publication Critical patent/CN102868515B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0697—Synchronisation in a packet node
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/12—Protocol engines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/28—Timers or timing mechanisms used in protocols

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Security & Cryptography (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Electric Clocks (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

本发明公开了一种分组传送网络中的系统时间同步装置及方法，涉及光通信中的分组传送网络，该系统时间同步装置包括CPU、时间同步模块、FPGA、1PPS+TOD时间接口、入口时戳模块、出口时戳模块、第一PTP端口、第二PTP端口，FPGA通过时间同步模块与CPU相连，第一PTP端口通过入口时戳模块与CPU相连，第二PTP端口通过出口时戳模块与CPU相连，FPGA还分别与CPU、1PPS+TOD时间接口相连。本发明通过软硬件结合的方式，能有效快速地实现分组传送网络中主从站之间纳秒级精度的系统时间同步，实现整个网络的高精度定时。

Description

分组传送网络中的系统时间同步装置及方法
技术领域
本发明涉及光通信中的分组传送网络，特别是涉及一种分组传送网络中的系统时间同步装置及方法。
背景技术
随着3G/4G业务的应用及普及，业务向IP（Internet Protocol，网络之间互连的协议）化多业务发展发展，分组传送网络是以分组为核心的传送网络，替代MSTP（Multi-Service Transfer Platform，基于SDH的多业务传送平台）网络成为了主流的传送承载网络。分组传送网络不仅需要兼容传统的SDH（Synchronous Digital Hierarchy，同步数字系列）网络的频率同步，还对时间同步提出了更高精确度，更准确的定时要求。时间同步是CDMA（Code Division Multiple Access，码分多址）和TD-SCDMA（Time Division-Synchronous CodeDivision Multiple Access，时分同步码分多址）、TD-LTE（TD-SCDMA Long Term Evolution，TD-SCDMA长期演进）业务的基本需求，实现时间同步是通信系统网络可靠工作的保障。
传统的定时采用GPS（Global Positioning System，全球定位系统）卫星定时，卫星定时受天线安装、天气、无线电波等不利因素的限制；故新的通信网络提出了GPS结合地面时间传送的方式。起初地面时间同步链路采用NTP（Network Time Protocol，网络时间协议）传送， NTP通过软件进行定时，只能满足毫秒级别的时间传递精度，时间精度低，无法满足纳秒级精度的要求。为满足无线时间同步基站的微秒级时间的精度要求，提出了PTP（Precision Time Protocal，精确时间协议），即IEEE（Institute of Electrical and Electronics Engineers，美国电气和电子工程师协会）1588v2精确时间同步协议，目的是为实现控制及测试系统的精确的时间同步，IEEE1588协议可以实现基站时钟的地面传送。时间同步指源端与宿端在相对应的有效瞬间，其相位差或频率差保持在一定精度允许范围之内。
随着网络数据IP多业务的发展，对时间同步的要求越来越高，目前的时间同步技术使用软件打时戳的方式，存在操作系统进程的调度、抖动延迟等不确定因素，影响时间同步的精度。
发明内容
本发明的目的是为了克服上述背景技术的不足，提供一种分组传送网络中的系统时间同步装置及方法，通过软硬件结合的方式，能有效快速地实现分组传送网络中主从站之间纳秒级精度的系统时间同步，实现整个网络的高精度定时。
本发明提供的分组传送网络中的系统时间同步装置，包括CPU、时间同步模块、FPGA、1PPS+TOD时间接口，所述FPGA通过时间同步模块与CPU相连，FPGA还分别与CPU、1PPS+TOD时间接口相连，其中：所述CPU用于：管理FPGA；按移动1PPS+TOD时间接口标准配置1PPS+TOD时间接口的输入/输出工作模式，1PPS+TOD时间接口处于输入工作模式时，CPU接收带有时戳的PTP报文，提取并记录PTP报文的时戳，联合FPGA计算出本地时间偏离主时间的纳秒补偿值、秒补偿值，将纳秒补偿值、秒补偿值配置到FPGA中；1PPS+TOD时间接口处于输出工作模式时，CPU周期性的产生PTP报文，并将时间同步模块发来的时戳封装到PTP报文中，形成带有时戳的PTP报文并发送；所述时间同步模块用于：产生时戳并发送到CPU；接收CPU发来的带有时戳的PTP报文、FPGA发来的含有纳秒同步信息的信号，联合FPGA调整本地时钟，保持纳秒信息同步，实现本地时钟和主时钟同步；所述FPGA用于：联合时间同步模块维护本地的全局时间，支持软件赋初值；1PPS+TOD时间接口处于输入工作模式时，FPGA接收到从外部直接输入的标准时间信息，联合CPU计算出本地时间偏离主时间的纳秒补偿值、秒补偿值，进行纳秒级别、秒级别的正负时间补偿，从而实现分组传送网络中设备的系统时间同步；1PPS+TOD时间接口处于输出工作模式时，FPGA将本地经过1588协议调整后的精确时间信息输出到1PPS+TOD时间接口；所述1PPS+TOD时间接口用于：处于输入工作模式时，将接收的来自外部网络的TOD信息、PPS信息发送到FPGA；处于输出工作模式时，将来自FPGA的TOD信息、PPS信息发送到外部网络，基站或其他需要时间同步的设备直接从该接口获取时间同步信息。
在上述技术方案中，所述系统时间同步装置还包括入口时戳模块、出口时戳模块、第一PTP端口、第二PTP端口，所述第一PTP端口通过入口时戳模块与CPU相连，所述第二PTP端口通过出口时戳模块与CPU相连，其中：所述第一PTP端口用于：接收来自外部网络的数据包，根据数据包中的PTP报文类型识别符，识别出带有时戳的PTP报文，将带有时戳的PTP报文转发到入口时戳模块，与上游设备同步；所述入口时戳模块用于：接收第一PTP端口发来的带有时戳的PTP报文，记录接收时间，并将带有时戳的PTP报文发送给CPU；所述出口时戳模块用于：接收CPU发来的带有时戳的PTP报文，再发送到第二PTP端口，并记录发送时间；所述第二PTP端口用于：接收出口时戳模块发来的PTP报文，将接收的PTP报文发送到外部网络的端口。
在上述技术方案中，所述FPGA包括本地全局时间模块、秒脉冲控制模块和TOD编解码控制模块，本地全局时间模块分别与秒脉冲控制模块、TOD编解码控制模块、时间同步模块、CPU相连，秒脉冲控制模块与1PPS+TOD时间接口相连，TOD编解码控制模块还分别与CPU、1PPS+TOD时间接口相连，其中：所述本地全局时间模块用于：接收CPU发来的纳秒初值装载脉冲、纳秒初值、秒初值装载脉冲、秒初值，装载纳秒初值和秒初值，在纳秒初值的基础上进行纳秒计数的累加操作，在秒初值的基础上进行秒计数的累加操作，在纳秒计数、秒计数的累加操作过程中维护本地全局时间；所述秒脉冲控制模块用于：采用并发选收的方式对PPS信号进行输入/输出的处理，将本地全局时间模块发来的第一PPS信号发送到1PPS+TOD时间接口，将1PPS+TOD时间接口发来的第二PPS信号广播到时间同步模块；所述TOD编解码控制模块用于：选择1PPS+TOD时间接口的输入/输出工作模式，当1PPS+TOD时间接口处于输入工作模式时，按移动规范进行TOD接口解码输入信号，并产生清零信号，发送给本地全局时间模块；当1PPS+TOD时间接口处于输出工作模式时，按移动规范进行TOD接口编码输出信号。
在上述技术方案中，所述本地全局时间模块包括纳秒计数器和秒计数器，所述纳秒计数器与秒计数器相连，纳秒计数器、秒计数器均与时间同步模块相连，纳秒计数器还通过秒脉冲控制模块与1PPS+TOD时间接口相连，所述纳秒计数器用于：根据CPU发来的纳秒初值装载脉冲、纳秒初值，装载纳秒初值，在纳秒初值的基础上开始进行计数累加操作；所述秒计数器用于：根据CPU发来的秒初值装载脉冲、秒初值，装载秒初值，在秒初值的基础上开始进行秒计数的累加操作。
在上述技术方案中，所述纳秒计数器是系统时钟为30位的纳秒计数器。
在上述技术方案中，所述秒计数器是系统时钟为32位的秒计数器。
在上述技术方案中，所述本地全局时间模块还包括纳秒使能控制寄存器、秒使能控制寄存器，所述纳秒使能控制寄存器与纳秒计数器相连，所述秒使能控制寄存器与秒计数器相连，所述纳秒使能控制寄存器用于：先禁止纳秒计数器计数，再使能纳秒计数器开始计数，并将纳秒计数器映射成只读寄存器；所述秒使能控制寄存器用于：先禁止秒计数器计数，再使能秒计数器开始计数，并将秒计数器映射成只读寄存器。
在上述技术方案中，所述CPU还用于：从只读寄存器中获取纳秒计数器、秒计数器的当前计数值，并计算出当前时间值。
在上述技术方案中，所述纳秒计数器还用于：以125MHz频率的时钟信号，在125MHz时钟的上升沿每次加8纳秒，进行步长为8纳秒的时间累加计数，累加计满1秒时，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块，纳秒计数器中的时间值为当前本地全局的纳秒时间值。
在上述技术方案中，所述秒计数器还用于：在进位有效时加1，以1秒钟为步长进行累加计数，秒计数器中的时间值为当前本地全局的秒时间值。
在上述技术方案中，所述本地全局时间模块还包括赋值使能脉冲产生单元，所述赋值使能脉冲产生单元分别与CPU、纳秒计数器、秒计数器相连，所述赋值使能脉冲产生单元用于：接收CPU发来的写信号、片选地址信号，利用CPU发来的写信号和片选地址信号，综合出一个写脉冲信号，并通过系统125M时钟信号进行同步化处理，产生两个125MHz脉冲宽度的赋值使能脉冲，其中，一个赋值使能脉冲作为纳秒补偿信号，另一个赋值使能脉冲作为秒补偿信号；纳秒补偿信号为高电平时，赋值使能脉冲产生单元触发纳秒计数器进行一次纳秒偏差数据的补偿；秒补偿信号为高电平时，赋值使能脉冲产生单元触发秒计数器进行一次秒偏差数据的补偿。
在上述技术方案中，所述赋值使能脉冲产生单元还用于接收CPU发来的纳秒补偿值、秒补偿值，当纳秒补偿信号为高电平时，赋值使能脉冲产生单元将纳秒补偿信号和CPU发来的纳秒补偿值发送到纳秒计数器，触发纳秒计数器进行一次纳秒偏差数据的补偿；当秒补偿信号为高电平时，赋值使能脉冲产生单元将秒补偿信号和CPU发来的秒补偿值发送到秒计数器，触发秒计数器进行一次秒偏差数据的补偿。
在上述技术方案中，所述纳秒计数器还用于：检测到纳秒补偿信号有效时，结合赋值使能脉冲产生单元发来的纳秒补偿值，对当前纳秒数据进行纳秒补偿。
在上述技术方案中，所述纳秒计数器通过设置纳秒加减标志位，对当前纳秒数据进行正负纳秒补偿。
在上述技术方案中，所述纳秒加减标志位为0时，本地时钟落后于输入信号，纳秒计数器对当前纳秒数据进行正纳秒补偿；纳秒加减标志位为1时，本地时钟超前于输入信号，纳秒计数器对当前纳秒数据进行负纳秒补偿。
在上述技术方案中，所述纳秒计数器对当前纳秒数据进行正纳秒补偿时，在纳秒补偿信号的上升沿将纳秒补偿值加上纳秒计数器的当前值，赋值到下一个纳秒计数周期，纳秒计数器在此基础上继续计数，直至纳秒计数器计数满1秒，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块；秒脉冲控制模块将纳秒计数器发来的第一PPS信号发送到1PPS+TOD时间接口，1PPS+TOD时间接口再将秒脉冲控制模块发来的第一PPS信号发送到外部网络；时间同步模块根据纳秒计数器发来的第一PPS信号，保持纳秒信息同步。
在上述技术方案中，所述纳秒计数器对当前纳秒数据进行负纳秒补偿时，在纳秒补偿信号的上升沿将纳秒补偿值减去纳秒计数器的当前值，赋值到下一个纳秒计数周期，纳秒计数器在此基础上继续计数，直至纳秒计数器减到零时，纳秒计数器向秒计数器借位；纳秒计数器在此基础上继续计数，直至纳秒计数器计数满1秒，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块；秒脉冲控制模块将纳秒计数器发来的第一PPS信号发送到1PPS+TOD时间接口，1PPS+TOD时间接口再将秒脉冲控制模块发来的第一PPS信号发送到外部网络；时间同步模块根据纳秒计数器发来的第一PPS信号，保持纳秒信息同步。
在上述技术方案中，所述秒计数器还用于：检测到秒补偿信号有效时，结合赋值使能脉冲产生单元发来的秒补偿值，对当前秒数据进行秒补偿。
在上述技术方案中，所述秒计数器通过设置秒加减标志位，对当前秒数据进行正负秒补偿。
在上述技术方案中，所述秒加减标志位为0时，本地时钟落后于输入信号，秒计数器对当前秒数据进行正秒补偿；秒加减标志位为1时，本地时钟超前于输入信号，秒计数器对当前秒数据进行负秒补偿。
在上述技术方案中，所述秒计数器对当前秒数据进行正秒补偿时，在秒补偿信号的上升沿将秒补偿值加上秒计数器的当前值，赋值到下一个秒计数周期，秒计数器在此基础上继续计数。
在上述技术方案中，所述秒计数器对当前秒数据进行负秒补偿时，在秒补偿信号的上升沿将秒补偿值减去秒计数器的当前值，赋值到下一个秒计数周期，秒计数器在此基础上继续计数。
在上述技术方案中，所述CPU还用于进行清零配置数据的操作，设置清零寄存器的内容。
在上述技术方案中，所述本地全局时间模块还包括清零脉冲产生单元，所述清零脉冲产生单元分别与纳秒计数器、秒计数器、CPU、TOD编解码控制模块相连，所述清零脉冲产生单元用于：CPU发现时间偏差较大或者同步源发生改变时，产生一个清零指令，将清零指令发送到清零脉冲产生单元；清零脉冲产生单元接收到CPU发来的清零指令和TOD编解码控制模块发来的清零信号时，通过系统125M时钟信号进行同步化处理，产生一个125MHz脉冲宽度的清零脉冲，同时发送到纳秒计数器、秒计数器。
在上述技术方案中，所述纳秒计数器还用于：接收到所述清零脉冲产生单元发来的清零脉冲时，触发清零操作。
在上述技术方案中，所述秒计数器还用于：接收到所述清零脉冲产生单元发来的清零脉冲时，触发清零操作。
在上述技术方案中，所述CPU还用于：实现时间同步以后，CPU根据实际工程应用选择单步式工作模式或双步式工作模式，在单步式工作模式下，CPU发送1588协议包中的同步报文到外部网络，同步报文的发送时戳为纳秒级精度的时戳；在双步式工作模式下，CPU发送1588协议包中的同步报文、以及带有同步报文发送时间的跟随报文到外部网络，同步报文的发送时戳为纳秒级精度的时戳。
在上述技术方案中，所述1PPS+TOD时间接口的物理接头采用RJ45接口。
本发明还提供一种基于上述系统时间同步装置的分组传送网络中的系统时间同步方法，包括以下步骤：S1、准备工作：设备上电后，先禁止纳秒计数器、秒计数器计数，再使能纳秒计数器、秒计数器开始计数，同时将纳秒计数器和秒计数器均映射成只读寄存器，CPU从只读寄存器中获取纳秒计数器、秒计数器的当前计数值，并计算出当前时间值；S2、赋初值：CPU写装载比特位，在125M时钟信号下产生纳秒初值装载脉冲、秒初值装载脉冲，并将纳秒初值装载脉冲和确定的纳秒初值发送到纳秒计数器，将秒初值装载脉冲和确定的秒初值发送到秒计数器；纳秒计数器检测到CPU发来的纳秒初值装载脉冲、纳秒初值，装载纳秒初值；秒计数器检测到CPU发来的秒初值装载脉冲、秒初值，装载秒初值；S3、维护本地全局时间：纳秒计数器在纳秒初值的基础上开始进行纳秒计数的累加操作，并在纳秒计数的累加操作过程中维护本地全局时间，实现时间同步；秒计数器在秒初值的基础上开始进行秒计数的累加操作，并在秒计数的累加操作过程中维护本地全局时间，实现时间同步。
在上述技术方案中，步骤S3包括以下步骤：所述纳秒计数器以125MHz频率的时钟信号，在125MHz时钟的上升沿每次加8纳秒，进行步长为8纳秒的时间累加计数，累加计满1秒时，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块；秒计数器则在进位有效时加1，以1秒钟为步长进行累加计数，纳秒计数器、秒计数器里的时间值均为当前本地全局的时间值。
在上述技术方案中，步骤S3还包括以下步骤：所述秒脉冲控制模块将纳秒计数器发来的第一PPS信号发送到1PPS+TOD时间接口，1PPS+TOD时间接口再将秒脉冲控制模块发来的第一PPS信号发送到外部网络；时间同步模块根据纳秒计数器发来的第一PPS信号，保持纳秒信息同步。
在上述技术方案中，步骤S3还包括以下步骤：所述1PPS+TOD时间接口将接收到的来自外部网络的含有纳秒同步信息的第二PPS信号发送到秒脉冲控制模块，秒脉冲控制模块将第二PPS信号广播到时间同步模块，时间同步模块根据第二PPS信号，保持纳秒信息同步。
在上述技术方案中，步骤S3还包括以下步骤：在纳秒计数器、秒计数器在正常累加计数的过程中，发生纳秒数据和秒数据的偏差时，CPU联合FPGA中的全局时间模块对纳秒偏差数据和秒偏差数据进行补偿。
在上述技术方案中，所述CPU联合FPGA中的全局时间模块对纳秒偏差数据和秒偏差数据进行补偿的过程如下：CPU的1588软件通过接收到的带有时戳的PTP时间报文，计算出本地时间偏离主时间的纳秒补偿值、秒补偿值，CPU将产生的写信号、片选地址信号、纳秒补偿值、秒补偿值发送给赋值使能脉冲产生单元；赋值使能脉冲产生单元利用CPU发来的写信号和片选地址信号，综合出一个写脉冲信号，并通过系统125M时钟信号进行同步化处理，产生两个125MHz脉冲宽度的赋值使能脉冲，其中，一个赋值使能脉冲作为纳秒补偿信号，另一个赋值使能脉冲作为秒补偿信号；纳秒补偿信号为高电平时，触发纳秒计数器进行一次纳秒偏差数据的补偿；秒补偿信号为高电平时，触发秒计数器进行一次秒偏差数据的补偿。
在上述技术方案中，所述纳秒补偿信号为高电平时，赋值使能脉冲产生单元将纳秒补偿信号和CPU发来的纳秒补偿值发送给纳秒计数器；纳秒计数器检测到纳秒补偿信号有效时，结合赋值使能脉冲产生单元发来的纳秒补偿值，对当前纳秒数据进行纳秒补偿。
在上述技术方案中，所述纳秒计数器通过设置纳秒加减标志位，对当前纳秒数据进行正负纳秒补偿。
在上述技术方案中，所述纳秒加减标志位为0时，本地时钟落后于输入信号，纳秒计数器对当前纳秒数据进行正纳秒补偿；纳秒加减标志位为1时，本地时钟超前于输入信号，纳秒计数器对当前纳秒数据进行负纳秒补偿。
在上述技术方案中，所述纳秒计数器对当前纳秒数据进行正纳秒补偿时，在纳秒补偿信号的上升沿将纳秒补偿值加上纳秒计数器的当前值，赋值到下一个纳秒计数周期，纳秒计数器在此基础上继续计数，直至纳秒计数器计数满1秒，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块；秒脉冲控制模块将纳秒计数器发来的第一PPS信号发送到1PPS+TOD时间接口，1PPS+TOD时间接口再将秒脉冲控制模块发来的第一PPS信号发送到外部网络；时间同步模块根据纳秒计数器发来的第一PPS信号，保持纳秒信息同步。
在上述技术方案中，所述纳秒计数器对当前纳秒数据进行负纳秒补偿时，在纳秒补偿信号的上升沿将纳秒补偿值减去纳秒计数器的当前值，赋值到下一个纳秒计数周期，纳秒计数器在此基础上继续计数，直至纳秒计数器减到零时，纳秒计数器向秒计数器借位；纳秒计数器在此基础上继续计数，直至纳秒计数器计数满1秒，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块；秒脉冲控制模块将纳秒计数器发来的第一PPS信号发送到1PPS+TOD时间接口，1PPS+TOD时间接口再将秒脉冲控制模块发来的第一PPS信号发送到外部网络；时间同步模块根据纳秒计数器发来的第一PPS信号，保持纳秒信息同步。
在上述技术方案中，所述秒补偿信号为高电平时，赋值使能脉冲产生单元将秒补偿信号和CPU发来的秒补偿值发送给秒计数器；秒计数器检测到秒补偿信号有效时，结合赋值使能脉冲产生单元发来的秒补偿值，对当前秒数据进行秒补偿。
在上述技术方案中，所述秒计数器通过设置秒加减标志位，对当前秒数据进行正负秒补偿。
在上述技术方案中，所述秒加减标志位为0时，本地时钟落后于输入信号，秒计数器对当前秒数据进行正秒补偿；秒加减标志位为1时，本地时钟超前于输入信号，秒计数器对当前秒数据进行负秒补偿。
在上述技术方案中，所述秒计数器对当前秒数据进行正秒补偿时，在秒补偿信号的上升沿将秒补偿值加上秒计数器的当前值，赋值到下一个秒计数周期，秒计数器在此基础上继续计数。
在上述技术方案中，所述秒计数器对当前秒数据进行负秒补偿时，在秒补偿信号的上升沿将秒补偿值减去秒计数器的当前值，赋值到下一个秒计数周期，秒计数器在此基础上继续计数。
在上述技术方案中，步骤S3之后还包括以下步骤：CPU发现时间偏差较大或者同步源发生改变时，产生一个清零指令，将清零指令发送到清零脉冲产生单元；清零脉冲产生单元接收到CPU发来的清零指令和TOD编解码控制模块发来的清零信号时，通过系统125M时钟信号进行同步化处理，产生一个125MHz脉冲宽度的清零脉冲，同时发送到纳秒计数器和秒计数器，纳秒计数器、秒计数器接收到清零脉冲时，触发清零操作，重新开始计数。
在上述技术方案中，步骤S3之后还包括以下步骤：实现时间同步以后，CPU根据实际工程应用选择单步式工作模式或双步式工作模式，在单步式工作模式下，CPU发送1588协议包中的同步报文到外部网络，同步报文的发送时戳为纳秒级精度的时戳；在双步式工作模式下，CPU发送1588协议包中的同步报文、以及带有同步报文发送时间的跟随报文到外部网络，同步报文的发送时戳为纳秒级精度的时戳。
与现有技术相比，本发明的优点如下：
本发明在主站从站频率同步的基础上，通过FPGA调整时间偏差、维护本地全局时间与主时间同步，灵活度高，便于升级维护；CPU在主从站之间传递PTP报文信息，计算时间偏差，通过软硬件结合的方式，利用时戳补偿等技术对时间进行处理，具有较高网络可靠性，能有效快速地实现分组传送网络中主从站之间纳秒级精度的系统时间同步，实现整个网络的高精度定时，解决了软件打时戳的同步精度低的问题，在分组传送网络的同步领域具有很广泛的应用前景。
附图说明
图1是本发明实施例中系统时间同步装置的结构框图。
图2是本发明实施例中本地全局时间模块的结构框图。
具体实施方式
下面结合附图及具体实施例对本发明作进一步的详细描述。
参见图1所示，本发明实施例提供一种分组传送网络中的系统时间同步装置，包括CPU、时间同步模块、FPGA（Field－Programmable GateArray，现场可编程门阵列）、1PPS+TOD（1Pulse Per Second+Time of Day，秒脉冲日时间）时间接口、入口时戳模块、出口时戳模块、第一PTP端口、第二PTP端口，FPGA通过时间同步模块与CPU相连，第一PTP端口通过入口时戳模块与CPU相连，第二PTP端口通过出口时戳模块与CPU相连，FPGA还分别与CPU、1PPS+TOD时间接口相连。
第一PTP端口用于：接收来自外部网络的数据包，根据数据包中的PTP报文类型识别符，识别出带有时戳的PTP报文，将带有时戳的PTP报文转发到入口时戳模块，与上游设备同步。
入口时戳模块用于：接收第一PTP端口发来的带有时戳的PTP报文，记录接收时间，并将带有时戳的PTP报文发送给CPU。
时间同步模块用于：产生时戳并发送到CPU；接收CPU发来的带有时戳的PTP报文、FPGA发来的含有纳秒同步信息的信号，联合FPGA调整本地时钟，保持纳秒信息同步，实现本地时钟和主时钟同步。
CPU用于：管理FPGA；按移动1PPS+TOD时间接口标准配置1PPS+TOD时间接口同步的输入/输出工作模式；当1PPS+TOD时间接口处于输入工作模式时，CPU接收入口时戳模块发来的带有时戳的PTP报文，提取并记录PTP报文的时戳，联合FPGA计算出本地时间偏离主时间的纳秒补偿值、秒补偿值，将纳秒补偿值、秒补偿值配置到FPGA中；当1PPS+TOD时间接口处于输出工作模式时，CPU周期性的产生PTP报文，并将时间同步模块发来的时戳封装到PTP报文中，形成带有时戳的PTP报文，并发送到出口时戳模块；进行清零配置数据的操作，设置清零寄存器的内容。实现时间同步以后，CPU根据实际工程应用选择单步式工作模式或双步式工作模式，在单步式工作模式下，CPU发送1588协议包中的同步报文到外部网络，同步报文的发送时戳为纳秒级精度的时戳；在双步式工作模式下，CPU发送1588协议包中的同步报文、以及带有同步报文发送时间的跟随报文到外部网络，同步报文的发送时戳为纳秒级精度的时戳。
出口时戳模块用于：接收CPU发来的带有时戳的PTP报文，再发送到第二PTP端口，并记录发送时间。
第二PTP端口用于：接收出口时戳模块发来的PTP报文，将接收的PTP报文发送到外部网络的端口。
FPGA用于：联合时间同步模块维护本地的全局时间，支持软件赋初值；当1PPS+TOD时间接口处于输入工作模式时，FPGA接收到从外部直接输入的标准时间信息，联合CPU计算出本地时间偏离主时间的纳秒补偿值、秒补偿值，进行纳秒级别、秒级别的正负时间补偿，从而实现分组传送网络中设备的系统时间同步；当1PPS+TOD时间接口处于输出工作模式时，FPGA将本地经过1588协议调整后的精确时间信息输出到1PPS+TOD时间接口，以便1PPS+TOD时间接口将精确时间信息发送到外部网络。
1PPS+TOD时间接口用于：将来自FPGA的TOD（Time of Day，日时间）信息、PPS（Pulse Per Second，秒脉冲）信息发送到外部网络，基站或其他需要时间同步的设备直接从该接口获取时间同步信息；将接收的来自外部网络的TOD信息、PPS信息发送到FPGA；物理接头采用RJ45接口。
参见图1所示，FPGA包括本地全局时间模块、秒脉冲控制模块和TOD编解码控制模块，其中，本地全局时间模块分别与秒脉冲控制模块、TOD编解码控制模块、时间同步模块、CPU相连，秒脉冲控制模块与1PPS+TOD时间接口相连，TOD编解码控制模块还分别与CPU、1PPS+TOD时间接口相连。
本地全局时间模块用于：接收CPU发来的纳秒初值装载脉冲、纳秒初值、秒初值装载脉冲、秒初值，装载纳秒初值和秒初值，在纳秒初值的基础上进行纳秒计数的累加操作，在秒初值的基础上进行秒计数的累加操作，在纳秒计数、秒计数的累加操作过程中维护本地全局时间。
秒脉冲控制模块用于：采用并发选收的方式对PPS信号进行输入/输出的处理，将本地全局时间模块发来的第一PPS信号发送到1PPS+TOD时间接口，将1PPS+TOD时间接口发来的第二PPS信号广播到时间同步模块。
TOD编解码控制模块用于：选择1PPS+TOD时间接口的输入/输出工作模式，当1PPS+TOD时间接口处于输入工作模式时，按移动规范进行TOD接口解码输入信号，并产生清零信号，发送给本地全局时间模块；当1PPS+TOD时间接口处于输出工作模式时，按移动规范进行TOD接口编码输出信号。
参见图2所示，本地全局时间模块包括系统时钟为30位的纳秒计数器、系统时钟为32位的秒计数器、纳秒使能控制寄存器、秒使能控制寄存器、赋值使能脉冲产生单元清零脉冲产生单元，纳秒计数器、秒计数器均与时间同步模块相连，纳秒计数器还通过秒脉冲控制模块与1PPS+TOD时间接口相连，纳秒使能控制寄存器与纳秒计数器相连，秒使能控制寄存器与秒计数器相连，纳秒计数器与秒计数器相连，赋值使能脉冲产生单元分别与CPU、纳秒计数器、秒计数器相连，清零脉冲产生单元分别与纳秒计数器、秒计数器、CPU、TOD编解码控制模块相连。
纳秒计数器用于：根据CPU发来的纳秒初值装载脉冲、纳秒初值，装载纳秒初值，在纳秒初值的基础上开始进行计数累加操作：以125MHz频率的时钟信号，在125MHz时钟的上升沿每次加8纳秒，进行步长为8纳秒的时间累加计数，累加计满1秒时，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块，纳秒计数器中的时间值为当前本地全局的纳秒时间值。
秒计数器用于：根据CPU发来的秒初值装载脉冲、秒初值，装载秒初值，在秒初值的基础上开始进行秒计数的累加操作：在进位有效时加1，以1秒钟为步长进行累加计数，秒计数器中的时间值为当前本地全局的秒时间值。
纳秒使能控制寄存器用于：先禁止纳秒计数器计数，再使能纳秒计数器开始计数，并将纳秒计数器映射成只读寄存器。
秒使能控制寄存器用于：先禁止秒计数器计数，再使能秒计数器开始计数，并将秒计数器映射成只读寄存器。
赋值使能脉冲产生单元用于：接收CPU发来的写信号、片选地址信号、纳秒补偿值、秒补偿值，利用CPU发来的写信号和片选地址信号，综合出一个写脉冲信号，并通过系统125M时钟信号进行同步化处理，产生两个125MHz脉冲宽度的赋值使能脉冲，其中，一个赋值使能脉冲作为纳秒补偿信号，另一个赋值使能脉冲作为秒补偿信号；当纳秒补偿信号为高电平时，赋值使能脉冲产生单元将纳秒补偿信号和CPU发来的纳秒补偿值发送到纳秒计数器，触发纳秒计数器进行一次纳秒偏差数据的补偿；当秒补偿信号为高电平时，赋值使能脉冲产生单元将秒补偿信号和CPU发来的秒补偿值发送到秒计数器，触发秒计数器进行一次秒偏差数据的补偿。
纳秒计数器还用于：检测到纳秒补偿信号有效时，结合赋值使能脉冲产生单元发来的纳秒补偿值，对当前纳秒数据进行纳秒补偿。纳秒计数器通过设置纳秒加减标志位，对当前纳秒数据进行正负纳秒补偿。纳秒加减标志位为0时，本地时钟落后于输入信号，纳秒计数器对当前纳秒数据进行正纳秒补偿；纳秒加减标志位为1时，本地时钟超前于输入信号，纳秒计数器对当前纳秒数据进行负纳秒补偿。纳秒计数器对当前纳秒数据进行正纳秒补偿时，在纳秒补偿信号的上升沿将纳秒补偿值加上纳秒计数器的当前值，赋值到下一个纳秒计数周期，纳秒计数器在此基础上继续计数，直至纳秒计数器计数满1秒，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块；秒脉冲控制模块将纳秒计数器发来的第一PPS信号发送到1PPS+TOD时间接口，1PPS+TOD时间接口再将秒脉冲控制模块发来的第一PPS信号发送到外部网络；时间同步模块根据纳秒计数器发来的第一PPS信号，保持纳秒信息同步。纳秒计数器对当前纳秒数据进行负纳秒补偿时，在纳秒补偿信号的上升沿将纳秒补偿值减去纳秒计数器的当前值，赋值到下一个纳秒计数周期，纳秒计数器在此基础上继续计数，直至纳秒计数器减到零时，纳秒计数器向秒计数器借位；纳秒计数器在此基础上继续计数，直至纳秒计数器计数满1秒，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块；秒脉冲控制模块将纳秒计数器发来的第一PPS信号发送到1PPS+TOD时间接口，1PPS+TOD时间接口再将秒脉冲控制模块发来的第一PPS信号发送到外部网络；时间同步模块根据纳秒计数器发来的第一PPS信号，保持纳秒信息同步。
秒计数器还用于：检测到秒补偿信号有效时，结合赋值使能脉冲产生单元发来的秒补偿值，对当前秒数据进行秒补偿。秒计数器通过设置秒加减标志位，对当前秒数据进行正负秒补偿。秒加减标志位为0时，本地时钟落后于输入信号，秒计数器对当前秒数据进行正秒补偿；秒加减标志位为1时，本地时钟超前于输入信号，秒计数器对当前秒数据进行负秒补偿。秒计数器对当前秒数据进行正秒补偿时，在秒补偿信号的上升沿将秒补偿值加上秒计数器的当前值，赋值到下一个秒计数周期，秒计数器在此基础上继续计数。秒计数器对当前秒数据进行负秒补偿时，在秒补偿信号的上升沿将秒补偿值减去秒计数器的当前值，赋值到下一个秒计数周期，秒计数器在此基础上继续计数。
清零脉冲产生单元用于：CPU发现时间偏差较大或者同步源发生改变时，产生一个清零指令，将清零指令发送到清零脉冲产生单元；清零脉冲产生单元接收到CPU发来的清零指令和TOD编解码控制模块发来的清零信号时，通过系统125M时钟信号进行同步化处理，产生一个125MHz脉冲宽度的清零脉冲，同时发送到纳秒计数器、秒计数器，纳秒计数器、秒计数器接收到清零脉冲时，触发清零操作。
在上述系统时间同步装置的基础上，本发明实施例还提供一种分组传送网络中的系统时间同步方法，包括以下步骤：
S1、准备工作：设备上电后，先禁止纳秒计数器、秒计数器计数，再使能纳秒计数器、秒计数器开始计数，同时将纳秒计数器和秒计数器均映射成只读寄存器，CPU从只读寄存器中获取纳秒计数器、秒计数器的当前计数值，并计算出当前时间值。
S2、赋初值：CPU写装载比特位，在125M时钟信号下产生纳秒初值装载脉冲、秒初值装载脉冲，并将纳秒初值装载脉冲和确定的纳秒初值发送到纳秒计数器，将秒初值装载脉冲和确定的秒初值发送到秒计数器；纳秒计数器检测到CPU发来的纳秒初值装载脉冲、纳秒初值，装载纳秒初值；秒计数器检测到CPU发来的秒初值装载脉冲、秒初值，装载秒初值。
S3、维护本地全局时间：纳秒计数器在纳秒初值的基础上开始进行纳秒计数的累加操作，并在纳秒计数的累加操作过程中维护本地全局时间，实现时间同步；秒计数器在秒初值的基础上开始进行秒计数的累加操作，并在秒计数的累加操作过程中维护本地全局时间，实现时间同步。
纳秒计数器以125MHz频率（对应8纳秒周期）的时钟信号，在125MHz时钟的上升沿每次加8纳秒（即分辨率为8纳秒），进行步长为8纳秒的时间累加计数。基于第一PTP端口、第二PTP端口支持路径延迟的不对称调整，调整的范围为0纳秒~100微秒，调整的步长要求不大于10纳秒，所以本发明实施例设计的时间调整的步长为8纳秒，能够达到调整范围的要求，同时第一PTP端口、第二PTP端口均支持时延调整设置功能。纳秒计数器进行以8纳秒为步长的累加计数，累加计满1秒（即计满125000000个8纳秒周期）时，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块；秒计数器则在进位有效时加1，以1秒钟为步长进行累加计数，纳秒计数器、秒计数器里的时间值均为当前本地全局的时间值。
秒脉冲控制模块将纳秒计数器发来的第一PPS信号发送到1PPS+TOD时间接口，1PPS+TOD时间接口再将秒脉冲控制模块发来的第一PPS信号发送到外部网络；时间同步模块根据纳秒计数器发来的第一PPS信号，保持纳秒信息同步。
1PPS+TOD时间接口将接收到的来自外部网络的含有纳秒同步信息的第二PPS信号发送到秒脉冲控制模块，秒脉冲控制模块将第二PPS信号广播到时间同步模块，时间同步模块根据第二PPS信号，保持纳秒信息同步。
在纳秒计数器、秒计数器正常进行累加计数的过程中，容易发生纳秒数据和秒数据的偏差，此时CPU联合FPGA中的全局时间模块对纳秒偏差数据和秒偏差数据进行补偿，补偿过程如下：CPU的1588软件通过接收到的带有时戳的PTP时间报文，计算出本地时间偏离主时间的纳秒补偿值、秒补偿值，CPU将产生的写信号、片选地址信号、纳秒补偿值、秒补偿值发送给赋值使能脉冲产生单元；赋值使能脉冲产生单元利用CPU发来的写信号和片选地址信号，综合出一个写脉冲信号，并通过系统125M时钟信号进行同步化处理，产生两个125MHz脉冲宽度的赋值使能脉冲，其中，一个赋值使能脉冲作为纳秒补偿信号，另一个赋值使能脉冲作为秒补偿信号；纳秒补偿信号为高电平时，赋值使能脉冲产生单元将纳秒补偿信号和CPU发来的纳秒补偿值发送给纳秒计数器，触发纳秒计数器进行一次纳秒偏差数据的补偿；纳秒计数器检测到纳秒补偿信号有效时，结合赋值使能脉冲产生单元发来的纳秒补偿值，对当前纳秒数据进行纳秒补偿；秒补偿信号为高电平时，赋值使能脉冲产生单元将秒补偿信号和CPU发来的秒补偿值发送给秒计数器，触发秒计数器进行一次秒偏差数据的补偿；秒计数器检测到秒补偿信号有效时，结合赋值使能脉冲产生单元发来的秒补偿值，对当前秒数据进行秒补偿。
纳秒计数器通过设置纳秒加减标志位，对当纳前秒数据来进行正负纳秒补偿：纳秒加减标志位为0时，本地时钟落后于输入信号，纳秒计数器对当前纳秒数据进行正纳秒补偿；纳秒加减标志位为1时，本地时钟超前于输入信号，纳秒计数器对当前纳秒数据进行负纳秒补偿。
纳秒计数器对当前纳秒数据进行正纳秒补偿时，纳秒计数器做加法运算：在纳秒补偿信号的上升沿将纳秒补偿值加上纳秒计数器的当前值，赋值到下一个纳秒计数周期，纳秒计数器在此基础上继续计数，直至纳秒计数器计数满1秒，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块；秒脉冲控制模块将纳秒计数器发来的第一PPS信号发送到1PPS+TOD时间接口，1PPS+TOD时间接口再将秒脉冲控制模块发来的第一PPS信号发送到外部网络；时间同步模块根据纳秒计数器发来的第一PPS信号，保持纳秒信息同步。
纳秒计数器对当前纳秒数据进行负纳秒补偿时，纳秒计数器做减法运算：在纳秒补偿信号的上升沿将纳秒补偿值减去纳秒计数器的当前值，赋值到下一个纳秒计数周期，纳秒计数器在此基础上继续计数，直至纳秒计数器减到零时，纳秒计数器向秒计数器借位；纳秒计数器在此基础上继续计数，直至纳秒计数器计数满1秒，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块；秒脉冲控制模块将纳秒计数器发来的第一PPS信号发送到1PPS+TOD时间接口，1PPS+TOD时间接口再将秒脉冲控制模块发来的第一PPS信号发送到外部网络；时间同步模块根据纳秒计数器发来的第一PPS信号，保持纳秒信息同步。
秒计数器通过设置秒加减标志位，对当前秒数据进行正负秒补偿：秒加减标志位为0时，本地时钟落后于输入信号，秒计数器对当前秒数据进行正秒补偿；秒加减标志位为1时，本地时钟超前于输入信号，秒计数器对当前秒数据进行负秒补偿。秒计数器对当前秒数据进行正秒补偿时，秒计数器做加法运算：在秒补偿信号的上升沿将秒补偿值加上秒计数器的当前值，赋值到下一个秒计数周期，秒计数器在此基础上继续计数。秒计数器对当前秒数据进行负秒补偿时，秒计数器做减法运算：在秒补偿信号的上升沿将秒补偿值减去秒计数器的当前值，赋值到下一个秒计数周期，秒计数器在此基础上继续计数。
当CPU发现时间偏差较大或者同步源发生改变时，产生一个清零指令，将清零指令发送到清零脉冲产生单元；清零脉冲产生单元接收到CPU发来的清零指令和TOD编解码控制模块发来的清零信号时，通过系统125M时钟信号进行同步化处理，产生一个125MHz脉冲宽度的清零脉冲，同时发送到纳秒计数器、秒计数器，纳秒计数器、秒计数器接收到清零脉冲时，触发清零操作，重新开始计数。
实现时间同步以后，CPU根据实际工程应用选择单步式工作模式或双步式工作模式，在单步式工作模式下，CPU发送1588协议包中的同步报文到外部网络，同步报文的发送时戳为纳秒级精度的时戳；在双步式工作模式下，CPU发送1588协议包中的同步报文、以及带有同步报文发送时间的跟随报文到外部网络，同步报文的发送时戳为纳秒级精度的时戳。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明包含这些改动和变型在内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (46)

1.一种分组传送网络中的系统时间同步装置，其特征在于：包括CPU、时间同步模块、FPGA、1PPS+TOD时间接口，所述FPGA通过时间同步模块与CPU相连，FPGA还分别与CPU、1PPS+TOD时间接口相连，其中：
所述CPU用于：管理FPGA；按移动1PPS+TOD时间接口标准配置1PPS+TOD时间接口的输入/输出工作模式，1PPS+TOD时间接口处于输入工作模式时，CPU接收带有时戳的PTP报文，提取并记录PTP报文的时戳，联合FPGA计算出本地时间偏离主时间的纳秒补偿值、秒补偿值，将纳秒补偿值、秒补偿值配置到FPGA中；1PPS+TOD时间接口处于输出工作模式时，CPU周期性的产生PTP报文，并将时间同步模块发来的时戳封装到PTP报文中，形成带有时戳的PTP报文并发送；
所述时间同步模块用于：产生时戳并发送到CPU；接收CPU发来的带有时戳的PTP报文、FPGA发来的含有纳秒同步信息的信号，联合FPGA调整本地时钟，保持纳秒信息同步，实现本地时钟和主时钟同步；
所述FPGA用于：联合时间同步模块维护本地的全局时间，支持软件赋初值；1PPS+TOD时间接口处于输入工作模式时，FPGA接收到从外部直接输入的标准时间信息，联合CPU计算出本地时间偏离主时间的纳秒补偿值、秒补偿值，进行纳秒级别、秒级别的正负时间补偿，从而实现分组传送网络中设备的系统时间同步；1PPS+TOD时间接口处于输出工作模式时，FPGA将本地经过1588协议调整后的精确时间信息输出到1PPS+TOD时间接口；
所述1PPS+TOD时间接口用于：处于输入工作模式时，将接收的来自外部网络的TOD信息、PPS信息发送到FPGA；处于输出工作模式时，将来自FPGA的TOD信息、PPS信息发送到外部网络，基站或其他需要时间同步的设备直接从该接口获取时间同步信息。
2.如权利要求1所述的分组传送网络中的系统时间同步装置，其特征在于：所述系统时间同步装置还包括入口时戳模块、出口时戳模块、第一PTP端口、第二PTP端口，所述第一PTP端口通过入口时戳模块与CPU相连，所述第二PTP端口通过出口时戳模块与CPU相连，其中：
所述第一PTP端口用于：接收来自外部网络的数据包，根据数据包中的PTP报文类型识别符，识别出带有时戳的PTP报文，将带有时戳的PTP报文转发到入口时戳模块，与上游设备同步；
所述入口时戳模块用于：接收第一PTP端口发来的带有时戳的PTP报文，记录接收时间，并将带有时戳的PTP报文发送给CPU；
所述出口时戳模块用于：接收CPU发来的带有时戳的PTP报文，再发送到第二PTP端口，并记录发送时间；
所述第二PTP端口用于：接收出口时戳模块发来的PTP报文，将接收的PTP报文发送到外部网络的端口。
3.如权利要求2所述的分组传送网络中的系统时间同步装置，其特征在于：所述FPGA包括本地全局时间模块、秒脉冲控制模块和TOD编解码控制模块，本地全局时间模块分别与秒脉冲控制模块、TOD编解码控制模块、时间同步模块、CPU相连，秒脉冲控制模块与1PPS+TOD时间接口相连，TOD编解码控制模块还分别与CPU、1PPS+TOD时间接口相连，其中：
所述本地全局时间模块用于：接收CPU发来的纳秒初值装载脉冲、纳秒初值、秒初值装载脉冲、秒初值，装载纳秒初值和秒初值，在纳秒初值的基础上进行纳秒计数的累加操作，在秒初值的基础上进行秒计数的累加操作，在纳秒计数、秒计数的累加操作过程中维护本地全局时间；
所述秒脉冲控制模块用于：采用并发选收的方式对PPS信号进行输入/输出的处理，将本地全局时间模块发来的第一PPS信号发送到1PPS+TOD时间接口，将1PPS+TOD时间接口发来的第二PPS信号广播到时间同步模块；
所述TOD编解码控制模块用于：选择1PPS+TOD时间接口的输入/输出工作模式，当1PPS+TOD时间接口处于输入工作模式时，按移动规范进行TOD接口解码输入信号，并产生清零信号，发送给本地全局时间模块；当1PPS+TOD时间接口处于输出工作模式时，按移动规范进行TOD接口编码输出信号。
4.如权利要求3所述的分组传送网络中的系统时间同步装置，其特征在于：所述本地全局时间模块包括纳秒计数器和秒计数器，所述纳秒计数器与秒计数器相连，纳秒计数器、秒计数器均与时间同步模块相连，纳秒计数器还通过秒脉冲控制模块与1PPS+TOD时间接口相连，所述纳秒计数器用于：根据CPU发来的纳秒初值装载脉冲、纳秒初值，装载纳秒初值，在纳秒初值的基础上开始进行计数累加操作；所述秒计数器用于：根据CPU发来的秒初值装载脉冲、秒初值，装载秒初值，在秒初值的基础上开始进行秒计数的累加操作。
5.如权利要求4所述的分组传送网络中的系统时间同步装置，其特征在于：所述纳秒计数器是系统时钟为30位的纳秒计数器。
6.如权利要求5所述的分组传送网络中的系统时间同步装置，其特征在于：所述秒计数器是系统时钟为32位的秒计数器。
7.如权利要求6所述的分组传送网络中的系统时间同步装置，其特征在于：所述本地全局时间模块还包括纳秒使能控制寄存器、秒使能控制寄存器，所述纳秒使能控制寄存器与纳秒计数器相连，所述秒使能控制寄存器与秒计数器相连，所述纳秒使能控制寄存器用于：先禁止纳秒计数器计数，再使能纳秒计数器开始计数，并将纳秒计数器映射成只读寄存器；所述秒使能控制寄存器用于：先禁止秒计数器计数，再使能秒计数器开始计数，并将秒计数器映射成只读寄存器。
8.如权利要求7所述的分组传送网络中的系统时间同步装置，其特征在于：所述CPU还用于：从只读寄存器中获取纳秒计数器、秒计数器的当前计数值，并计算出当前时间值。
9.如权利要求8所述的分组传送网络中的系统时间同步装置，其特征在于：所述纳秒计数器还用于：以125MHz频率的时钟信号，在125MHz时钟的上升沿每次加8纳秒，进行步长为8纳秒的时间累加计数，累加计满1秒时，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块，纳秒计数器中的时间值为当前本地全局的纳秒时间值。
10.如权利要求9所述的分组传送网络中的系统时间同步装置，其特征在于：所述秒计数器还用于：在进位有效时加1，以1秒钟为步长进行累加计数，秒计数器中的时间值为当前本地全局的秒时间值。
11.如权利要求10所述的分组传送网络中的系统时间同步装置，其特征在于：所述本地全局时间模块还包括赋值使能脉冲产生单元，所述赋值使能脉冲产生单元分别与CPU、纳秒计数器、秒计数器相连，所述赋值使能脉冲产生单元用于：接收CPU发来的写信号、片选地址信号，利用CPU发来的写信号和片选地址信号，综合出一个写脉冲信号，并通过系统125M时钟信号进行同步化处理，产生两个125MHz脉冲宽度的赋值使能脉冲，其中，一个赋值使能脉冲作为纳秒补偿信号，另一个赋值使能脉冲作为秒补偿信号；纳秒补偿信号为高电平时，赋值使能脉冲产生单元触发纳秒计数器进行一次纳秒偏差数据的补偿；秒补偿信号为高电平时，赋值使能脉冲产生单元触发秒计数器进行一次秒偏差数据的补偿。
12.如权利要求11所述的分组传送网络中的系统时间同步装置，其特征在于：所述赋值使能脉冲产生单元还用于接收CPU发来的纳秒补偿值、秒补偿值，当纳秒补偿信号为高电平时，赋值使能脉冲产生单元将纳秒补偿信号和CPU发来的纳秒补偿值发送到纳秒计数器，触发纳秒计数器进行一次纳秒偏差数据的补偿；当秒补偿信号为高电平时，赋值使能脉冲产生单元将秒补偿信号和CPU发来的秒补偿值发送到秒计数器，触发秒计数器进行一次秒偏差数据的补偿。
13.如权利要求12所述的分组传送网络中的系统时间同步装置，其特征在于：所述纳秒计数器还用于：检测到纳秒补偿信号有效时，结合赋值使能脉冲产生单元发来的纳秒补偿值，对当前纳秒数据进行纳秒补偿。
14.如权利要求13所述的分组传送网络中的系统时间同步装置，其特征在于：所述纳秒计数器通过设置纳秒加减标志位，对当前纳秒数据进行正负纳秒补偿。
15.如权利要求14所述的分组传送网络中的系统时间同步装置，其特征在于：所述纳秒加减标志位为0时，本地时钟落后于输入信号，纳秒计数器对当前纳秒数据进行正纳秒补偿；纳秒加减标志位为1时，本地时钟超前于输入信号，纳秒计数器对当前纳秒数据进行负纳秒补偿。
16.如权利要求15所述的分组传送网络中的系统时间同步装置，其特征在于：所述纳秒计数器对当前纳秒数据进行正纳秒补偿时，在纳秒补偿信号的上升沿将纳秒补偿值加上纳秒计数器的当前值，赋值到下一个纳秒计数周期，纳秒计数器在此基础上继续计数，直至纳秒计数器计数满1秒，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块；秒脉冲控制模块将纳秒计数器发来的第一PPS信号发送到1PPS+TOD时间接口，1PPS+TOD时间接口再将秒脉冲控制模块发来的第一PPS信号发送到外部网络；时间同步模块根据纳秒计数器发来的第一PPS信号，保持纳秒信息同步。
17.如权利要求15所述的分组传送网络中的系统时间同步装置，其特征在于：所述纳秒计数器对当前纳秒数据进行负纳秒补偿时，在纳秒补偿信号的上升沿将纳秒补偿值减去纳秒计数器的当前值，赋值到下一个纳秒计数周期，纳秒计数器在此基础上继续计数，直至纳秒计数器减到零时，纳秒计数器向秒计数器借位；纳秒计数器在此基础上继续计数，直至纳秒计数器计数满1秒，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块；秒脉冲控制模块将纳秒计数器发来的第一PPS信号发送到1PPS+TOD时间接口，1PPS+TOD时间接口再将秒脉冲控制模块发来的第一PPS信号发送到外部网络；时间同步模块根据纳秒计数器发来的第一PPS信号，保持纳秒信息同步。
18.如权利要求12所述的分组传送网络中的系统时间同步装置，其特征在于：所述秒计数器还用于：检测到秒补偿信号有效时，结合赋值使能脉冲产生单元发来的秒补偿值，对当前秒数据进行秒补偿。
19.如权利要求18所述的分组传送网络中的系统时间同步装置，其特征在于：所述秒计数器通过设置秒加减标志位，对当前秒数据进行正负秒补偿。
20.如权利要求19所述的分组传送网络中的系统时间同步装置，其特征在于：所述秒加减标志位为0时，本地时钟落后于输入信号，秒计数器对当前秒数据进行正秒补偿；秒加减标志位为1时，本地时钟超前于输入信号，秒计数器对当前秒数据进行负秒补偿。
21.如权利要求20所述的分组传送网络中的系统时间同步装置，其特征在于：所述秒计数器对当前秒数据进行正秒补偿时，在秒补偿信号的上升沿将秒补偿值加上秒计数器的当前值，赋值到下一个秒计数周期，秒计数器在此基础上继续计数。
22.如权利要求20所述的分组传送网络中的系统时间同步装置，其特征在于：所述秒计数器对当前秒数据进行负秒补偿时，在秒补偿信号的上升沿将秒补偿值减去秒计数器的当前值，赋值到下一个秒计数周期，秒计数器在此基础上继续计数。
23.如权利要求22所述的分组传送网络中的系统时间同步装置，其特征在于：所述CPU还用于进行清零配置数据的操作，设置清零寄存器的内容。
24.如权利要求23所述的分组传送网络中的系统时间同步装置，其特征在于：所述本地全局时间模块还包括清零脉冲产生单元，所述清零脉冲产生单元分别与纳秒计数器、秒计数器、CPU、TOD编解码控制模块相连，所述清零脉冲产生单元用于：CPU发现时间偏差较大或者同步源发生改变时，产生一个清零指令，将清零指令发送到清零脉冲产生单元；清零脉冲产生单元接收到CPU发来的清零指令和TOD编解码控制模块发来的清零信号时，通过系统125M时钟信号进行同步化处理，产生一个125MHz脉冲宽度的清零脉冲，同时发送到纳秒计数器、秒计数器。
25.如权利要求24所述的分组传送网络中的系统时间同步装置，其特征在于：所述纳秒计数器还用于：接收到所述清零脉冲产生单元发来的清零脉冲时，触发清零操作。
26.如权利要求25所述的分组传送网络中的系统时间同步装置，其特征在于：所述秒计数器还用于：接收到所述清零脉冲产生单元发来的清零脉冲时，触发清零操作。
27.如权利要求1至26中任一项所述的分组传送网络中的系统时间同步装置，其特征在于：所述CPU还用于：实现时间同步以后，CPU根据实际工程应用选择单步式工作模式或双步式工作模式，在单步式工作模式下，CPU发送1588协议包中的同步报文到外部网络，同步报文的发送时戳为纳秒级精度的时戳；在双步式工作模式下，CPU发送1588协议包中的同步报文、以及带有同步报文发送时间的跟随报文到外部网络，同步报文的发送时戳为纳秒级精度的时戳。
28.如权利要求1至26中任一项所述的分组传送网络中的系统时间同步装置，其特征在于：所述1PPS+TOD时间接口的物理接头采用RJ45接口。
29.一种基于权利要求4至28任一项所述系统时间同步装置的分组传送网络中的系统时间同步方法，其特征在于包括以下步骤：
S1、准备工作：设备上电后，先禁止纳秒计数器、秒计数器计数，再使能纳秒计数器、秒计数器开始计数，同时将纳秒计数器和秒计数器均映射成只读寄存器，CPU从只读寄存器中获取纳秒计数器、秒计数器的当前计数值，并计算出当前时间值；
S2、赋初值：CPU写装载比特位，在125M时钟信号下产生纳秒初值装载脉冲、秒初值装载脉冲，并将纳秒初值装载脉冲和确定的纳秒初值发送到纳秒计数器，将秒初值装载脉冲和确定的秒初值发送到秒计数器；纳秒计数器检测到CPU发来的纳秒初值装载脉冲、纳秒初值，装载纳秒初值；秒计数器检测到CPU发来的秒初值装载脉冲、秒初值，装载秒初值；
S3、维护本地全局时间：纳秒计数器在纳秒初值的基础上开始进行纳秒计数的累加操作，并在纳秒计数的累加操作过程中维护本地全局时间，实现时间同步；秒计数器在秒初值的基础上开始进行秒计数的累加操作，并在秒计数的累加操作过程中维护本地全局时间，实现时间同步。
30.如权利要求29所述的分组传送网络中的系统时间同步方法，其特征在于：步骤S3包括以下步骤：所述纳秒计数器以125MHz频率的时钟信号，在125MHz时钟的上升沿每次加8纳秒，进行步长为8纳秒的时间累加计数，累加计满1秒时，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块；秒计数器则在进位有效时加1，以1秒钟为步长进行累加计数，纳秒计数器、秒计数器里的时间值均为当前本地全局的时间值。
31.如权利要求30所述的分组传送网络中的系统时间同步方法，其特征在于：步骤S3还包括以下步骤：所述秒脉冲控制模块将纳秒计数器发来的第一PPS信号发送到1PPS+TOD时间接口，1PPS+TOD时间接口再将秒脉冲控制模块发来的第一PPS信号发送到外部网络；时间同步模块根据纳秒计数器发来的第一PPS信号，保持纳秒信息同步。
32.如权利要求31所述的分组传送网络中的系统时间同步方法，其特征在于：步骤S3还包括以下步骤：所述1PPS+TOD时间接口将接收到的来自外部网络的含有纳秒同步信息的第二PPS信号发送到秒脉冲控制模块，秒脉冲控制模块将第二PPS信号广播到时间同步模块，时间同步模块根据第二PPS信号，保持纳秒信息同步。
33.如权利要求32所述的分组传送网络中的系统时间同步方法，其特征在于：步骤S3还包括以下步骤：在纳秒计数器、秒计数器在正常累加计数的过程中，发生纳秒数据和秒数据的偏差时，CPU联合FPGA中的全局时间模块对纳秒偏差数据和秒偏差数据进行补偿。
34.如权利要求33所述的分组传送网络中的系统时间同步方法，其特征在于：所述CPU联合FPGA中的全局时间模块对纳秒偏差数据和秒偏差数据进行补偿的过程如下：CPU的1588软件通过接收到的带有时戳的PTP时间报文，计算出本地时间偏离主时间的纳秒补偿值、秒补偿值，CPU将产生的写信号、片选地址信号、纳秒补偿值、秒补偿值发送给赋值使能脉冲产生单元；赋值使能脉冲产生单元利用CPU发来的写信号和片选地址信号，综合出一个写脉冲信号，并通过系统125M时钟信号进行同步化处理，产生两个125MHz脉冲宽度的赋值使能脉冲，其中，一个赋值使能脉冲作为纳秒补偿信号，另一个赋值使能脉冲作为秒补偿信号；纳秒补偿信号为高电平时，触发纳秒计数器进行一次纳秒偏差数据的补偿；秒补偿信号为高电平时，触发秒计数器进行一次秒偏差数据的补偿。
35.如权利要求34所述的分组传送网络中的系统时间同步方法，其特征在于：所述纳秒补偿信号为高电平时，赋值使能脉冲产生单元将纳秒补偿信号和CPU发来的纳秒补偿值发送给纳秒计数器；纳秒计数器检测到纳秒补偿信号有效时，结合赋值使能脉冲产生单元发来的纳秒补偿值，对当前纳秒数据进行纳秒补偿。
36.如权利要求35所述的分组传送网络中的系统时间同步方法，其特征在于：所述纳秒计数器通过设置纳秒加减标志位，对当前纳秒数据进行正负纳秒补偿。
37.如权利要求36所述的分组传送网络中的系统时间同步方法，其特征在于：所述纳秒加减标志位为0时，本地时钟落后于输入信号，纳秒计数器对当前纳秒数据进行正纳秒补偿；纳秒加减标志位为1时，本地时钟超前于输入信号，纳秒计数器对当前纳秒数据进行负纳秒补偿。
38.如权利要求37所述的分组传送网络中的系统时间同步方法，其特征在于：所述纳秒计数器对当前纳秒数据进行正纳秒补偿时，在纳秒补偿信号的上升沿将纳秒补偿值加上纳秒计数器的当前值，赋值到下一个纳秒计数周期，纳秒计数器在此基础上继续计数，直至纳秒计数器计数满1秒，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块；秒脉冲控制模块将纳秒计数器发来的第一PPS信号发送到1PPS+TOD时间接口，1PPS+TOD时间接口再将秒脉冲控制模块发来的第一PPS信号发送到外部网络；时间同步模块根据纳秒计数器发来的第一PPS信号，保持纳秒信息同步。
39.如权利要求37所述的分组传送网络中的系统时间同步方法，其特征在于：所述纳秒计数器对当前纳秒数据进行负纳秒补偿时，在纳秒补偿信号的上升沿将纳秒补偿值减去纳秒计数器的当前值，赋值到下一个纳秒计数周期，纳秒计数器在此基础上继续计数，直至纳秒计数器减到零时，纳秒计数器向秒计数器借位；纳秒计数器在此基础上继续计数，直至纳秒计数器计数满1秒，纳秒计数器向秒计数器进位，并产生含有纳秒同步信息的第一PPS信号，纳秒计数器将第一PPS信号同时发送到时间同步模块和秒脉冲控制模块；秒脉冲控制模块将纳秒计数器发来的第一PPS信号发送到1PPS+TOD时间接口，1PPS+TOD时间接口再将秒脉冲控制模块发来的第一PPS信号发送到外部网络；时间同步模块根据纳秒计数器发来的第一PPS信号，保持纳秒信息同步。
40.如权利要求34所述的分组传送网络中的系统时间同步方法，其特征在于：所述秒补偿信号为高电平时，赋值使能脉冲产生单元将秒补偿信号和CPU发来的秒补偿值发送给秒计数器；秒计数器检测到秒补偿信号有效时，结合赋值使能脉冲产生单元发来的秒补偿值，对当前秒数据进行秒补偿。
41.如权利要求40所述的分组传送网络中的系统时间同步方法，其特征在于：所述秒计数器通过设置秒加减标志位，对当前秒数据进行正负秒补偿。
42.如权利要求41所述的分组传送网络中的系统时间同步方法，其特征在于：所述秒加减标志位为0时，本地时钟落后于输入信号，秒计数器对当前秒数据进行正秒补偿；秒加减标志位为1时，本地时钟超前于输入信号，秒计数器对当前秒数据进行负秒补偿。
43.如权利要求42所述的分组传送网络中的系统时间同步方法，其特征在于：所述秒计数器对当前秒数据进行正秒补偿时，在秒补偿信号的上升沿将秒补偿值加上秒计数器的当前值，赋值到下一个秒计数周期，秒计数器在此基础上继续计数。
44.如权利要求42所述的分组传送网络中的系统时间同步方法，其特征在于：所述秒计数器对当前秒数据进行负秒补偿时，在秒补偿信号的上升沿将秒补偿值减去秒计数器的当前值，赋值到下一个秒计数周期，秒计数器在此基础上继续计数。
45.如权利要求29至44中任一项所述的分组传送网络中的系统时间同步方法，其特征在于：步骤S3之后还包括以下步骤：CPU发现时间偏差较大或者同步源发生改变时，产生一个清零指令，将清零指令发送到清零脉冲产生单元；清零脉冲产生单元接收到CPU发来的清零指令和TOD编解码控制模块发来的清零信号时，通过系统125M时钟信号进行同步化处理，产生一个125MHz脉冲宽度的清零脉冲，同时发送到纳秒计数器和秒计数器，纳秒计数器、秒计数器接收到清零脉冲时，触发清零操作，重新开始计数。
46.如权利要求29至44中任一项所述的分组传送网络中的系统时间同步方法，其特征在于：步骤S3之后还包括以下步骤：实现时间同步以后，CPU根据实际工程应用选择单步式工作模式或双步式工作模式，在单步式工作模式下，CPU发送1588协议包中的同步报文到外部网络，同步报文的发送时戳为纳秒级精度的时戳；在双步式工作模式下，CPU发送1588协议包中的同步报文、以及带有同步报文发送时间的跟随报文到外部网络，同步报文的发送时戳为纳秒级精度的时戳。
CN201210365607.0A 2012-09-27 2012-09-27 分组传送网络中的系统时间同步装置及方法 Active CN102868515B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201210365607.0A CN102868515B (zh) 2012-09-27 2012-09-27 分组传送网络中的系统时间同步装置及方法
PCT/CN2013/080010 WO2014048167A1 (zh) 2012-09-27 2013-07-24 分组传送网络中的系统时间同步装置及方法
MYPI2014703215A MY166754A (en) 2012-09-27 2013-07-24 System time synchronization device and method in packet transport network
CL2015000171A CL2015000171A1 (es) 2012-09-27 2015-01-23 Dispositivo de sincronizacion horaria del sistema en una red de transporte por paquetes, que comprende cpu, modulo de sincronizacion horaria, una fpga, una interfaz de tiempo 1pps+tod, un modulo de entrada de marca de tiempo; metodo asociado

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210365607.0A CN102868515B (zh) 2012-09-27 2012-09-27 分组传送网络中的系统时间同步装置及方法

Publications (2)

Publication Number Publication Date
CN102868515A true CN102868515A (zh) 2013-01-09
CN102868515B CN102868515B (zh) 2015-04-29

Family

ID=47447123

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210365607.0A Active CN102868515B (zh) 2012-09-27 2012-09-27 分组传送网络中的系统时间同步装置及方法

Country Status (4)

Country Link
CN (1) CN102868515B (zh)
CL (1) CL2015000171A1 (zh)
MY (1) MY166754A (zh)
WO (1) WO2014048167A1 (zh)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103532652A (zh) * 2013-10-18 2014-01-22 杭州华三通信技术有限公司 一种时间同步装置和方法
CN103581205A (zh) * 2013-11-20 2014-02-12 盛科网络（苏州）有限公司 在多个mac中实现精准时戳的方法及系统
CN103647615A (zh) * 2013-12-05 2014-03-19 华为技术有限公司 报文传输过程中延迟抖动消除方法及装置
WO2014048167A1 (zh) * 2012-09-27 2014-04-03 烽火通信科技股份有限公司 分组传送网络中的系统时间同步装置及方法
CN105229623A (zh) * 2013-05-24 2016-01-06 Arm有限公司 用于主设备和异步从设备之间经由接口的通信的数据处理装置和方法
CN105610537A (zh) * 2016-01-08 2016-05-25 烽火通信科技股份有限公司 ToD业务场景下GPON OLT和上级时钟同步的系统及方法
CN106464606A (zh) * 2014-06-11 2017-02-22 马维尔国际贸易有限公司 用于阻止网络设备中的帧传输的系统和方法
CN106817184A (zh) * 2017-01-19 2017-06-09 重庆重邮汇测通信技术有限公司 网络测量中本地时钟与gps时钟的时间同步方法及装置
CN107528654A (zh) * 2016-06-21 2017-12-29 中兴通讯股份有限公司 一种基于1588的时间同步方法及装置
CN108092730A (zh) * 2017-12-27 2018-05-29 中国电子科技集团公司第五十四研究所 一种适用于多设备的时序控制方法
CN108259109A (zh) * 2018-03-30 2018-07-06 新华三技术有限公司 Ptp域中的网络设备及tod同步方法
CN109001769A (zh) * 2017-06-06 2018-12-14 国网上海市电力公司 一种基于北斗卫星的dcls时间偏差监测方法及系统
CN109150351A (zh) * 2017-06-27 2019-01-04 许继集团有限公司 一种应用于变电站的utc时间实现方法及系统
CN106788847B (zh) * 2016-12-28 2019-02-15 大唐电信（成都）信息技术有限公司 一种ptp gm时钟设备及其实现方法
CN109581917A (zh) * 2018-11-27 2019-04-05 浙江双成电气有限公司 一种gnss秒脉冲平滑输出的控制装置
CN110989327A (zh) * 2019-12-26 2020-04-10 中国计量科学研究院 分布式高精度时间频率实时综合系统
CN111538060A (zh) * 2020-05-14 2020-08-14 上海海洋大学 一种基于Lora网络的相对定位方法
CN112131159A (zh) * 2020-09-21 2020-12-25 盛科网络（苏州）有限公司 基于内嵌CPU的ToD消息处理方法及系统
CN113839767A (zh) * 2021-09-13 2021-12-24 许昌许继软件技术有限公司 一种多片fpga系统及其时戳同步方法
CN117439691A (zh) * 2023-10-23 2024-01-23 合芯科技有限公司 时间信息同步系统、处理器芯片以及电子设备
CN117439691B (zh) * 2023-10-23 2024-05-28 合芯科技有限公司 时间信息同步系统、处理器芯片以及电子设备

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109462453A (zh) * 2018-11-22 2019-03-12 电信科学技术第五研究所有限公司 一种基于光纤网络的高精度时间同步方法
CN110611544A (zh) * 2019-09-12 2019-12-24 成都府河电力自动化成套设备有限责任公司 一种利用rs232串口精确对时的方法及装置
CN111884746B (zh) * 2020-07-17 2022-10-18 爱瑟福信息科技(上海)有限公司 用于soc平台上进行gptp对时的pps秒脉冲信号输出方法及系统
CN112492679B (zh) * 2020-10-23 2023-07-14 许继集团有限公司 一种利用5g通信终端产生b码对时输出的方法及系统
CN113515184A (zh) * 2021-07-01 2021-10-19 北京华电众信技术股份有限公司 降低成本型b码解码对时方法
CN115865252B (zh) * 2022-11-23 2023-12-01 淮阴工学院 一种可设定周期的高精度gnss时间同步方法
CN117240392A (zh) * 2023-08-30 2023-12-15 中科驭数（北京）科技有限公司 一种基于现场可编程门阵列的ieee1588时钟同步方法及系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101729240A (zh) * 2009-11-13 2010-06-09 北京中创信测科技股份有限公司 一种实现时间同步的方法和装置
CN102123046A (zh) * 2011-01-21 2011-07-13 烽火通信科技股份有限公司 Ptn设备及其主备交叉盘实现时间同步保护倒换的方法
CN102195768A (zh) * 2011-05-30 2011-09-21 神州数码网络(北京)有限公司 一种纳秒级精度ptp实现方法
US20110228888A1 (en) * 2010-03-16 2011-09-22 Harman International Industries, Incorporated Media clock recovery
CN102299788A (zh) * 2011-09-21 2011-12-28 烽火通信科技股份有限公司 自动发送ieee1588协议报文的控制方法及装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102868515B (zh) * 2012-09-27 2015-04-29 烽火通信科技股份有限公司 分组传送网络中的系统时间同步装置及方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101729240A (zh) * 2009-11-13 2010-06-09 北京中创信测科技股份有限公司 一种实现时间同步的方法和装置
US20110228888A1 (en) * 2010-03-16 2011-09-22 Harman International Industries, Incorporated Media clock recovery
CN102123046A (zh) * 2011-01-21 2011-07-13 烽火通信科技股份有限公司 Ptn设备及其主备交叉盘实现时间同步保护倒换的方法
CN102195768A (zh) * 2011-05-30 2011-09-21 神州数码网络(北京)有限公司 一种纳秒级精度ptp实现方法
CN102299788A (zh) * 2011-09-21 2011-12-28 烽火通信科技股份有限公司 自动发送ieee1588协议报文的控制方法及装置

Cited By (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014048167A1 (zh) * 2012-09-27 2014-04-03 烽火通信科技股份有限公司 分组传送网络中的系统时间同步装置及方法
CN105229623B (zh) * 2013-05-24 2018-09-14 Arm 有限公司 用于主设备和异步从设备之间经由接口的通信的数据处理装置和方法
CN105229623A (zh) * 2013-05-24 2016-01-06 Arm有限公司 用于主设备和异步从设备之间经由接口的通信的数据处理装置和方法
CN103532652B (zh) * 2013-10-18 2016-06-08 杭州华三通信技术有限公司 一种时间同步装置和方法
CN103532652A (zh) * 2013-10-18 2014-01-22 杭州华三通信技术有限公司 一种时间同步装置和方法
CN103581205B (zh) * 2013-11-20 2017-01-11 盛科网络（苏州）有限公司 在多个mac中实现精准时戳的方法及系统
CN103581205A (zh) * 2013-11-20 2014-02-12 盛科网络（苏州）有限公司 在多个mac中实现精准时戳的方法及系统
CN103647615B (zh) * 2013-12-05 2016-05-25 华为技术有限公司 报文传输过程中延迟抖动消除方法及装置
CN103647615A (zh) * 2013-12-05 2014-03-19 华为技术有限公司 报文传输过程中延迟抖动消除方法及装置
CN106464606A (zh) * 2014-06-11 2017-02-22 马维尔国际贸易有限公司 用于阻止网络设备中的帧传输的系统和方法
CN106464606B (zh) * 2014-06-11 2020-06-02 马维尔亚洲私人有限公司 用于阻止网络设备中的帧传输的系统和方法
CN105610537A (zh) * 2016-01-08 2016-05-25 烽火通信科技股份有限公司 ToD业务场景下GPON OLT和上级时钟同步的系统及方法
CN105610537B (zh) * 2016-01-08 2018-02-13 烽火通信科技股份有限公司 ToD业务场景下GPON OLT和上级时钟同步的系统及方法
CN107528654A (zh) * 2016-06-21 2017-12-29 中兴通讯股份有限公司 一种基于1588的时间同步方法及装置
CN107528654B (zh) * 2016-06-21 2020-06-05 中兴通讯股份有限公司 一种基于1588的时间同步方法及装置
CN106788847B (zh) * 2016-12-28 2019-02-15 大唐电信（成都）信息技术有限公司 一种ptp gm时钟设备及其实现方法
CN106817184A (zh) * 2017-01-19 2017-06-09 重庆重邮汇测通信技术有限公司 网络测量中本地时钟与gps时钟的时间同步方法及装置
CN109001769A (zh) * 2017-06-06 2018-12-14 国网上海市电力公司 一种基于北斗卫星的dcls时间偏差监测方法及系统
CN109001769B (zh) * 2017-06-06 2021-12-24 国网上海市电力公司 一种基于北斗卫星的dcls时间偏差监测方法及系统
CN109150351A (zh) * 2017-06-27 2019-01-04 许继集团有限公司 一种应用于变电站的utc时间实现方法及系统
CN109150351B (zh) * 2017-06-27 2021-02-02 许继集团有限公司 一种应用于变电站的utc时间实现方法及系统
CN108092730A (zh) * 2017-12-27 2018-05-29 中国电子科技集团公司第五十四研究所 一种适用于多设备的时序控制方法
CN108259109A (zh) * 2018-03-30 2018-07-06 新华三技术有限公司 Ptp域中的网络设备及tod同步方法
CN108259109B (zh) * 2018-03-30 2019-12-13 新华三技术有限公司 Ptp域中的网络设备及tod同步方法
CN109581917A (zh) * 2018-11-27 2019-04-05 浙江双成电气有限公司 一种gnss秒脉冲平滑输出的控制装置
CN109581917B (zh) * 2018-11-27 2023-07-25 浙江双成电气有限公司 一种gnss秒脉冲平滑输出的控制装置
CN110989327A (zh) * 2019-12-26 2020-04-10 中国计量科学研究院 分布式高精度时间频率实时综合系统
CN110989327B (zh) * 2019-12-26 2021-03-30 中国计量科学研究院 分布式高精度时间频率实时综合系统
CN111538060A (zh) * 2020-05-14 2020-08-14 上海海洋大学 一种基于Lora网络的相对定位方法
CN111538060B (zh) * 2020-05-14 2023-10-13 上海海洋大学 一种基于Lora网络的相对定位方法
CN112131159A (zh) * 2020-09-21 2020-12-25 盛科网络（苏州）有限公司 基于内嵌CPU的ToD消息处理方法及系统
CN112131159B (zh) * 2020-09-21 2022-09-23 苏州盛科通信股份有限公司 基于内嵌CPU的ToD消息处理方法及系统
CN113839767A (zh) * 2021-09-13 2021-12-24 许昌许继软件技术有限公司 一种多片fpga系统及其时戳同步方法
CN117439691A (zh) * 2023-10-23 2024-01-23 合芯科技有限公司 时间信息同步系统、处理器芯片以及电子设备
CN117439691B (zh) * 2023-10-23 2024-05-28 合芯科技有限公司 时间信息同步系统、处理器芯片以及电子设备

Also Published As

Publication number Publication date
CN102868515B (zh) 2015-04-29
WO2014048167A1 (zh) 2014-04-03
CL2015000171A1 (es) 2015-04-24
MY166754A (en) 2018-07-20

Similar Documents

Publication Publication Date Title
CN102868515B (zh) 分组传送网络中的系统时间同步装置及方法
CN101247168B (zh) 一种时间同步的方法及系统
JP5811794B2 (ja) 通信装置
CN102394715B (zh) 时钟同步方法和装置
CN104737490B (zh) 通信装置、通信系统和时刻同步方法
US20170064661A1 (en) Base station system, radio device and method
EP2928109B1 (en) Synchronization apparatus, synchronization system, wireless communication apparatus and synchronization method
CN103532652B (zh) 一种时间同步装置和方法
US20090297164A1 (en) Optical transmission system and synchronization method using time reference pulse
CN102468898B (zh) 在时分复用网络中实现时间同步的方法、设备和系统
CN106027193B (zh) 用于网络授时系统的时钟同步方法、模块、设备及系统
CN102833025B (zh) E1/Ethernet协议转换精确时延计算方法、模块及转换器
CN110278065B (zh) 一种补偿时延的方法和设备
CN102546071A (zh) 一种时钟同步方法与系统
CN102237941A (zh) 时间同步系统及方法
CN102013931A (zh) 时间同步方法及系统、从属定时设备及主定时设备
CN101827098A (zh) 时间同步的处理方法及装置
CN102932083B (zh) 一种微波同步对时的方法和装置
CN107295627B (zh) 基带池服务器的时间同步方法及时间同步装置
US20150222520A1 (en) Latency determination in substation networks
CN101741853A (zh) 时钟时间同步的方法、线卡单板和网络设备
CN103108388A (zh) 无线传感器网络时钟同步方法、装置及系统
CN102916758B (zh) 以太网时间同步装置和网络设备
CN103475461A (zh) 一种1588时钟同步功能实现系统及方法
CN110225544A (zh) 一种基于光纤网络的移动通信基站高精度时间同步方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant