CN103475461A

CN103475461A - 一种1588时钟同步功能实现系统及方法

Info

Publication number: CN103475461A
Application number: CN2013104574621A
Authority: CN
Inventors: 曹凯
Original assignee: Wuhan Research Institute of Posts and Telecommunications Co Ltd
Current assignee: Wuhan Research Institute of Posts and Telecommunications Co Ltd
Priority date: 2013-09-30
Filing date: 2013-09-30
Publication date: 2013-12-25
Anticipated expiration: 2033-09-30
Also published as: CN103475461B

Abstract

本发明公开了一种1588时钟同步功能实现系统及方法。本发明基于Freescale公司的P4080CPU和Semtech公司的ACS9521时钟同步芯片实现高精度的时钟同步功能。该方案中，因为受限于PHY和MAC层无法硬件打时间戳，为了尽量减小计算出来的同步时间误差，确保同步精度，采用在ACS9521上硬件打时间戳的方式，同时在从PHY到ACS9521这一段，尽量使用硬件（PCD，端口转发报文，FPGA修改报文）来完成所有功能，避免软件参与所导致的时间误差。本发明能满足各种通讯设备的同步需求，避免对GPS等卫星同步方式的依赖。

Description

一种1588时钟同步功能实现系统及方法

技术领域

本发明涉及一种时钟同步功能的实现方法，特别涉及一种1588时钟同步功

能实现系统及方法。

背景技术

目前在分布式网络中，常用的时钟同步技术有GPS或北斗等卫星接收以及NTP

等，但是GPS和北斗的安装维护困难，成本较高，而NTP的精度达不到基站设备对同步性能的要求（NTP为ms级）。为了解决上述问题，业界都在积极推动1588协议的发展和应用。1588具有ns级别的精确度，信息短、占据带宽资源少，综合成本低，可靠性高等优点。

目前可选的1588时钟同步功能解决方案有以下几种：

1）软件辅助时间戳实现：CPU

典型配置：

PowerPC

实现方法

软件实现打时戳

CPU上实现算法

优点：

低成本

更高的处理能力(相对于FPGA IP core)

问题：

接口可扩展性受限于PowerPC平台

精度不高（ms级别）

2）硬件辅助时间戳实现：CPU

典型配置：

支持1588硬件时间戳的PowerPC（例如P4080）

实现方法

CPU上实现打时戳和算法

优点：

低成本

更高的处理能力(相对于FPGA IP core)

问题：

接口可扩展性受限于PowerPC平台

不支持1588one-step模式

3）硬件辅助时间戳实现：PHY + CPU

典型配置：

支持1588硬件时间戳的PHY(BCM54640E) + PowerPC（P4080）

实现方法

PHY打时戳

CPU实现算法

优点：

低成本

处理能力灵活提升(高性能CPU)

更高的同步精度(打戳点在PHY)

支持同步以太网(Synchronous Ethernet)

问题：

实际开发中发现现有宣称支持1588功能的PHY都存在问题且无法完全解决

4）硬件辅助时间戳实现：FPGA IP Core

典型配置：

ALTERA FPGA Cyclone IV(逻辑门数20K，主频110M,RTC125M）

RAM 15/91kbit (CPU core/TSE MAC)

实现方法

FPGA上打时戳和实现算法

优点：

外部接口可灵活扩展

支持灵活的应用/定制化功能模块扩展

更高的时间戳分辨率(取决于RTC晶振频率)

缺点：

处理能力受限FPGA工作主频

对FPGA开发能力要求较高

5）硬件辅助时间戳实现：1588功能芯片 + FPGA

典型配置：

支持1588功能的芯片（ACS9521） + FPGA

实现方法

FPGA实现分离转发报文及打时戳的功能

1588功能芯片实现算法

优点：

专门的1588功能芯片对1588支持比较全面

支持灵活的应用/定制化功能模块扩展

FPGA实现硬件转发，对性能影响有限

CPU开销不受1588影响

缺点：

FPGA要能够识别PTP报文，支持基于端口的转发

处理能力受限FPGA工作主频

目前整体方案中，入口的数据带宽为2G，而CPU与FPGA之间的SGMII带宽仅1G，故不能使用FPGA直接接受数据转发，必须由CPU来实现转发功能。

6）硬件辅助时间戳实现：1588功能芯片 + SWITCH

典型配置：

支持1588功能的芯片（ACS9521） + SWITCH（交换芯片）

实现方法

SWITCH实现分离转发报文的功能

1588功能芯片打时戳和实现算法

优点：

专门的1588功能芯片对1588支持比较全面

支持灵活的应用/定制化功能模块扩展

SWITCH实现硬件转发，对性能影响有限

CPU开销不受1588影响

缺点：

SWITCH要能够识别PTP报文，支持基于端口的转发，支持TCAM，目前选用的SWITCH不支持这些功能。

在整机设计的限制下，由于目前选用SWITCH带宽的影响，设备必须由CPU网口直接对外收发报文，不能由SWITCH收发报文后再转给CPU，所以无法采用此方案

由于基站设备的整体硬件方案已经确定，在现有硬件方案的限制下，上述各种1588方案都有无法实现的制约：

1) 首先必须选择硬件打时戳的方案，因为软件打时戳的方案受限于操作系统的时间精度，不可能做到us级别以下，一般都只能达到ms级别，不符合需求（否定方案1）。

2) 网口需要支持逻辑绑定功能，入口带宽为2G，现在选用的SWITCH端口带宽为1G，所以接口直接连到CPU的网口上而不能接到SWITCH上（否定方案6）。

3) 如果选择带专门1588功能芯片的方案，由于ACS9521自带CPU，需要单独设置一个IP，而基站设备本身也需要一个对外的IP，但是运营商提供的IP只有一个，所以ACS9521的IP只能设为内部IP，对外不可见，1588报文里的IP地址需要进行转换。

4) 1588报文从0号网口和1号网口进入CPU,进入的数据带宽为2G,而CPU与FPGA之间的SGMII带宽仅1G,故CPU还是需要提取出1588报文后才能再转发（否定方案5）。

5) 因为目前FPGA需要承担许多功能，所以可用资源有限，无法满足实现算法这种复杂功能所需的资源，同时也受限于主频，对大流量包的存在问题（否定方案4）

6) 打时间戳应该越靠近底层越好，越靠近底层，计算出来的时间误差越小，但是当前选用的PHY对打时间戳的支持上有BUG（否定方案3），而P4080打时间戳又只能支持TWO-STEP模式，不能支持ONE-STEP模式（否定方案2），这样就只能在ACS9521上打时间戳。从PHY到ACS9521这一段的时间消耗会引起误差，所以这一段的操作尽量由硬件实现，由硬件实现可以保证延时是一个相对固定值，以便于ACS9521进行补偿，而不使用软件实现的方法，软件的时延不固定，会造成无法精确补偿。

发明内容

针对背景技术存在的问题，本发明提供一种1588时钟同步功能实现系统及

方法。

为解决上述技术问题，本发明采用如下技术方案：

一种1588时钟同步功能实现系统，包括PHY芯片、OCXO、 CPU芯片、1588功能芯片、FPGA；PHY芯片、FPGA分别与CPU芯片连接；1588功能芯片、OCXO分别与FPGA连接；PHY芯片与1588功能芯片连接。

所述CPU芯片为P4080，所述1588功能芯片为ACS9521，所述PHY芯片为BCM54640E。

一种利用上述的系统实现1588同步功能的方法，包括以下步骤，

步骤1、CPU分离转发报文；

包括1588报文在内的数据报文传输到CPU，CPU通过PCD功能实现硬件识

别1588数据报文，再把报文发送到FPGA；

步骤2、 FPGA修改报文的IP和MAC地址项并发送给1588功能芯片；

FPGA修改1588报文，将外部IP改为内部IP，将报文内目标MAC地址改为

1588功能芯片的MAC地址，再将修改后的1588报文发送给1588功能芯片；

步骤3、 1588功能芯片完成给报文打时间戳并协议算法的实现；

1588功能芯片收到1588报文的同时在报文内加上时间戳，再将报文传进芯片内部的协议栈中，由协议栈进行处理，在协议栈内部生成需要对外发送的1588报文，1588功能芯片在待发送的1588报文上打上时间戳，再转发给FPGA；1588功能芯片在依据协议栈处理1588报文后，生成1PPS和TOD，将1PPS+TOD信号传递给FPGA；

步骤4、FPGA修改报文并发送给CPU芯片；

FPGA收到1588功能芯片发送过来的1588报文后，修改报文的IP字段，将内部IP改为外部IP，将报文内源MAC地址改为CPU芯片的MAC地址，再发送给CPU芯片；

步骤5、CPU芯片收到1588报文后直接转发给PHY芯片，PHY芯片将1588报文发送到外部网络中；

步骤6、FPGA接收到1PPS+TOD后将1PPS输送到OCXO；OCXO校准稳定1PPS信号后回传给FPGA，此1PPS信号作为整个基站的同步源。

本发明中的1588时间同步功能方法是在基于现有芯片和开发环境等条件的前提下选择的最优方法，其原理简单介绍如下：

硬件配置：

支持1588功能的芯片（ACS9521） +CPU芯片（P4080） + FPGA（K7）

本发明中，所有可能导致误差和性能劣化的操作都尽量采用硬件来实现，以减小负面影响。

a) 分包采用硬件的语法分类分配功能(PCD)而不采用软件解析报文分离的方法。

b) 报文转发采用端口硬件驱动直接转发功能而不采用软件的创建SOCKET通信的方法。

c) 修改报文采用FPGA修改而不采用软件解析修改的方法。

P4080到ACS9521之间所实现的功能：

接受方向：

1) 包括1588报文在内的数据报文通过0号网口和1号网口传输到CPU（P4080）。网口0和1支持逻辑绑定功能，数据流量上限可以达到2G。

2) 在P4080上，通过PCD功能实现硬件识别1588数据报文。

3) 再通过端口硬件驱动转发功能把报文发送到FPGA。

4) 在FPGA上修改分离出来的1588报文，将外部IP改为内部IP，将报文内目标MAC地址改为ACS9521的MAC地址。

5) FPGA将修改后的1588报文通过端口硬件驱动转发功能发送给ACS9521。

发送方向：

1) ACS9521生成1588报文，打上时间戳，通过端口硬件驱动转发功能转发给FPGA。

2) FPGA修改报文，将内部IP替换为外部IP，将报文内部MAC地址改为CPU的MAC地址，通过端口硬件驱动转发功能发送给P4080。

3) P4080将报文通过网口转发出去。

ACS9521实现功能：

接受方向

1) ACS9521收到报文，并打上时间戳，传递给1588协议栈。

2) 通过协议栈处理，补偿从PHY到ACS9521的时间差，计算出1PPS和TOD，输出给FPGA。

发送方向

1） ACS9521通过协议栈生成1588报文。

2）对1588报文打上时间戳，发送给P4080。

FPGA和OCXO实现功能：

1) FPGA接受1PPS+TOD。

2) FPGA将1PPS信号输送给OCXO。

3) OCXO校准稳定1PPS信号后回传给FPGA，此1PPS信号作为整个基站的同步源。

与现有技术相比，本发明具有以下优点和有益效果：

1) 本发明采用专用的1588功能芯片实现1588的各项需求，在满足需求的情况下，提高模块化，并降低开发成本；采用1588功能芯片实现硬件打时间戳的功能，而不使用软件打时间戳的功能以提高精度；

2) 本发明中，报文转发直接采用硬件端口转发的方式，用底层驱动完成，不经过上层软件来实现，提高了转发效率；

3) 本发明中，采用FPGA来修改报文，而不是采用软件修改报文，提高工作效率以确保精度；

4) 本发明中加入SyncE技术辅助1588功能芯片工作，加快锁定时间和精度。

附图说明

图1为本发明中1588同步方案结构图；

图2为本发明中整个基站的同步方案结构图；

备注（英文简写说明）：

GPS：全球定位系统

NTP：网络时间协议

PTP：精确时间同步协议

SyncE：以太网物理层同步

OCXO：恒温槽控制晶体振荡器

FPGA：现场可编程阵列

CPU：中央处理器

PowerPC：一种RISC架构的CPU

PPS：秒脉冲

TOD：实时时间常数

PHY：物理层

MAC：介质访问控制层

SWITCH：交换芯片

IP：网际协议

IPv4：网际协议版本4

UDP：用户数据报协议

VLAN：虚拟局域网

PCD（Parse-Classify-Police-Distribute）：语法分类分配功能，是飞思卡尔芯片自带的一种功能，能够根据开始设定的脚本自动分析报文，由硬件将报文自动分类并分配给不同的通道。

IEEE：电气和电子工程师协会

TLV：BER编码一种，ASN1标准，全称Tag（标签），Length（长度），Value（值）

SGMII：串行千兆位媒质独立接口

UART：通用异步收发传输器

OC：普通时钟

BC：边界时钟

TC：透明时钟

E2E：端对端透明时钟

P2P：对等透明时钟

ns：纳秒单位

ms：毫秒单位

OAM：根据运营商网络运营的实际需要，通常将网络的管理工作划分为3大类：操作（Operation）、管理（Administration）、维护（Maintenance），简称OAM。

FreeScale：飞思卡尔公司

Semtech：商升特半导体公司

具体实施方式

下面结合图1、图2进一步说明本发明的典型实施例。

如图1所示，本发明所需硬件包括：PHY芯片（BCM54640E）、CPU芯片（P4080）、1588功能芯片（ACS9521）、FPGA、OCXO。

如图2所示，本发明的方法流程如下：

1) 基站设备启动，设备自动获取运营商提供的外部IP，设备对ACS9521进行基本设置，完成1588的各种模式设置和ACS9521内部IP和MAC地址的设置。

2) BCM54640E通过0号网口和1号网口接受上限为2G流量的网络数据包（其中包括1588报文），将其发送到P4080。

3) P4080收到网络数据包后，通过设置硬件PCD功能，建立两个通道，将1588报文和其它报文区分开，1588报文走专用通道直接转到和FPGA对应的MAC端口，非1588报文走普通通道进行默认处理。

4) FPGA在对应MAC端口接受到分离后的1588报文，此时流量会远小于1G，SGMII的带宽和FPGA的主频能充分满足要求。FPGA修改1588报文，将报文内IP地址段的外部IP改为ACS9521里面设置的内部IP，将报文的目的MAC地址改为ACS9521的MAC地址。再将修改后的报文转发给ACS9521。

5) ACS9521收到1588报文的同时在报文内加上时间戳，再将报文传进芯片内部的协议栈中，由协议栈按照P4080设置好的设定进行处理。

6) ACS9521芯片的协议栈内部生成需要对外发送的1588报文。

7) ACS9521在待发送的1588报文上打上时间戳，通过端口转发给FPGA。

8) FPGA收到ACS9521发送过来的1588报文后修改报文的IP字段，将内部IP改为外部IP，将报文内源MAC地址改为P4080的MAC地址。再通过MAC端口发送到P4080对应的MAC端口。

9) P4080收到1588报文后直接转发给BCM54640E。

10) BCM54640E通过0号网口和1号网口将1588报文发送到外部网络中。

11) ACS9521在依据1588v2协议处理1588报文后生成1PPS和TOD，将1PPS+TOD信号传递给FPGA。

12) BCM54640E将SyncE信号传递给ACS9521和FPGA，传给ACS9521的SyncE信号可以帮助ACS9521更快的锁定频率和提高精度。传给FPGA的SyncE信号可以作为一种备选时钟源。

13) P4080可以通过控制接口对ACS9521进行各种设定，将ACS9521设置成不同的模式以满足1588功能的各种需求。

14) FPGA接收到1PPS+TOD后将1PPS输送到OCXO。

15) 因为基站还有带有GPS/北斗/带外同步等功能，可根据LMT配置选择合适的同步源用于校准OCXO。

16) FPGA中的State-In（状态输入）用于控制OCXO进入跟踪或者保持状态，可通过LMT选择，FPGA也可根据外部同步源状态自动切换。

17) OCXO中的State-Out（状态输出）为OCXO的状态输出（跟踪/保持），可用于OAM告警。

18) CPU的UART接口可以通过FPGA切换到OCXO，GPS/北斗，TOD接口，ACS9521，用于监测TOD信息以及OCXO工作状态

19) OCXO的UART为OCXO的配置引脚，可以用来输入配置命令到OCXO以及观察OCXO的输出信息。

20) OCXO输出到FPGA的PPS信号用于内部产生SFN同步信息。

21) 在FPGA内部实现跟踪和保持算法，通过OCXO的压控端调节OCXO输出频率；OCXO反馈给FPGA的10M用于校准OCXO输出。

22) OCXO输出到FPGA的1PPS信号作为整个基站的同步源。

本发明还可有其他多种实施例，在不脱离本发明的精神及其实质的情况下，对被发明作出各种相应的修改或者变形，其均应属于本发明所附的权利要求的保护范围。

Claims

1.一种1588时钟同步功能实现系统，包括PHY芯片、OCXO，其特征在于：还包括CPU芯片、1588功能芯片、FPGA；PHY芯片、FPGA分别与CPU芯片连接；1588功能芯片、OCXO分别与FPGA连接；PHY芯片与1588功能芯片连接。

2.根据权利要求1所述的一种1588时钟同步功能实现系统，其特征在于：所述CPU芯片为P4080，所述1588功能芯片为ACS9521，所述PHY芯片为BCM54640E。

3.一种利用权利要求1所述的系统实现1588同步功能的方法，其特征在于：包括以下步骤，

步骤1、CPU分离转发报文；

别1588数据报文，再把报文发送到FPGA；

步骤2、 FPGA修改报文的IP和MAC地址项并发送给1588功能芯片；

1588功能芯片收到1588报文的同时在报文内加上时间戳，再将报文传进

芯片内部的协议栈中，由协议栈进行处理，在协议栈内部生成需要对外发送的1588报文，1588功能芯片在待发送的1588报文上打上时间戳，再转发给FPGA；1588功能芯片在依据协议栈处理1588报文后，生成1PPS和TOD，将1PPS+TOD信号传递给FPGA；

步骤4、FPGA修改报文并发送给CPU芯片；