CN117439691A - 时间信息同步系统、处理器芯片以及电子设备 - Google Patents

时间信息同步系统、处理器芯片以及电子设备 Download PDF

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CN117439691A CN202311381704.3A CN202311381704A CN117439691A CN 117439691 A CN117439691 A CN 117439691A CN 202311381704 A CN202311381704 A CN 202311381704A CN 117439691 A CN117439691 A CN 117439691A
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Abstract

本申请提供了一种时间信息同步系统、处理器芯片以及电子设备，涉及计算机技术领域，该系统包括主时钟设备与至少一从时钟设备，主时钟设备与从时钟设备的业务数据接口之间利用总线通信连接；主时钟设备与从时钟设备的信号接口之间利用信号线通信连接；主时钟设备用于在第一时间节点，利用信号线向从时钟设备发送标记信号，以及利用总线向从时钟设备发送第二时间节点的TOD信息；从时钟设备用于接收标记信号以及TOD信息；根据TOD信息，以及接收到标记信号的第三时间节点与接收到TOD信息的第四时间节点之间间隔的同步周期的计数值，更新从时钟设备的时间信息。本申请不仅可以提升时间信息同步的准确性，节省端口资源，并且还能够降低实现难度。

Description

时间信息同步系统、处理器芯片以及电子设备
技术领域
本申请涉及计算机技术领域，尤其涉及一种时间信息同步系统、处理器芯片以及电子设备。
背景技术
在计算机系统中，时钟同步是一种重要的技术，用于确保数据传输的可靠性和有效性。
目前，如何让多个设备在同一时刻获得完全相同的时间信息已成为行业内的一个重要研究课题。一方面，因为日时间(Time of Day，TOD)信息每时每刻都在累加更新，而主从时钟设备之间存在传输时延，从时钟设备接收到主时钟设备发送的TOD时间信息始终慢一步，需要通过一定的机制或方法对这部分时延进行补偿，若未能准确的补偿这部分时延，则会影响时间信息同步的准确性；另一方面，因为TOD时间信息通常是一组多比特的数据，若是在主从时钟设备之间直接传递多位宽的TOD时间信号，则会带来较大的端口资源浪费，且物理实现难度较高。
综上所述，如何提升时间信息同步的准确性，节省端口资源，并降低实现难度，是目前亟需解决的技术问题。
发明内容
本申请提供了一种时间信息同步系统、处理器芯片以及电子设备，可以准确的补偿主从时钟设备之间存在传输时延，节省端口资源，并降低实现难度。
第一方面，本申请在一些实施例中提供了一种时间信息同步系统，包括主时钟设备与至少一从时钟设备，所述主时钟设备与所述从时钟设备均包括业务数据接口与预置的信号接口；所述主时钟设备的业务数据接口与所述从时钟设备的业务数据接口之间利用总线通信连接；所述主时钟设备的信号接口与所述从时钟设备的信号接口之间利用预设的信号线通信连接；
所述主时钟设备用于，在第一时间节点，利用所述信号线向所述从时钟设备发送标记信号，以及利用所述总线向所述从时钟设备发送第二时间节点的TOD信息；其中，所述第二时间节点位于所述第一时间节点之后，且所述第一时间节点与所述第二时间节点位于不同的同步周期内；
所述从时钟设备用于，接收所述标记信号以及所述TOD信息；根据所述TOD信息，以及接收到所述标记信号的第三时间节点与接收到所述TOD信息的第四时间节点之间间隔的所述同步周期的计数值，更新所述从时钟设备的时间信息。
在一些实施方式中，所述从时钟设备用于：
根据所述TOD信息、所述计数值以及每个所述同步周期内所述TOD信息的递增值，确定出目标TOD信息；
在所述第二时间节点将所述从时钟设备对应的时间信息更新为所述目标TOD信息。
在一些实施方式中，所述从时钟设备用于：
按照以下方式确定所述目标TOD信息T：
T＝T’+n×m
其中，T’为所述TOD信息，n为所述计数值，m为每个所述同步周期内所述TOD信息的递增值。
在一些实施方式中，所述主时钟设备还用于：
利用所述信号线向所述从时钟设备发送计时信号；
其中，所述同步周期为所述计时信号对应的计时周期的整数倍；所述第一时间节点为第一同步周期中所述计时信号对应的第一个计时周期，所述第二时间节点为第二同步周期中所述计时信号对应的第一个计时周期；所述第二同步周期为所述第一同步周期的下一个同步周期。
在一些实施方式中，所述从时钟设备还用于：
接收所述计时信号；
基于所述信号线对应的路径时延，对接收到的所述计时信号进行补偿，使得所述从时钟设备接收到的计时信号与所述主时钟设备发送的计时信号保持同步。
在一些实施方式中，所述主时钟设备还用于：
利用所述信号线向所述从时钟设备发送周期为所述同步周期的同步信号；
所述从时钟设备用于：接收所述同步信号，根据所述同步信号记录接收到所述标记信号的第三时间节点与接收到所述TOD信息的第四时间节点之间间隔的所述同步周期的计数值。
在一些实施方式中，所述从时钟设备还用于：
基于所述信号线对应的路径时延，对接收到的所述同步信号进行补偿，使得所述从时钟设备接收到的同步信号与所述主时钟设备发送的同步信号保持同步。
在一些实施方式中，所述主时钟设备还用于：
对所述计时信号、所述同步信号以及所述标记信号进行编码，生成混合编码信号；
利用所述信号线向所述从时钟设备发送所述混合编码信号。
第二方面，本申请在一些实施例中提供了一种处理器芯片，该处理器芯片设置于第一方面提供的时间信息同步系统中的主时钟设备与从时钟设备中。
第三方面，本申请在一些实施例中提供了一种电子设备，该电子设备为第一方面提供的时间信息同步系统中的主时钟设备或从时钟设备。
本申请实施例中所提供的时间信息同步系统、处理器芯片以及电子设备，主时钟设备与从时钟设备之间利用总线传递TOD信息，无需提供专门的TOD信息传输接口，从而节省了接口资源；同时，利用标记信号来记录TOD信息的传输时延，并基于同步周期的TOD信息补偿机制，保证了TOD信息的传输不会受到总线业务拥塞的影响，同步准确性更高也更稳定；以及相比常用的时钟同步协议，本申请实施例实现较为简单，无需复杂的软件流，有效降低了实现难度。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1为本申请实施例中提供的一种时钟同步系统的架构示意图；
图2为本申请实施例中提供的一种时间信息同步时序示意图一；
图3为本申请实施例中所提供的一种时间信息同步系统的时间信息同步流程示意图；
图4为本申请实施例中提供的一种时间信息同步时序示意图二；
图5为本申请实施例中提供的一种时间信息同步时序示意图三；
图6为本申请实施例中提供的一种信息编码方式示意图；
图7为本申请实施例中提供的另一种时钟同步系统的架构示意图。
通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对申请开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，虽然本申请中的公开内容按照示范性一个或几个实例来介绍，但应理解，可以就这些公开内容的各个方面也可以单独构成一个完整实施方式。
需要说明的是，本申请中对于术语的简要说明，仅是为了方便理解接下来描述的实施方式，而不是意图限定本申请的实施方式。除非另有说明，这些术语应当按照其普通和通常的含义理解。
此外，术语“包括”和“具有”以及它们的任何变形，意图在于覆盖但不排它的包含，例如，包含了一系列组件的产品或设备不必限于清楚地列出的那些组件，而是可包括没有清楚地列出的或对于这些产品或设备固有的其它组件。
应该理解，当本申请实施例中称某个元件与其它元件“连接”或“通信连接”时，该元件可以直接连接或电连接到其它元件；或者也可以存在若干个中间元件，该元件通过该若干个中间元件连接或电连接到其它元件。
本申请实施例中提供的时间信息同步系统、处理器芯片以及电子设备可应用于计算机技术领域，也可用于除计算机技术领域之外的任意领域，本申请对提供的时间信息同步系统、处理器芯片以及电子设备的应用领域不做限定。
以下对本申请实施例中涉及的部分术语进行解释：
TOD：计算机系统中用于表示当前时间，它通常指的是当前的日期和时间，用于记录事件的时间戳、调度任务、计时等各种应用。它提供了一种标准的时间表示方式，使得计算机系统能够在统一的时间基准上进行协调和同步。
PPS：秒脉冲(Pulse Per Second)，是一种时间信号，用于精确同步计算机系统的时钟，它以每秒一个脉冲的形式提供。PPS通常由高精度的时间源(如原子钟)生成，并通过特定的接口与计算机系统进行连接。PPS信号会提供一个精确的时间标记，使系统能够校准自己的时钟。
SyncE：同步以太网(Synchronous Ethernet)技术，通过光口(光纤、光模块)或者电口(以太网口RJ45)传递的串行数据，恢复出上游模块的传输时钟，并通过锁相环(PLL:Phase-locked loops)将本地时钟锁定。
PTP1588：IEEE1588(the Precision Time Protocol简称为PTP)全称是“网络测量和控制系统的精密时钟同步协议标准”，是针对基于工业以太网的测控系统的时间同步协议。IEEE 1588-2008所定义的网络测量和控制系统的精密时钟同步协议，是一种用于精确时间同步的通信协议。它使用主从架构，其中一个设备充当主时钟，其他设备充当从时钟。主时钟通过网络广播时间戳信息，而从时钟使用这些信息来调整本地时钟。
PCIe：Peripheral Component Interconnect Express，是一种计算机总线标准，用于在计算机内部连接各种硬件设备，例如图形卡、网络适配器、存储控制器、扩展卡和其他外围设备。PCIe标准的设计旨在提供高带宽、低延迟和可扩展性，以适应现代计算机系统对数据传输速度和吞吐量的需求。
在计算机系统中，如何让多个设备在同一时刻获得完全相同时间信息非常重要，一方面，因为TOD信息每时每刻都在累加更新，而主从时钟设备之间存在物理传输时延，从时钟设备接收到主时钟设备发送的TOD信息始终慢一步，需要通过一定的机制或方法对这部分时延进行消除或补偿，若未能准确的补偿这部分时延，则会影响时间信息同步的准确性；另一方面，因为TOD信息通常是一组多比特的数据，若是在主从时钟设备之间直接传递多位宽的TOD信号，会带来极大物理实现难度和端口数量浪费。为了解决上述两方面问题，在一些解决方案中，可以采用如下两种技术方案：
技术方案一：物理直连系统+压缩TOD时间信息位宽，如PPS+TOD报文。
具体的，可以采用主从结构，主时钟设备通过专门的计时信号接口，将计时信号通过物理路径传递到从时钟设备。从时钟设备在这个计时信号下进行本地时间信息的维护，并根据已知的物理路径信息(如信号传输的物理距离)，对这段物理路径的时延进行补偿。
在一些实施方式中，可以使用PPS，主时钟设备每秒向从时钟设备发送一个脉冲信号，从时钟设备以此更新维护本地的时间信息。
在一些实施方式中，可以采用以下方式将TOD信息的位宽进行编码压缩：
1)将多bit的并行数据进行并串转换，转换为一个持续若干时钟周期的1bit串行数据，可以称这一系列的串行数据为TOD报文。
2)每次只发送TOD信息发生变化的最高比特位的比特序号。比如当一个6bits的TOD信息从6’b010111变化到6’b011000时，可以看到发生变化的最高比特位是第4比特，比特序号为3，发生的变化是从0到1。而又因为TOD信息是递增的这一先决条件，比特序号小于3的比特发生的都是从1到0的变化，所以可以只把比特序号3这个信息发送给从时钟设备，这样就可以把一个位宽为2n的TOD时间信号压缩为n。
整合上面的处理方式，就可以得到如下的系统：主时钟设备采用PPS传递秒脉冲，同时伴随这个秒脉冲，传递压缩过的TOD信息信号，从时钟设备每接收到一次秒脉冲，就对应更新一次本地维护的时间信息，同时根据已知的物理路径信息(如信号传输的物理距离)，对应补偿到本地的时间信息里。
然而该系统也存在如下缺点：即使是采用了串行数据的压缩方法，还是需要占用除计时信号外的一个额外的端口。而且因为物理实现的原因，在板级上进行较长距离通信的信号变化频率不能太高，这就会导致一组串行数据需要更长的时间才能传递到从时钟设备，限制了计时信号的频率(即每秒一个)，降低了时钟同步系统的信号的同步精度。
技术方案二：参考时钟系统+复用主线业务的数据通道，如SyncE+PTP1588。
具体的，可以采用主从结构，主时钟设备和从时钟设备使用不同的计时信号进行计时，通过如SyncE相关的技术，实现主从时钟设备的计时信号的频率同步。其本质上和PPS类似，都是周期性地发送计时信号，但没有通过专门的接口，而是复用了主线业务数据流的以太网接口。之后，借由主线业务的以太网接口或PCIe接口，运行诸如PTP1588的时钟同步协议，在主从时钟模块之间测量时延，传递时间信息，建立时钟同步。由于采用了时钟同步协议，有对物理路径的传输时延进行测量与补偿，不依赖于主时钟设备的计时信号，使得这种方案可以应用到较长距离的场景，以及对精度需求相对没那么高的场景，通常应用于主干网的时钟同步。
然而该种方案也存在如下缺点：实现复杂，需要软件介入以运行时钟同步协议，或者消耗额外的设计资源来设计一个硬件协议栈。由于借用了主线业务的数据通道，会受业务流的拥塞影响其同步精度及稳定性，在一些高精度需求的场景，会需要花费大量的资源和努力来保证时钟同步系统。
综上所述，如何准确的补偿主从时钟设备之间存在传输时延，提升时间信息同步的准确性，以及节省端口资源，并降低实现难度，是目前亟需解决的技术问题。
面对上述技术问题，本申请实施例中提供了一种时间信息同步系统，主时钟设备与从时钟设备之间可以利用总线传递TOD信息，无需提供专门的TOD信息传输接口，从而节省了接口资源；同时，利用标记信号来记录TOD信息的传输时延，并基于同步周期的TOD信息补偿机制，保证了TOD信息的传输不会受到总线业务拥塞的影响，同步准确性更高也更稳定；以及相比常用的时钟同步协议，本申请实施例实现较为简单，无需复杂的软件流，有效降低了实现难度。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。可以理解的是，下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。
为了简化表述，本申请以下实施例中用Master指代主时钟设备，Slave指代从时钟设备，step指代计时信号，sync指代同步信号，check指代标记信号。
参照图1，图1为本申请实施例中提供的一种时钟同步系统的架构示意图。
在一些实施例中，上述时钟同步系统包括主时钟设备101、从时钟设备102以及总线103。其中，主时钟设备101与从时钟设备102均包括业务数据接口与预置的信号接口，主时钟设备101的业务数据接口A与从时钟设备102的业务数据接口B之间利用总线103通信连接；主时钟设备101的信号接口a与从时钟设备102的信号接口b之间利用预设的信号线104通信连接。
可选的，总线103可以为PCIe总线。
可以理解的是，主时钟设备101可以作为主时钟设备，也可以作为从时钟设备；同理，从时钟设备102可以作为主时钟设备，也可以作为从时钟设备，本申请实施例中不做限制，即主时钟设备101与从时钟设备102均可以作为主时钟设备，与其它从时钟设备进行时钟同步。为了便于理解，本申请以下实施例中，均以主时钟设备101作为主时钟设备，从时钟设备102作为从时钟设备进行举例说明。
可以理解的是，上述时钟同步系统中可以包括多个从时钟设备，每个从时钟设备的业务数据接口分别利用总线与主时钟设备的业务数据接口通信连接，同时每个从时钟设备的信号接口分别利用相应的信号线与主时钟设备的信号接口通信连接；为了方便理解，本申请在图1中仅示出了一个从时钟设备102。
需要说明的是，本申请一些实施例中，当上述时钟同步系统中包括多个从时钟设备时，各个从时钟设备与主时钟设备之间的时间信息同步方式均与以下实施例中描述的主时钟设备101与从时钟设备102之间的时间信息同步方式相同。
在一些实施例中，主时钟设备101用于：在第一时间节点，利用信号线104向从时钟设备102发送标记信号，以及利用总线103向从时钟设备102发送第二时间节点的TOD信息；其中，上述第二时间节点位于上述第一时间节点之后，且上述第一时间节点与第二时间节点位于不同的同步周期内。
从时钟设备102用于：接收上述标记信号以及TOD信息；根据上述TOD信息，以及接收到上述标记信号的第三时间节点与接收到上述TOD信息的第四时间节点之间间隔的上述同步周期的计数值，更新从时钟设备102的时间信息。
在一些实施例中，主时钟设备101还用于：利用信号线104向从时钟设备102发送计时信号。
其中，上述同步周期为上述计时信号对应的计时周期的整数倍；上述第一时间节点可以为第一同步周期中上述计时信号对应的第一个计时周期，上述第二时间节点可以为第二同步周期中上述计时信号对应的第一个计时周期；上述第二同步周期可以为上述第一同步周期的下一个同步周期。
在一些实施例中，从时钟设备102还用于：接收上述计时信号；基于信号线104对应的路径时延，对接收到的上述计时信号进行补偿，使得上述从时钟设备102接收到的计时信号与上述主时钟设备101发送的计时信号保持同步。
在一些实施方式中，信号线104对应的路径时延可以通过实际的布局布线获得，也可通过时延测量机制获得。在本申请实施例中，从时钟设备102默认已获取预先测量的信号线104对应的路径时延。
在一些实施方式中，通过上述路径时延，可以调整从时钟设备102收到的计时信号，使得主时钟设备101和从时钟设备102之间的计时信号在任意时刻是保持同步的。
在一些实施例中，从时钟设备102具体用于：根据接收到的TOD信息、上述计数值以及每个同步周期内TOD信息的递增值，确定出目标TOD信息；在上述第二时间节点将从时钟设备102对应的时间信息更新为上述目标TOD信息。
可选的，从时钟设备102可以按照以下方式确定上述目标TOD信息T：
T＝T’+n×m
其中，T’为上述TOD信息，n为上述计数值，m为每个同步周期内上述TOD信息的递增值。
为了更好的理解本申请实施例，参照图2，图2为本申请实施例中提供的一种时间信息同步时序示意图一。
在图2中，Master表示主时钟设备101，Slave表示从时钟设备102，clk为计时时钟信号。Master可以基于clk生成step信号。
可选的，step信号的频率可以根据具体时钟系统的精度需求而不同。
在一些实施方式中，Master可以向Slave发送生成的计时信号step。其中，假设路径时延为3，则Slave可以基于该路径时延对接收到的计时信号step进行补偿，得到补偿后的计时信号为step_shift。从图2中可以看出，Master中的计时信号step与Slave中经过补偿后的计时信号step_shift在任意时刻保持同步。
以上述同步周期为step信号对应的计时周期的2倍为例，在图2中，Master在第一同步周期中step信号对应的第一个计时周期(对应的TOD为“16”)，向Slave发送check信号，且在同一时刻，向Slave发送下一个同步周期中计时信号step对应的第一个计时周期对应的TOD信息“18”。
可选的，Master可以用TOD_send信号来发送上述TOD信息“18”。
在图2中所示，TOD_arrive表示Slave接收到的TOD信息，sync_cnt表示上述同步周期的计数值。从图2中可以看出，Slave接收到check信号的时间节点与接收到TOD信息的时间节点之间间隔的同步周期的计数值为0。
其中，由于每个上述同步周期内TOD信息的递增值为2，由此可以计算出目标TOD信息T＝18+0×2＝18。
Slave在确定上述目标TOD信息后，可以在下一个同步周期中将对应的时间信息更新为目标TOD信息“18”，由此可以使得Master和Slave的TOD时间信息完成精确的同步。
本申请实施例中所提供的时间信息同步系统，主时钟设备与从时钟设备之间利用总线传递TOD信息，无需提供专门的TOD信息传输接口，从而节省了接口资源；同时，利用标记信号来记录TOD信息的传输时延，并基于同步周期的TOD信息补偿机制，保证了TOD信息的传输不会受到总线业务拥塞的影响，同步准确性更高也更稳定；以及相比常用的时钟同步协议，本申请实施例实现过程较为简单，无需复杂的软件流，有效降低了实现难度。
基于上述实施例中描述的内容，在一些实施例中，主时钟设备101还用于：利用信号线104向从时钟设备102发送周期为上述同步周期的同步信号。
从时钟设备102用于：接收上述同步信号，根据上述同步信号记录接收到上述标记信号的第三时间节点与接收到上述TOD信息的第四时间节点之间间隔的上述同步周期的计数值。
其中，上述同步信号是周期性的同步信号，对齐到计时信号，其周期根据具体时钟系统的同步频次需求而不同。
在一些实施例中，从时钟设备102还用于：基于信号线104对应的路径时延，对接收到的上述同步信号进行补偿，使得从时钟设备102接收到的同步信号与主时钟设备101发送的同步信号保持同步。
在一些实施方式中，通过上述路径时延，可以调整从时钟设备102收到的同步信号，使得主时钟设备101和从时钟设备102之间的同步信号在任意时刻是保持同步的。
参照图3，图3为本申请实施例中所提供的一种时间信息同步系统的时间信息同步流程示意图。
在一些实施例中，上述时间信息同步流程包括：
S301、Master在sync节点，通过信号线向Slave发送check信号，以及通过总线向Slave发送下一个sync节点的TOD信息。
可选的，上述sync节点可以是同步信号sync中任意一个同步周期的触发沿。
S302、Slave监测是否接收到Master发送的check信号。若是，则继续执行S303。
S303、Slave监测是否已经接收到来自Master的TOD信息，若否，则执行S304；若是，则执行S305。
S304、Slave以sync信号为计数信号，每等待一个同步周期，对同步周期计数器sync_cnt进行加1。
S305、Slave在下一个sync节点，将目标TOD信息(来自Master的TOD时间信息+sync_cnt×Cyclesync)更新到Slave本地维护的TOD信息。
其中，Cyclesync表示每个同步周期内TOD信息的递增值。
可以理解的是，因为Master只在sync节点传输TOD信息和check信号，而且sync信号在Master和Slave之间是同步的，check信号的路径时延也一般小于sync周期。所以当check信号到达Slave时，下一个sync节点还未抵达。故可以此为起点，记录下在TOD信息通过总线抵达Slave之前，间隔的同步周期数量sync_cnt。并且，因为Slave也只在sync节点更新TOD信息，所以当来自Master的TOD信息抵达时，只需要利用sync_cnt，将TOD信息补偿到下一个sync节点即可，由此可以不需要精确地测量出TOD信息在互连总线上的传输时延。
在一些实施例中，也有可能出现路径时延大于同步周期的情况，这时候可以调整同步周期，使之大于路径时延。另外，也可以通过路径时延和同步周期的具体数字，计算出check信号从Master发出到抵达Slave时，经过了多少个同步周期，最后通过与sync_cnt的补偿方式完全一致的方法补偿到TOD信息中。
为了更好的理解本申请实施例，参照图4，图4为本申请实施例中提供的一种时间信息同步时序示意图二。
在图4中，同步周期为8，Cyclesync为2，路径时延为3，传输时延为5，都小于1个同步周期。
从图4中可以看出，Master在第一个sync节点，向Slave发送check信号，以及将下一个sync节点的TOD信息“18”发送到总线上。check信号与TOD信息先后抵达Slave，但间隔时间小于1个同步周期，因此可以计算出目标TOD信息＝“18”+“0”(sync_cnt)ד2”(Cyclesync)＝“18”。随后，Slave在下一个sync节点，将目标TOD信息“18”更新到本地TOD时间信息中，使得Master和Slave的TOD信息完成精确的同步。
其中，step_shift、sync_shift表示Slave中按照上述路径时延对接收到的step信号与sync信号进行补偿后的信号。
参照图5，图5为本申请实施例中提供的一种时间信息同步时序示意图三。
在图5中，同步周期为8，Cyclesync为2，路径时延为3，小于一个同步周期，传输时延为14，大于1个同步周期但小于2个同步周期。
从图5中可以看出，Master在第一个sync节点，将下一个sync节点的TOD信息“18”发送到总线上。check信号先抵达Slave，路径时延小于一个同步周期。TOD信息后抵达Slave，传输时延大于1个同步周期，但小于2个同步周期，因此可以计算出目标TOD信息＝“18”+“1”(sync_cnt)ד2”(Cyclesync)＝“20”。随后，Slave在下一个sync节点，将目标TOD信息“20”更新到本地TOD信息中，使得Master和Slave的TOD信息完成精确的同步。
在一些实施例中，Slave中step信号与sync信号的有效沿之间对齐，step/ync信号的有效沿与check信号的有效沿之间可以对齐，也可以不对齐；在check信号的有效沿与step/ync信号的有效沿未对齐时，可以先获取check信号与step/ync信号之间的时延，并根据该时延对check信号进行补偿。
在一些实施例中，Slave中的step/sync信号可以不与Master中的step/sync信号对齐，而只需基于路径时延，对Slave中接收到的TOD信息进行时延补偿即可。
在一些实施例中，也可以不直接对上述同步信号的周期进行计数，而是通过收集上述同步信号产生的其它计数信号来统计上述同步周期，例如通过收集上述同步信号产生的上升沿或下降沿的个数来统计上述同步周期，本申请实施例中不做限制。
本申请实施例中所提供的时间信息同步系统，可以具有以下有益效果或优点：
1)发挥物理直连系统的优势，可以精确地在多个设备中实现TOD信息的同步。
2)因为同时借用了总线传递TOD信息，无需提供专门的TOD信息接口，因此可以节省接口资源，提高同步频率与精度。
3)基于同步周期的TOD信息传输及补偿机制，保证了TOD信息的传输不会受到主线业务接口拥塞的影响，同步精度更高也更稳定。
4)相比常用的时钟同步协议，实现较为简单，无需复杂的软件流程。
基于上述实施例中描述的内容，在一些实施例中，Master可以对上述step、sync与check信号进行编码，生成混合编码信号，之后利用上述信号线向Slave发送该混合编码信号。
可选的，可以基于脉冲宽度编码方式，对上述step、sync与check信号进行编码。
为了更好的理解本申请实施例，参照图6，图6为本申请实施例中提供的一种信息编码方式示意图。
在图6中，对上述step、sync与check信号进行编码，生成混合编码信号S。其中，step信号是1倍脉宽，sync信号是2倍脉宽，check信号是3倍脉宽。
可以理解的是，在一些实施例中，还可以采用其它编码方式对上述step、sync与check信号进行编码，本申请实施例中对具体的编码方式不做限定。
本申请实施例中所提供的时间信息同步系统，主时钟设备通过对计时信号、同步信号以及标记信号进行编码，从而可以利用单根信号线来向从时钟设备发送上述计时信号、同步信号以及标记信号，由此有效的节省了主时钟设备与从时钟设备的端口数量。
基于上述实施例中描述的内容，本申请一些实施例中，还提供了一种处理器芯片，该处理器芯片设置于上述时间信息同步系统中的主时钟设备与从时钟设备中。
参照图7，图7为本申请实施例中提供的另一种时钟同步系统的架构示意图。
在一些实施例中，上述主时钟设备中设置有第一处理器芯片701，上述从时钟设备中设置有第二处理器芯片702。其中，第一处理器芯片701与第二处理器芯片702均包括业务数据接口与预置的信号接口，第一处理器芯片701的业务数据接口A与第二处理器芯片702的业务数据接口B之间利用总线703通信连接；第一处理器芯片701的信号接口a与第二处理器芯片702的信号接口b之间利用两根方向相反的信号线704与信号线705通信连接。
可以理解的是，第一处理器芯片701可以作为主处理器芯片，利用总线703与信号线704，将时间信息同步到第二处理器芯片702；或者，第二处理器芯片702也可以作为主处理器芯片，利用总线703与信号线705，将时间信息同步到第一处理器芯片701。
需要说明的是，第一处理器芯片701与第二处理器芯片702之间的时间信息同步过程，与图1至图6中描述的主时钟设备和从时钟设备之间的时间信息同步过程一致，具体实现方式可以参照图1至图6中描述的内容，在此不再赘述。
基于上述实施例中描述的内容，本申请一些实施例中，还提供了一种电子设备，该电子设备可以是上述实施例中描述的主时钟设备或从时钟设备。
可选的，上述电子设备可以是服务器等设备，本申请实施例中对上述电子设备的类型不做限制。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，也可以通过其它的方式实现。例如，以上所描述的系统实施例仅仅是示意性的，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，在本申请各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。上述模块成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
上述以软件功能模块的形式实现的集成的模块，可以存储在一个计算机可读取存储介质中。上述软件功能模块存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器执行本申请各个实施例所述方法的部分步骤。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (10)

1.一种时间信息同步系统，其特征在于，所述时间信息同步系统包括主时钟设备与至少一从时钟设备，所述主时钟设备与所述从时钟设备均包括业务数据接口与预置的信号接口；所述主时钟设备的业务数据接口与所述从时钟设备的业务数据接口之间利用总线通信连接；所述主时钟设备的信号接口与所述从时钟设备的信号接口之间利用预设的信号线通信连接；
所述主时钟设备用于，在第一时间节点，利用所述信号线向所述从时钟设备发送标记信号，以及利用所述总线向所述从时钟设备发送第二时间节点的TOD信息；其中，所述第二时间节点位于所述第一时间节点之后，且所述第一时间节点与所述第二时间节点位于不同的同步周期内；
所述从时钟设备用于，接收所述标记信号以及所述TOD信息；根据所述TOD信息，以及接收到所述标记信号的第三时间节点与接收到所述TOD信息的第四时间节点之间间隔的所述同步周期的计数值，更新所述从时钟设备的时间信息。
2.根据权利要求1所述的时间信息同步系统，其特征在于，所述从时钟设备用于：
根据所述TOD信息、所述计数值以及每个所述同步周期内所述TOD信息的递增值，确定出目标TOD信息；
在所述第二时间节点将所述从时钟设备对应的时间信息更新为所述目标TOD信息。
3.根据权利要求2所述的时间信息同步系统，其特征在于，所述从时钟设备用于：
按照以下方式确定所述目标TOD信息T：
T＝T’+n×m
其中，T’为所述TOD信息，n为所述计数值，m为每个所述同步周期内所述TOD信息的递增值。
4.根据权利要求1所述的时间信息同步系统，其特征在于，所述主时钟设备还用于：
利用所述信号线向所述从时钟设备发送计时信号；
其中，所述同步周期为所述计时信号对应的计时周期的整数倍；所述第一时间节点为第一同步周期中所述计时信号对应的第一个计时周期，所述第二时间节点为第二同步周期中所述计时信号对应的第一个计时周期；所述第二同步周期为所述第一同步周期的下一个同步周期。
5.根据权利要求4所述的时间信息同步系统，其特征在于，所述从时钟设备还用于：
接收所述计时信号；
基于所述信号线对应的路径时延，对接收到的所述计时信号进行补偿，使得所述从时钟设备接收到的计时信号与所述主时钟设备发送的计时信号保持同步。
6.根据权利要求4所述的时间信息同步系统，其特征在于，所述主时钟设备还用于：
利用所述信号线向所述从时钟设备发送周期为所述同步周期的同步信号；
所述从时钟设备用于：接收所述同步信号，根据所述同步信号记录接收到所述标记信号的第三时间节点与接收到所述TOD信息的第四时间节点之间间隔的所述同步周期的计数值。
7.根据权利要求6所述的时间信息同步系统，其特征在于，所述从时钟设备还用于：
基于所述信号线对应的路径时延，对接收到的所述同步信号进行补偿，使得所述从时钟设备接收到的同步信号与所述主时钟设备发送的同步信号保持同步。
8.根据权利要求6所述的时间信息同步系统，其特征在于，所述主时钟设备还用于：
对所述计时信号、所述同步信号以及所述标记信号进行编码，生成混合编码信号；
利用所述信号线向所述从时钟设备发送所述混合编码信号。
9.一种处理器芯片，其特征在于，所述处理器芯片设置于权利要求1至8任意一项所述的时间信息同步系统中的主时钟设备与从时钟设备中。
10.一种电子设备，其特征在于，所述电子设备为权利要求1至8任意一项所述的时间信息同步系统中的主时钟设备或从时钟设备。
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