CN108259109B - Ptp域中的网络设备及tod同步方法 - Google Patents

Abstract

本公开提供了一种PTP域中的网络设备及TOD同步方法，涉及网络通信技术领域，该设备包括主控制器、可编程逻辑器件和PHY芯片，主控制器用于在获取到主从设备间的时钟偏差时，将时钟偏差分别设置于各个PHY芯片的寄存器，以及设置可编程逻辑器件的脉冲宽度和延迟时间，以触发可编程逻辑器件生成时间同步脉冲信号；可编程逻辑器件用于在主控制器的触发下生成时间同步脉冲信号，将时间同步脉冲信号分别发送给各个PHY芯片；PHY芯片用于在接收到时间同步脉冲信号后，读取上述时钟偏差进行TOD同步。本公开的网络设备及TOD同步方法，提升了PHY芯片的时间同步效率，进而可以保障PTP域中设备的时间同步性能。

Description

PTP域中的网络设备及TOD同步方法

技术领域

本公开涉及网络通信技术领域，尤其是涉及一种PTP域中的网络设备及TOD同步方法。

背景技术

在网络通信过程中，许多业务的正常运行都要求时钟同步，即，整个网络设备之间的时间或频率差保持在合理的误差水平内，如PTP(Precision Time Protocol，高精度的时间同步协议)机制，该机制下时间精度可以达到亚微妙，主从设备之间通过PTP协议报文的交互，从设备可以计算出和主设备之间的时间偏差(Offset)，从而纠正从设备的本地时间，完成主从设备之间的时间同步。

通常，设备上会有多个PHY(Physical Layer)芯片，每个PHY芯片上都有一个PTP模块，因此，每个设备可以包括多个PTP模块，组成Multi-PTP-Device系统，在处于精度要求较高的场景中，快速有效地设置上述时间偏差，并且保证各个PHY上的TOD(Time Of Day，时间信息)同步至关重要。而现有技术中，从设备在得到上述时间偏差后，需要由时钟信号进行触发后才能生效，如1PPS的时钟信号，该时钟信号通过CPLD或者时钟缓存(BUFF)送到各个PHY芯片，以触发PHY芯片进行TOD更新。这种同步方式下，各个PHY芯片需要等1PPS的时钟信号来临后才能进行TOD更新，导致时间同步效果差。

发明内容

有鉴于此，本公开的目的在于提供一种PTP域中的网络设备及TOD同步方法，以提升网络设备的时间同步效果。

第一方面，本公开实施方式提供了一种PTP域中的网络设备，包括：主控制器，用于在获取到主从设备间的时钟偏差时，将时钟偏差分别设置于各个PHY芯片的寄存器，以及设置可编程逻辑器件的脉冲宽度和延迟时间，以触发可编程逻辑器件生成时间同步脉冲信号；可编程逻辑器件，用于在主控制器的触发下，生成时间同步脉冲信号，将时间同步脉冲信号分别发送给网络设备的各个PHY芯片；PHY芯片，用于在接收到时间同步脉冲信号后，根据寄存器中的时钟偏差进行TOD同步。

第二方面，本公开实施方式还提供了一种PTP域中的TOD同步方法，该方法应用于上述第一方面所述的PTP域中的网络设备，该方法包括：获取主从设备间的时钟偏差，将时钟偏差分别设置于各个PHY芯片的寄存器；以及设置可编程逻辑器件的脉冲宽度和延迟时间，以触发可编程逻辑器件生成时间同步脉冲信号；通过可编程逻辑器将时间同步脉冲信号分别发送给网络设备的各个PHY芯片，以触发PHY芯片根据寄存器中的时钟偏差进行TOD同步。

本公开实施方式带来了以下有益效果：

本公开实施方式提供的一种PTP域中的网络设备及TOD同步方法，能够在PTP域中的网络设备获取到主从设备间的时钟偏差时，通过可编程逻辑器件触发该网络设备的各个PHY芯片进行TOD同步，该同步方式不需要PHY芯片再等待1PPS的时钟信号后进行TOD同步，缩短了全网TOD同步的时间，当PTP域中的主设备时钟时间变化时，从设备时钟能迅速跟随，提高了PTP域中各网络设备之间的定时同步能力，在一定程度上保障了用户对于PTP的性能和稳定性的要求。

本公开的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开而了解。本公开的目的和其他优点在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

为使本公开的上述目的、特征和优点能更明显易懂，下文特举较佳实施方式，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本公开具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施方式，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施方式提供的一种主从关系示意图；

图2为本公开实施方式提供的一种PTP域中的网络设备的结构示意图；

图3为本公开实施方式提供的另一种PTP域中的网络设备的结构示意图；

图4为本公开实施方式提供的另一种PTP域中的网络设备的结构示意图；

图5为本公开实施方式提供的一种时钟同步协议原理示意图；

图6为本公开实施方式提供的一种PTP域中的网络设备的硬件电路框图；

图7为本公开实施方式提供的一种PTP域中的TOD同步方法的流程图。

具体实施方式

为使本公开实施方式的目的、技术方案和优点更加清楚，下面将结合附图对本公开的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本公开一部分实施方式，而不是全部的实施方式。基于本公开中的实施方式，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本公开保护的范围。

通常，应用了PTP协议的网络称为PTP域，PTP域中可以有多个网络设备，包括主设备和从设备，多个网络设备之间基于PTP协议交互信息。整个PTP域的参考时间就是最优时钟(Grandmaster Clock，GM)，最优时钟的时间最终将被同步到整个PTP域中，因此也称其为时钟源。主从设备之间的时间同步，可以通过以太网实现，而PTP域中的主从关系(Master-Slave)是相对而言的，对于相互同步的一对时钟节点来说，存在如下主从关系：(1)主/从节点：发布同步时间的时钟节点称为主节点(Master Node)，而接收同步时间的时钟节点则称为从节点(Slave Node)。(2)主/从时钟：主节点上的时钟称为主时钟(Master Clock)，对应的设备为主设备，而从节点上的时钟则称为从时钟(Slave Clock)，对应的设备为从设备。

以图1所示的主从关系示意图为例进行说明，圆框标识表示主节点的端口，方框标识表示从节点的端口，其中，图1中的设备BC2包括两个主节点端口和一个从节点端口，因此，对于下游设备来说(如，设备TC3)BC2是主节点，但对于上游设备来说(如，设备TC2)，BC2又是从节点，因此，上述PTP域中的主从关系，都是相对而言的。本公开实施方式，以PTP域中的从设备角度进行描述。

为便于对本实施方式进行理解，首先对主设备和从设备之间通过报文交互确定时钟偏差的过程进行介绍，如图2所示的一种PTP报文收发过程示意图。其主设备和从设备均包括协议层，如PTP协议，IP协议等；接口层，如驱动接口等；MAC层和物理层(PHY层)。其中，PHY层包括PHY芯片和CPU。

在确定主从关系后，主从设备之间通过PTP报文交互并记录报文收发时间的方式，可以计算出主从设备之间的时钟偏差。

通常，PTP域中，主设备和从设备之间通过PTP报文交互，可以实现主从关系的建立、时间和频率同步。根据报文是否携带时间戳，可以将PTP报文分为两类，事件报文和通用报文。

事件报文：时间概念报文，在进出设备端口时，打上精确的时间戳，通过报文携带的时间戳，可以计算链路延迟。事件报文通常包含以下4种：Sync、Delay_Req、Pdelay_Req和Pdelay_Resp。

通用报文：非时间概念报文，在进出设备不会产生时间戳，用于主从关系的建立、时间信息的请求和通告。通用报文包含以下6种：Announce、Follow_Up、Delay_Resp、Pdelay_Resp_Follow_Up、Management和Signaling。

以请求应答机制为例，报文交互的过程如下：

(1)在进行PTP报文交互时，主设备侧的主控板的CPU会构造Sync同步报文，发送到从设备。

对于单步模式，主设备在发送Sync同步报文时，PHY芯片会在报文中打上时间戳T1；

对于双步模式，PHY芯片检测到Sync同步报文后，会将当前的时间戳入队列，并构造Fllow_Up报文，并将时间戳T1打入Fllow_Up报文中，Fllow_Up报文由主设备侧发到从设备侧。

(2)从设备侧收到Sync同步报文时，从设备的PHY芯片就会产生时间戳T2，并将时间戳T2上送到CPU，CPU将时间戳T2取出，并将报文上送到主控板，主控板收到报文后，会构造Delay_Req报文从从设备侧发往主设备侧。在报文经过PHY层时，PHY芯片就会打上时间戳T3，同时上传给CPU。此时，从设备侧共知道T1，T2，T3三个时间戳。

(3)当主设备侧收到从从设备侧发送过来的Delay_Req报文时，主设备的PHY芯片就会打上时间戳T4，并将时间戳T4上送到CPU，CPU将时间戳T4取出，并将报文上送到主控板，主控板收到报文后，会构造Delay_Rep报文，并将时间戳T4填入Delay_Rep报文中，发往从设备侧。

(4)从设备侧收到Delay_Rep报文后，解析报文并取出时间T4。此时，从设备侧可以获知T1，T2，T3，T4四个时间戳，进而，可算出时钟偏差，上传给主控板，用来实现从设备的时间同步。

假设时钟偏差为Offset，路径延时为Delay，则可以得到如下等式：

T2＝Offset+Delay+T1 (1)

T4＝T3–Offset+Delay (2)

由上述式(1)和式(2)可得出时钟偏差Offset和路径延时Delay：

Delay＝[(T2–T1)+(T4–T3)]/2

Offset＝[(T2–T1)-(T4–T3)]/2。

从设备的主控板得到上述时钟偏差后，可以参照本公开下述实施方式提供的PTP域中的网络设备及TOD同步方法进行后续的时间同步，为便于对本实施方式进行理解，首先对本公开实施方式所公开的一种PTP域中的网络设备进行详细介绍。

如图3所示的一种PTP域中的网络设备的结构示意图，包括以下结构：主控制器10、可编程逻辑器件20和PHY芯片30，各个结构的功能如下：

主控制器10，用于在获取到主从设备间的时钟偏差时，将时钟偏差分别设置于各个PHY芯片的寄存器，以及设置可编程逻辑器件的脉冲宽度和延迟时间，以触发可编程逻辑器件生成时间同步脉冲信号。

其中，上述各个PHY芯片的寄存器，可以是PHY芯片中的Time Load寄存器，或者PreLoad寄存器。上述时钟偏差可以通过图2所示的PTP报文收发过程示意图进行计算。

可编程逻辑器件20，用于在主控制器10的触发下，生成时间同步脉冲信号，将时间同步脉冲信号分别发送给该设备的各个PHY芯片；

PHY芯片30，用于在接收到时间同步脉冲信号后，根据寄存器中的时钟偏差进行TOD同步。

本公开实施方式提供的一种PTP域中的网络设备，能够在PTP域中的网络设备获取到主从设备间的时钟偏差时，通过可编程逻辑器件触发该网络设备的各个PHY芯片进行TOD同步，该同步方式不需要PHY芯片再等待1PPS的时钟信号后进行TOD同步，缩短了全网TOD同步的时间，当PTP域中的主设备时钟时间变化时，从设备时钟能迅速跟随，提高了PTP域中各网络设备之间的定时同步能力，在一定程度上保障了用户对于PTP的性能和稳定性的要求。

上述，PTP域中的网络设备通常包括多个PHY芯片，每个PHY芯片均与主控制器和可编程逻辑器件连接。图4示出了本公开实施方式的另一种PTP域中的网络设备的结构示意图，在该图中，包括多个PHY芯片。

考虑到上述时钟偏差可以设置于寄存器，因此，在图4所示的另一种PTP域中的网络设备的结构示意图中，上述主控制器10还可以包括设置单元101，对上述时钟偏差进行设置，如，将时钟偏差设置到上述Time Load寄存器中。

具体地，上述设置单元101，用于通过驱动程序将时钟偏差设置分别设置于各个PHY芯片的寄存器，其中，该驱动程序可以参考现有技术相关材料实现，本公开实施方式对此不进行限制。

主控制器获取到上述时钟偏差后，可以通过向脉冲设置单元发送触发信号的方式进行触发，而不需要通过1PPS进行触发。

因此，如图4所示，上述主控制器10还可以包括触发器102和脉冲设置单元103，其功能如下：

触发器102，用于在时钟偏差分别设置于各个PHY芯片的寄存器之后，向脉冲设置单元发送触发信号；

103脉冲设置单元，用于收到触发信号后，设置可编程逻辑器件的脉冲宽度和延迟时间；

基于此，上述可编程逻辑器件20还用于监听到脉冲宽度和延迟时间设置完成后，当等待时长达到延迟时间时，向网络设备的每个PHY芯片发送宽度为脉冲宽度的时间同步脉冲信号。

例如，上述可编程逻辑器件可以根据设置完成的脉冲宽度和延迟时间在延迟100us后产生一个脉冲宽度为100us的脉冲，并发送至每个PHY芯片。

考虑到无论是主设备还是从设备，都可以获取前述T1～T4的时间戳，进行时钟偏差的计算过程，因此，上述PHY芯片还用于在发送或接收PTP报文时，向主控制器上报PTP报文的时间戳；主控制器还用于接收PTP报文的时间戳，根据时间戳计算主从设备间的时钟偏差。

在计算时钟偏差时，通常需要涉及到Sync、Delay_Req、Follow_Up和Delay_Resp报文的交互，其交互过程同上述图2类似，这里不再赘述。

上述时钟偏差通常设置于寄存器，如PHY芯片中的Time Load寄存器，或者PreLoad寄存器，以使PHY芯片在接收到时间同步脉冲信号后，根据时钟偏差进行TOD同步。

通常，TOD的同步过程在PHY芯片进行，在PHY芯片中可以包括高精度的计时器，如，步进精度为8ns的计时器。通过设置该计时器的时间信息，可以实现TOD同步。因此，在图5所示的另一种PTP域中的网络设备的结构示意图中，上述每个PHY芯片30均包括计时器301；每个PHY芯片还用于根据时钟偏差设置计时器的时间信息，以实现TOD同步。

PHY芯片根据时钟偏差进行TOD同步时，需要遵循一定的原则进行TOD同步，如当上述时钟偏差超过偏差阈值时，从设备的当前时钟可以加上该时钟偏差，以进行TOD同步。例如，上述时钟偏差设置于寄存器，如Time Load寄存器，或者PreLoad寄存器中后，还可以设置相应的模式，如update模式，increment模块，或者decrement等，然后再设置可编程逻辑器件产生一个时间同步脉冲信号触发PHY芯片进行TOD同步。以设置increment模式为例，PHY芯片可以根据设置的increment模式，在收到时间同步脉冲信号信后，通过其内部的计时器，可以在当前TOD的基础上加上寄存器中的值，从而实现整个同步过程。

具体实现时，上述从设备进行TOD同步的原则，可以根据实际网络通信业务进行设置，本公开实施方式对此不进行限制。

在实际使用时，上述主控制器可以是基于MAC(Medium Access Control)芯片的主控制器，如，采用CPU与MAC集成的方式，或者采用MAC芯片与CPU通信连接的方式实现。上述可编程逻辑器件可以为CPLD，MAC芯片、PHY芯片和CPLD之间进行通信，通过配置相应的软件程序，实现本公开实施方式提供的PTP域中的网络设备。基于此，如图6所示，本公开实施方式还提供了一种PTP域中的网络设备的硬件电路框图，包括MAC芯片U1、PHY芯片U2和CPLD芯片U4，其中，上述PHY芯片的数量，可以根据实际使用情况进行设置，本公开实施方式对此不进行限制。

在图6所示的电路框图中，以上述PHY芯片的数量为七个为例进行说明，用PHY0～PHY6表示，如图6所示的U2，简明起见，图6中仅示出了PHY0和PHY6。每个PHY芯片U2与MAC芯片U1均通过SMI(Serial Management Interface，串行管理接口)接口通信连接，该SMI接口包括两根信号线：MDC和MDIO，通过该接口，MAC芯片(或其它控制芯片)可以访问PHY芯片的寄存器；CPLD芯片U4与MAC芯片U1之间通过SPI(Serial Peripheral Interface--串行外设接口)接口通信连接，此外，在CPLD芯片U4与MAC芯片U1之间，还可以通过PCI-E(PeripheralComponent Interconnect-Express)接口进行双向通信连接。

通常，可编程逻辑器件CPLD与各个PHY芯片通过脉冲输入引脚连接；可编程逻辑器件通过该脉冲输入引脚发送时间同步脉冲信号。如图6所示，该脉冲输入引脚为由CPLD芯片U4指向每个PHY芯片U2的箭头表示的PHY_PulseIN引脚，如PHY0_PulseIN和PHY6_PulseIN等。

PHY芯片与CPLD进行交互过程中，还会用到中断引脚和恢复时钟引脚，如图6所示的，由每个PHY芯片U2指向CPLD芯片U4的箭头，其中，PHY_INTn引脚表示PHY中断引脚，用于向CPU通知有时间戳入队列，例如，网络设备收到了一个Sync报文，那么PHY芯片会自动把当前的时间戳信息放进PHY芯片的一个队列中，然后产生一个中断，CPU收到这个中断信号后，就会从这个队列中取出时间戳。

在图6所示的硬件电路框图中，还包括PHY_Rck_Out引脚，该PHY_Rck_Out引脚表示恢复时钟引脚，用于辅助从设备之间进行频率同步。因此，为了实现上述频率同步的过程，使时间同步的精度更高，偏差更小，每个PHY芯片U2还包括：以太网恢复时钟接口；该以太网恢复时钟接口包括上述PHY_Rck_Out引脚，每个PHY芯片U2通过该以太网恢复时钟接口与可编程逻辑器件(CPLD芯片U4)连接；在图6所示的硬件电路框图中，还包括晶振芯片U5，该晶振芯片U5与CPLD芯片U4连接，作为CPLD芯片的工作时钟。

在频率同步的过程中，CPLD芯片起时钟选择的作用，可以通过软件编程的方式设置CPLD芯片选择其中一个PHY芯片作为发送侧，其余PHY芯片作为接收侧，发送侧的PHY芯片输出的时钟作为以太网恢复时钟，发送侧的PHY芯片在传输的串行数据码流中携带着时钟信息，通过CPLD芯片后，会再经过一个时钟Buffer，时钟Buffer会产生七个一模一样的恢复时钟送至接收侧PHY芯片，接收侧的PHY芯片可以从串行数据码流中恢复出时钟信息，作为本侧PHY芯片的工作时钟。这样整个PTP域中的PHY芯片就工作在同一个频率下。

上述频率同步的过程，也称为同步以太网(SyncE)，用来实现全网络的频率同步，在网络设备配置PTP机制和Synce同步以太网后，主设备和从设备之间，除了有PTP报文的交互，还有ESMC(Ethernet Synchronization Messaging Channel，以太网同步消息信道)报文的交互，具体地，可以在ESMC报文中提取出上一级设备的一些时钟信息，如SSM(Spring+SpringMVC+MyBatis，SSM框架集)级别，来具体选择采用哪个端口(哪个PHY芯片)作为发送侧，相应端口选取算法原则可以包括：SSM级别小的端口优先；SSM级别相同时，根据设置的时钟源优先级，对优先级进行比较，优先级小的端口优先；优先级相等时，索引大的端口优先等。具体的频率同步过程，还可以参考现有的相关资料，本公开实施方式对此不进行限制。

本公开实施方式提供的一种PTP域中的网络设备，能够在获取到主从设备间的时钟偏差时，通过可编程逻辑器件触发各个PHY芯片进行TOD同步，该同步方式不需要PHY芯片再等待1PPS的时钟信号后进行TOD同步，缩短了全网TOD同步的时间，当PTP域中的主设备时钟时间变化时，从设备时钟能迅速跟随，提高了PTP域中各网络设备之间的定时同步能力，在一定程度上保障了用户对于PTP的性能和稳定性的要求。

在上述实施方式的基础上，本公开还提供了一种PTP域中的TOD同步方法，该方法应用于上述实施方式所述的PTP域中的网络设备，如图7所示的一种PTP域中的TOD同步方法的流程图，该方法包括以下步骤：

步骤S702，获取主从设备间的时钟偏差，将时钟偏差分别设置于各个PHY芯片的寄存器，以及设置可编程逻辑器件的脉冲宽度和延迟时间，以触发可编程逻辑器件生成时间同步脉冲信号；

具体实现时，该步骤中触发可编程逻辑器件生成时间同步脉冲信号的步骤包括：

在时钟偏差分别设置于各个PHY芯片的寄存器后，通过脉冲设置单元设置时间同步脉冲信号的脉冲宽度和延迟时间，以触发可编程逻辑器件生成时间同步脉冲信号，其中，时间同步脉冲信号的宽度为脉冲宽度，等待时长为延迟时间。

步骤S704，通过可编程逻辑器将时间同步脉冲信号分别发送给网络设备的各个PHY芯片，以触发PHY芯片根据寄存器中的时钟偏差进行TOD同步。

本公开实施方式提供的PTP域中的TOD同步方法，与上述实施方式提供的PTP域中的网络设备具有相同的技术特征，所以也能解决相同的技术问题，达到相同的技术效果。

本公开实施方式所提供的PTP域中的网络设备及TOD同步方法的计算机程序产品，包括存储了程序代码的计算机可读存储介质，所述程序代码包括的指令可用于执行前面方法实施方式中所述的方法，具体实现可参见前述实施方式，在此不再赘述。

另外，在本公开实施方式的描述中，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本公开的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本公开各个实施方式所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上实施方式，仅为本公开的具体实施方式，用以说明本公开的技术方案，而非对其限制，本公开的保护范围并不局限于此，尽管参照前述实施方式对本公开进行了详细的说明，本领域技术人员应当理解：任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，其依然可以对前述实施方式所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本公开实施方式技术方案的精神和范围，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (8)

1.一种PTP域中的网络设备，其特征在于，包括：

主控制器，用于在获取到主从设备间的时钟偏差时，将所述时钟偏差分别设置于各个PHY芯片的寄存器，以及设置可编程逻辑器件的脉冲宽度和延迟时间，以触发所述可编程逻辑器件生成时间同步脉冲信号；

所述可编程逻辑器件，用于在所述主控制器的触发下，生成所述时间同步脉冲信号，将所述时间同步脉冲信号分别发送给所述网络设备的各个PHY芯片；

所述PHY芯片，用于在接收到所述时间同步脉冲信号后，根据所述寄存器中的时钟偏差进行TOD同步；

所述主控制器还包括：触发器，用于在所述时钟偏差分别设置于各个所述PHY芯片的寄存器之后，向脉冲设置单元发送触发信号；

所述脉冲设置单元，用于收到所述触发信号后，设置所述可编程逻辑器件的脉冲宽度和延迟时间；

所述可编程逻辑器件还用于监听到所述脉冲宽度和所述延迟时间设置完成后，当等待时长达到所述延迟时间时，向所述网络设备的每个所述PHY芯片发送宽度为所述脉冲宽度的时间同步脉冲信号。

2.根据权利要求1所述的网络设备，其特征在于，所述主控制器包括：

设置单元，用于通过驱动程序将所述时钟偏差分别设置于各个所述PHY芯片的寄存器。

3.根据权利要求1所述的网络设备，其特征在于，所述可编程逻辑器件与各个所述PHY芯片通过脉冲输入引脚连接；

所述可编程逻辑器件通过所述脉冲输入引脚发送所述时间同步脉冲信号。

4.根据权利要求1所述的网络设备，其特征在于，所述PHY芯片还用于在发送或接收PTP报文时，向所述主控制器上报所述PTP报文的时间戳；

所述主控制器还用于接收所述PTP报文的时间戳，根据所述时间戳计算所述主从设备间的时钟偏差。

5.根据权利要求1所述的网络设备，其特征在于，每个所述PHY芯片均包括计时器；

每个所述PHY芯片还用于根据所述时钟偏差设置所述计时器的时间信息，以实现TOD同步。

6.根据权利要求1所述的网络设备，其特征在于，每个所述PHY芯片还包括：以太网恢复时钟接口；所述PHY芯片还通过所述以太网恢复时钟接口与所述可编程逻辑器件连接，进行频率同步。

7.根据权利要求1所述的网络设备，其特征在于，所述可编程逻辑器件为CPLD。

8.一种PTP域中的TOD同步方法，其特征在于，所述方法应用于权利要求1～7任一项所述的PTP域中的网络设备，所述方法包括：

获取主从设备间的时钟偏差，将所述时钟偏差分别设置于各个PHY芯片的寄存器，以及设置可编程逻辑器件的脉冲宽度和延迟时间，以触发所述可编程逻辑器件生成时间同步脉冲信号；

通过所述可编程逻辑器将所述时间同步脉冲信号分别发送给所述网络设备的各个PHY芯片，以触发所述PHY芯片根据所述寄存器中的时钟偏差进行TOD同步；

其中，所述触发所述可编程逻辑器件生成时间同步脉冲信号的步骤包括：

在所述时钟偏差分别设置于各个所述PHY芯片的寄存器后，通过脉冲设置单元设置所述时间同步脉冲信号的脉冲宽度和延迟时间，以触发所述可编程逻辑器件生成时间同步脉冲信号，其中，所述时间同步脉冲信号的宽度为所述脉冲宽度，等待时长为所述延迟时间。