CN109149944B - 一种适用于反激变换器的片上集成有源负压钳位电路 - Google Patents

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Abstract

一种适用于反激变换器的片上集成有源负压钳位电路，属于电子电路技术领域。包括第一电阻、补偿电阻和运放模块，运放模块为源端输入运放，其第一输入端连接其输出端并通过第一电阻后连接反激变换器中第一反馈电阻和第二反馈电阻的串联点，其第二输入端接地，用于在第一反馈电阻和第二反馈电阻的串联点电位为负压时将其钳位到0V；运放模块还将其第一输入端和第二输入端之间的电压信号转换为电流信号，并将该电流信号通过补偿电阻后连接功率管的源极提供母线补偿。本发明利用运放钳位代替肖特基二极管，节省了外围电路成本；采样了母线电压信息用于母线电压欠压检测及母线补偿等，减小了采样网络的传输延迟，提高了芯片的调整精度。

Description

一种适用于反激变换器的片上集成有源负压钳位电路
技术领域
本发明属于电子电路技术领域，涉及一种片上集成的有源负压钳位电路，适用于反激变换器Flyback。
背景技术
AC-DC稳压电源中，反激变换器Flyback的电路结构相对简单，能够实现多路直流输出与完全的电气隔离，也不需要输出滤波电感和磁复位电路，这使其具有更低的制造成本、更小的体积和更高的功率密度，从而在5-100W的中小功率电源适配器、离线式电池充电器中得到广泛应用。而原边控制反激变换器(PSR Flyback)由于不需要光耦、外围元器件成本更低、可靠性更高等优势，逐渐成为反激变换器的主要控制方式。在原边控制反激变换器中输出电压通过辅助绕组采样，而辅助绕组电压在原边功率管M导通阶段内低于地电位，表现为负压，并且变换器处于断续模式DCM时，由于断续模式DCM的谐振以0为中心做减幅振荡，每一个周期会有一半的时间低于地电位0V，在这段时间内辅助绕组电压同样为负压。当负压进入芯片时，芯片衬底PN结导通，电流被注入到衬底，引发闩锁效应致使芯片失效。为了处理负压的问题，通常选择在辅助绕组的采样点FB与地之间串接一个反向的肖特基二极管D1进行钳位如图1所示，在肖特基二极管D1的作用下采样点FB的负压最低只能到达-0.2V，-0.2V的负电压进入芯片时并不会导通衬底PN结，芯片能够安全工作。然而这种负压钳位电路由于使用外部肖特基二极管增加了外围器件成本，同时在采样节点FB引入了节点电容，使得采样信号产生了一定的延迟，降低了变换器输出调整精度。
发明内容
针对现有的负压钳位电路带来的外围电路成本增加以及变换器调整精度变差等问题，本发明提出了一种片上集成的有源负压钳位电路，适用于反激变换器，利用运放钳位代替肖特基二极管，节省了外围电路成本；同时将母线电压VIN的变化及时反馈回反激变换器原边采样，减小了采样网络的传输延迟，提高了芯片的调整精度。
本发明的技术方案是：
一种适用于反激变换器的片上集成有源负压钳位电路，所述反激变换器的辅助绕组两端连接串联的第一反馈电阻Rf1和第二反馈电阻Rf2，其原边绕组一端连接母线电压VIN，另一端连接反激变换器的功率管M的漏极，所述功率管M的栅极连接驱动信号DRV，源极通过一个采样电阻RCS后接地；
所述适用于反激变换器的片上集成有源负压钳位电路包括第一电阻R1、补偿电阻RLC和运放模块，
所述运放模块为源端输入运放，所述运放模块的第一输入端连接其输出端并通过第一电阻R1后连接第一反馈电阻Rf1和第二反馈电阻Rf2的串联点，其第二输入端接地；
所述运放模块将其第一输入端和第二输入端之间的电压信号转换为电流信号并通过补偿电阻RLC后连接功率管M的源极。
具体的，所述运放模块包括第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6，
第一NMOS管MN1的源极作为所述运放模块的第一输入端，其栅极连接第二NMOS管MN2的栅极和漏极、第五PMOS管MP5的漏极以及启动电流I0，其漏极连接第四PMOS管MP4的栅极和漏极以及第五PMOS管MP5和第六PMOS管MP6的栅极；
第二NMOS管MN2的源极作为所述运放模块的第二输入端，第五PMOS管MP5的源极连接第二PMOS管MP2的漏极；
第一PMOS管MP1的栅漏短接并连接第四PMOS管MP4的源极、第二PMOS管MP2和第三PMOS管MP3的栅极，其源极连接第二PMOS管MP2和第三PMOS管MP3的源极并连接电源电压VCC；
第六PMOS管MP6的源极连接第三PMOS管MP3的漏极，其漏极通过补偿电阻RLC后连接功率管M的源极。
本发明的有益效果为：本发明利用运放钳位代替肖特基二极管，节省了外围电路成本；采样了母线电压VIN信息用于母线电压欠压检测及母线补偿等，减小了采样网络的传输延迟，提高了芯片的调整精度。
附图说明
图1为传统负压钳位电路实现拓扑结构图。
图2为本发明提出的一种适用于反激变换器的片上集成有源负压钳位电路的一种电路实现形式图。
图3为本发明中的基本时序逻辑图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步详细描述。
本发明提出的片上集成有源负压钳位电路，适用于反激变换器，如图1和图2所示，反激变换器的辅助绕组两端连接串联的第一反馈电阻Rf1和第二反馈电阻Rf2，其原边绕组一端连接母线电压VIN，另一端连接反激变换器的功率管M的漏极，功率管M的栅极连接驱动信号DRV，源极通过一个采样电阻RCS后接地。第一反馈电阻Rf1和第二反馈电阻Rf2的串联点为采样点，同时也作为反馈点FB，本发明利用源端输入运放结构的运放模块对反激变换器的反馈点FB进行钳位，当反馈点FB电位出现负压情况时，反馈点FB电位低于地电位，运放模块将反馈点FB与地电位的差值电压转换成一股电流注入到由第一反馈电阻Rf1和第二反馈电阻Rf2构成的反馈分压网络当中，反馈点FB被钳位至0V附近。同时，芯片反馈点FB的Source电流即灌电流约等于第一反馈电阻Rf1的电流，该电流与母线电压VIN成正比，这样本发明提出的片上集成有源负压钳位电路也获得了母线电压VIN的信息，可以用作母线电压欠压判断和母线电压波动造成的原边峰值电流波动的补偿等，本发明中将该电流通过补偿电阻RLC连接功率管M的源极和采样电阻RCS的一端对原边峰值电流波动进行补偿；将该电流单独镜像与基准电流比较可以用于判断母线是否欠压。
运放模块为源端输入运放，如图2所示给出了运放模块的一种电路实现结构，包括第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5和第六PMOS管MP6，第一NMOS管MN1的源极作为运放模块的第一输入端通过第一电阻R1后连接反馈点FB，其栅极连接第二NMOS管MN2的栅极和漏极、第五PMOS管MP5的漏极以及启动电流I0，其漏极连接第四PMOS管MP4的栅极和漏极以及第五PMOS管MP5和第六PMOS管MP6的栅极；启动电流I0为外部注入的一股小电流，用于启动负压钳位电路；第二NMOS管MN2的源极作为运放模块的第二输入端接地，第五PMOS管MP5的源极连接第二PMOS管MP2的漏极；第一PMOS管MP1的栅漏短接并连接第四PMOS管MP4的源极、第二PMOS管MP2和第三PMOS管MP3的栅极，其源极连接第二PMOS管MP2和第三PMOS管MP3的源极并连接电源电压VCC；第六PMOS管MP6的源极连接第三PMOS管MP3的漏极，其漏极通过补偿电阻RLC后连接功率管M的源极。
本实施例中的运放模块在源端输入运放的差分输入对即第一NMOS管MN1和第二NMOS管MN2的作用下，将反馈点FB钳位至0V附近，同时第一PMOS管MP1流过的电流与母线电压VIN成正比。采样出来的母线电压VIN相关的电流经过电流镜的缩放从第六PMOS管MP6流进原边峰值电流采样Pin脚CS端，使得反激变换器“提前”检测到原边电流到达峰值电流限，提高芯片的调整精度。下面结合具体电路详细分析具体的控制方式。
运放模块从第一NMOS管MN1的栅极断环，可以看出实际上构成了一个正反馈，具体为放第一NMOS管MN1栅极升高时，第一NMOS管MN1作为共源极使得信号反相后经过由第一PMOS管MP1、第二PMOS管MP2、第四PMOS管MP4和第五PMOS管MP5组成的共源共栅电流镜使得流过第二NMOS管MN2的小信号电流下降，第二NMOS管MN2和第一NMOS管MN1的栅极电位上升，从而构成正反馈。在不考虑第一电阻R1和第二NMOS管MN2栅端注入的启动电流I0的情况下，环路增益可以表示为：
Figure BDA0001799751600000041
其中gm,MN1和gm,MN2分别是第一NMOS管MN1和第二NMOS管MN2的跨导，(W/L)MP1、(W/L)MP2、(W/L)MN1和(W/L)MN2分别是第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2的宽长比，显然，必须保证第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2的尺寸满足
Figure BDA0001799751600000042
环路增益才小于1，环路才是稳定的。实际上，即使考虑到第一电阻R1与注入的启动电流I0，第一NMOS管MN1的等效跨导会降低，第二NMOS管MN2跨导增大，环路增益进一步小于1，环路能够保持稳定。第二NMOS管MN2栅端注入的启动电流I0的作用是使得电路摆脱“简并点”。在一个周期还未开始前，反馈点FB电压大于0，第一NMOS管MN1和第二NMOS管MN2的栅极电压为0，第一PMOS管MP1和第二PMOS管MP2的栅极电压为电源电压VCC，即运放模块不能工作，当反馈点FB电压小于0时，运放模块仍然处于“简并点”。注入启动电流I0后，第一NMOS管MN1和第二NMOS管MN2的栅极电压被充高，第一NMOS管MN1和第二NMOS管MN2打开，在正反馈的作用下，电流迅速增加，快速摆脱“简并点”。在运放的钳位作用下，反激变换器原边开启时间内，反馈点FB被钳位至0V附近，第二反馈电阻Rf2上流过的电流可以忽略。因此，第一PMOS管MP1的电流等于第一反馈电阻Rf1上流过的电流，并且可以表示为：
Figure BDA0001799751600000043
其中NPA为原边辅助绕组匝数比，Vaux为辅助绕组两端电压，NA为辅助绕组匝数，NP为原边绕组匝数。由于镜像的缘故，在原边开启时间段内第三PMOS管MP3的电流也和母线电压VIN成正比，这个电流可以用于母线电压欠压判断和母线电压波动造成的源边峰值电流波动的补偿等。
本发明中，芯片外围电路除了不需要肖特基二极管外，图2相对于图1而言，CS Pin脚与采样电阻RCS中间串联了一个补偿电阻RLC。
通常反激变换器通过检测采样电阻RCS上的压降到达预设值VCST时，反激变换器的脉冲宽度调制信号PWM产生下降沿在驱动电路的下拉作用下栅驱动信号DRV电压降至0，功率管M被关断，随后副边开始导通。但实际上，采样电阻RCS触碰到预设值VCST后由于比较器具有一定的延迟、比较器输出至脉冲宽度调制信号PWM下降沿也存在传输延迟并且驱动电路下拉关断功率管M也需要一定的时间，在这三段时间内，功率管M上流过的电流和采样电阻RCS电阻上的电压都在线性上升，实际原边峰值电流较预设值偏高。在延迟时间内的上升斜率kdelay及原边峰值电流变化量ΔIPpk实际上可以分别表示为：
Figure BDA0001799751600000051
Figure BDA0001799751600000052
其中，LP为外部变压器励磁电感，tdelay为比较器延迟、脉冲宽度调制信号PWM下降沿传输延迟以及驱动电路下拉时间之和。在一个设计好的芯片中，tdelay可以认为相对固定。
可以看出，原边峰值电流变化量ΔIPpk与母线电压VIN成正比。因此，当母线电压VIN波动时，峰值电流变化量ΔIPpk也随之改变，为获得精准的控制，必须针对母线电压VIN波动对原边峰值电流进行补偿。在本实施例的负压钳位电路中，第一PMOS管MP1在原边导通时间段内流过的电流与母线电压VIN成正比，这个电流可以被用来做母线补偿。则补偿电阻RLC上的压降等于采样电阻RCS在tdelay时间内的增量，使得系统“提前”响应。即：
Figure BDA0001799751600000053
可以解得：
Figure BDA0001799751600000054
从上式可以看出，母线的补偿电阻RLC的取值和外部变压器励磁电感LP、原边辅助绕组匝数比NPA、外部分压电阻及第一反馈电阻Rf1以及采样电阻RCS有关，但在一个确定的应用中，补偿电阻RLC唯一确定。
本发明中的基本时序逻辑图如图3，可以看出在本发明提出的有源负压钳位电路的作用下，脉冲宽度调制信号PWM为高的时间段内及断续模式DCM时间段内，反馈点FB的下限被钳位至0V附近，能够有效避免闩锁效应。
本发明的关键在于，利用源端输入运放，将辅助绕组反馈点FB钳位至地电位附近，不再需要外部肖特基二极管，节约了系统外围器件和体积。同时，母线电压VIN被转换成一股成比例的电流，该电流可以用于母线电压欠压判断和母线电压波动造成的源边峰值电流波动的补偿等。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (1)

1.一种适用于反激变换器的片上集成有源负压钳位电路，所述反激变换器的辅助绕组两端连接串联的第一反馈电阻(Rf1)和第二反馈电阻(Rf2)，其原边绕组一端连接母线电压(VIN)，另一端连接反激变换器的功率管(M)的漏极，所述功率管(M)的栅极连接驱动信号(DRV)，源极通过一个采样电阻(RCS)后接地；
其特征在于，所述适用于反激变换器的片上集成有源负压钳位电路包括第一电阻(R1)、补偿电阻(RLC)和运放模块，
所述运放模块为源端输入运放，所述运放模块的第一输入端连接所述运放模块的输出端并通过第一电阻(R1)后连接第一反馈电阻(Rf1)和第二反馈电阻(Rf2)的串联点，所述运放模块的第二输入端接地；
所述运放模块将其第一输入端和第二输入端之间的电压信号转换为电流信号并通过补偿电阻(RLC)后连接功率管(M)的源极；
所述运放模块包括第一NMOS管(MN1)、第二NMOS管(MN2)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)和第六PMOS管(MP6)，
第一NMOS管(MN1)的源极作为所述运放模块的第一输入端，其栅极连接第二NMOS管(MN2)的栅极和漏极、第五PMOS管(MP5)的漏极以及启动电流(I0)，其漏极连接第四PMOS管(MP4)的栅极和漏极以及第五PMOS管(MP5)和第六PMOS管(MP6)的栅极；
第二NMOS管(MN2)的源极作为所述运放模块的第二输入端，第五PMOS管(MP5)的源极连接第二PMOS管(MP2)的漏极；
第一PMOS管(MP1)的栅漏短接并连接第四PMOS管(MP4)的源极、第二PMOS管(MP2)和第三PMOS管(MP3)的栅极，其源极连接第二PMOS管(MP2)和第三PMOS管(MP3)的源极并连接电源电压(VCC)；
第六PMOS管(MP6)的源极连接第三PMOS管(MP3)的漏极，其漏极通过补偿电阻(RLC)后连接功率管(M)的源极。
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