CN109149044A - 基于多内层结构的介质集成悬置线耦合器 - Google Patents

基于多内层结构的介质集成悬置线耦合器 Download PDF

Info

Publication number
CN109149044A
CN109149044A CN201810966420.3A CN201810966420A CN109149044A CN 109149044 A CN109149044 A CN 109149044A CN 201810966420 A CN201810966420 A CN 201810966420A CN 109149044 A CN109149044 A CN 109149044A
Authority
CN
China
Prior art keywords
circuit board
circuit
medium
suspended substrate
substrate stripline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810966420.3A
Other languages
English (en)
Inventor
马凯学
王勇强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201810966420.3A priority Critical patent/CN109149044A/zh
Publication of CN109149044A publication Critical patent/CN109149044A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P5/00—Coupling devices of the waveguide type
    • H01P5/12—Coupling devices having more than two ports
    • H01P5/16—Conjugate devices, i.e. devices having at least one port decoupled from one other port
    • H01P5/18—Conjugate devices, i.e. devices having at least one port decoupled from one other port consisting of two coupled guides, e.g. directional couplers
    • H01P5/184—Conjugate devices, i.e. devices having at least one port decoupled from one other port consisting of two coupled guides, e.g. directional couplers the guides being strip lines or microstrips
    • H01P5/187—Broadside coupled lines

Landscapes

  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

本发明公开了基于多内层结构的介质集成悬置线耦合器，包括由上而下依次设置的第一电路板、第二电路板、第三电路板、第四电路板、第五电路板、第六电路板和第七电路板；所述第三电路板上设置耦合结构A；所述第五电路板上设置耦合结构B；所述第四电路板上挖除介质形成贯通通孔；所述第三电路板和第五电路板通过第四电路板形成电耦合器。本发明基于多内层结构的介质集成悬置线耦合器，该结构能够在实现相对好的电路性能的前提下，降低整体电路的加工成本，并可以有效的降低损耗；与此同时，采用常规多层印制电路板加工工艺，不需要金属壳体封装和后期装配，也能够实现自封装的效果，并且成本较低，能够批量化生产。

Description

基于多内层结构的介质集成悬置线耦合器
技术领域
本发明涉及射频微波电路技术领域，具体涉及基于多内层结构的介质集成悬置线耦合器。
背景技术
现代无线通信技术得到了快速发展，射频微波电路向着低成本、低损耗、高性能、自封装等方向发展。介质集成悬置线是一种新型的传输线结构，具有低损耗、高集成度、自封装等优势。目前，介质集成悬置线多为五层电路板结构，主要电路设置在中间层电路板上，也就是第三层电路板上，而第三层电路通常采用高性能的低损耗介质采用，如罗杰斯板材，相较于便宜的FR4板材，成本偏高。而如果采用便宜的Fr4板材，对于常见的平面电路而言，介质损耗在射频微波频段也比较大，该损耗也随着频率的升高会越发明显。对于要实现使用耦合线结构的电路，如果采用窄边耦合结构，受限于加工精度，耦合度很难做到很大，而且位于同一层的耦合线，其电场分布会有一部分位于介质中，从而产生一定的介质损耗。如果采用宽边耦合的结构，由于两条耦合线位于介质的两侧，电场更多地分布在介质板中，也会有较大的介质损耗，这也对介质材料的性能提出了更高的要求，也会导致材料成本增大。
发明内容
本发明所要解决的技术问题是现有的介质集成悬置线的介质损耗明显，并且成本较大，目的在于提供基于多内层结构的介质集成悬置线耦合器，解决上述问题。
本发明通过下述技术方案实现：
基于多内层结构的介质集成悬置线耦合器，包括由上而下依次设置的第一电路板、第二电路板、第三电路板、第四电路板、第五电路板、第六电路板和第七电路板；所述第三电路板上设置耦合结构A；所述第五电路板上设置耦合结构B；所述第四电路板上挖除介质形成耦合结构A和耦合结构B之间的耦合空隙；所述第三电路板和第五电路板通过第四电路板形成耦合器。
现有技术中，介质集成悬置线的介质损耗明显，并且成本较大。本发明应用时，第三电路板上设置耦合结构A，第五电路板上设置耦合结构B，第四电路板上挖除介质形成贯通通孔，耦合结构A和耦合结构B均为通过介质挖除实现的结构，耦合结构A、耦合结构B和贯通通孔构成电耦合器，针对不同的电路性能上的考虑和设计，进行第三电路板和第五电路板介质挖除，一方面可以形成上下的宽边耦合效果，另外一方面，可以减小电路的介质损耗，与此同时，在第三电路板和第五电路板的电路拓扑介质，将尽可能多的采用双面金属走线布局，同时采用金属化通孔进行电互联，从而能够减小电路的金属损耗。得益于本发明第一电路板、第二电路板、第三电路板、第四电路板、第五电路板、第六电路板和第七电路板的结合，达成介质集成悬置线整体的自封装特性和电磁屏屏蔽特性，也能够减小电路的辐射损耗。对第三电路板和第五电路板的材料要求不再像传统的五层介质集成悬置线一样，可以采用相对比较廉价的Fr4板材，能够减小电路的材料成本。第一电路板、第二电路板、第六电路板和第七电路板由于几乎没有电信号的传输，仅仅依靠表面金属层作为信号的地层或其他功能，因此也可以用相对比较廉价的Fr4板材。因此，该结构能够在实现相对好的电路性能的前提下，降低整体电路的加工成本。与此同时，采用常规多层印制电路板加工工艺，不需要金属壳体封装和后期装配，也能够实现自封装的效果，并且成本较低，能够批量化生产。
进一步的，所述第二电路板和第六电路板均挖除介质并形成悬置线电路的两个空气腔体结构。
进一步的，所述第一电路板、第二电路板、第三电路板、第四电路板、第五电路板、第六电路板和第七电路板均采用双面印制电路板。
进一步的，所述第三电路板和第五电路板采用双层金属走线。
进一步的，所述第三电路板和第五电路板上设置金属化通孔。
进一步的，所述耦合结构A和耦合结构B镜像对称。
进一步的，所述耦合结构A包括宽边耦合线和两个端口；所述第三电路板上设置空腔，且宽边耦合线设置于空腔内；所述两个端口均连接于宽边耦合线。
进一步的，所述耦合线上设置多个开路枝节。
进一步的，所述第三电路板和第五电路板采用薄质介质材料。
本发明与现有技术相比，具有如下的优点和有益效果：
本发明基于多内层结构的介质集成悬置线耦合器，该结构能够在实现相对好的电路性能的前提下，降低整体电路的加工成本，并可以有效的降低损耗；与此同时，采用常规多层印制电路板加工工艺，不需要金属壳体封装和后期装配，也能够实现自封装的效果，并且成本较低，能够批量化生产。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为本发明结构示意图；
图2为本发明实施例示意图；
图3为本发明实施例示意图；
图4为本发明实施例示意图；
图5为本发明实施例示意图；
图6为本发明实施例示意图；
图7为本发明实施例示意图；
图8为本发明实施例示意图；
图9为本发明实施例示意图；
图10为本发明实施例示意图。
附图中标记及对应的零部件名称：
1-第一电路板，2-第二电路板，3-第三电路板，4-第四电路板，5-第五电路板，6-第六电路板，7-第七电路板。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1
如图1所示，本发明基于多内层结构的介质集成悬置线耦合器，包括由上而下依次设置的第一电路板1、第二电路板2、第三电路板3、第四电路板4、第五电路板5、第六电路板6和第七电路板7；所述第三电路板3上设置耦合结构A；所述第五电路板5上设置耦合结构B；所述第四电路板4上挖除介质形成耦合结构A和耦合结构B之间的耦合空隙；所述第三电路板3和第五电路板5通过第四电路板4形成耦合器。
本实施例实施时，第三电路板3上设置耦合结构A，第五电路板5上设置耦合结构B，第四电路板上挖除介质形成贯通通孔，耦合结构A和耦合结构B均为通过介质挖除实现的结构，耦合结构A、耦合结构B和贯通通孔构成电耦合器，针对不同的电路性能上的考虑和设计，进行第三电路板和第五电路板介质挖除，一方面可以形成上下的宽边耦合效果，另外一方面，可以减小电路的介质损耗，与此同时，在第三电路板3和第五电路板5的电路拓扑介质，将尽可能多的采用双面金属走线布局，同时采用金属化通孔进行电互联，从而能够减小电路的金属损耗。得益于本发明第一电路板1、第二电路板2、第三电路板3、第四电路板4、第五电路板5、第六电路板6和第七电路板7的结合，达成介质集成悬置线整体的自封装特性和电磁屏屏蔽特性，也能够减小电路的辐射损耗。对第三电路板3和第五电路板5的材料要求不再像传统的五层介质集成悬置线一样，可以采用相对比较廉价的Fr4板材，能够减小电路的材料成本。第一电路板1、第二电路板2、第六电路板6和第七电路板7由于几乎没有电信号的传输，仅仅依靠表面金属层作为信号的地层或其他功能，因此也可以用相对比较廉价的Fr4板材。因此，该结构能够在实现相对好的电路性能的前提下，降低整体电路的加工成本。与此同时，采用常规多层印制电路板加工工艺，不需要金属壳体封装和后期装配，也能够实现自封装的效果，并且成本较低，能够批量化生产。
实施例2
如图2所示，本实施例在实施例1的基础上，所述的多内层介质集成悬置线耦合器，包括7层自上而下叠压的双面印制电路板，金属层有14层，分别为G1到G14，介质层有7层，分别为介质1到介质7。
主要电路将设计在中间的三层电路板上面，即介质3、介质4、介质5，以及他们的金属层G5到G10。介质2和介质4进行空气腔体挖除，形成悬置线电路的两个空气腔体结构。设计有主要电路的介质板部分，也就是介质3到介质5上，针对不同的电路性能上的考虑和设计，进行介质挖除，一方面可以形成上下的宽边耦合效果，比如介质3和介质5上的电路板通过在介质4挖除介质形成电耦合器，另外一方面，可以减小电路的介质损耗，比如在介质3和介质5的电路上进行介质挖除能够减小电路的介质损耗。
与此同时，在介质3和介质5的电路拓扑介质，将尽可能多的采用双面金属走线布局，同时采用金属化通孔进行电互联，从而能够减小电路的金属损耗。另外。得益于介质集成悬置线整体的自封装特性和电磁屏屏蔽特性，也能够减小电路的辐射损耗。另外，由于针对介质3和介质5将尽可能地采用薄的介质材料，与此同时采用双面金属走线和介质挖除操作，对介质3和介质5的材料要求不再像传统的五层介质集成悬置线一样，可以采用相对比较廉价的Fr4板材，能够减小电路的材料成本。另外，其他介质层由于几乎没有电信号的传输，仅仅依靠表面金属层作为信号的地层或其他功能，因此也可以用相对比较廉价的Fr4板材。因此，该结构能够在实现相对好的电路性能的前提下，降低整体电路的加工成本。与此同时，采用常规多层印制电路板加工工艺，不需要金属壳体封装和后期装配，也能够实现自封装的效果，并且成本较低，能够批量化生产。
实施例3
如图3～6所示，本实施例在实施例2的基础上，本实施例公开了一种基于多层内层的介质集成悬置线耦合器。
如图3～5所示，图3为介质3的平面图，图5为介质5的平面图，图4为介质4的平面图，该耦合器采用双边耦合结构，端口1和2位于介质3上，端口3和端口4在介质5上。两条耦合线分别为介质3和介质5上，介质4上进行挖槽开孔，使得位于介质3和介质5的耦合线进行宽边耦合。介质3和和介质5的耦合线都采用了双层金属走线方式，能够减小电路的导体损耗，同时进行局部介质切除以减小介质损耗。
图6为本实施例的散射参数结果，纵轴为散射参数，单位为dB；横轴为频率，单位为GHz，图中可以看到中心频率为3.5GHz，带内插损很小。
实施例4
如图7～10所示，本实施例在实施例2的基础上，本实施例公开了一种基于多层内层的介质集成悬置线耦合器，通过加载枝节实现了较好的回波损耗和隔离度。
如图7～9所示，图7为介质3的平面图，图8为介质4的平面图，图9为介质5的平面图，该实施例中的耦合器与实施例2中的类似，采用双边耦合结构，端口1和2位于介质3上，端口3和端口4在介质5上。两条耦合线分别为介质3和介质5上，介质4上进行挖槽开孔，使得位于介质3和介质5的耦合线进行宽边耦合。介质3和和介质5的耦合线都采用了双层金属走线方式，能够减小电路的导体损耗，同时进行局部介质切除以减小介质损耗。不同的时，在该实施例中，在宽边耦合线上引入了多个开路枝节，能够提升耦合器的回波损耗和隔离度。
最后实现的电路性能如图10所示，中心频率为3.5GHz，带内插损很小，同时具有超过23dB的回波损耗和隔离度，图10为本实施例的散射参数结果，纵轴为散射参数，单位为dB；横轴为频率，单位为GHz。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.基于多内层结构的介质集成悬置线耦合器，其特征在于，包括由上而下依次设置的第一电路板(1)、第二电路板(2)、第三电路板(3)、第四电路板(4)、第五电路板(5)、第六电路板(6)和第七电路板(7)；所述第三电路板(3)上设置耦合结构A；所述第五电路板(5)上设置耦合结构B；所述第四电路板(4)上挖除介质形成耦合结构A和耦合结构B之间的耦合空隙；所述第三电路板(3)和第五电路板(5)通过第四电路板(4)形成耦合器。
2.根据权利要求1所述的基于多内层结构的介质集成悬置线耦合器，其特征在于，所述第二电路板(2)和第六电路板(6)均挖除介质并形成悬置线电路的两个空气腔体结构。
3.根据权利要求1所述的基于多内层结构的介质集成悬置线耦合器，其特征在于，所述第一电路板(1)、第二电路板(2)、第三电路板(3)、第四电路板(4)、第五电路板(5)、第六电路板(6)和第七电路板(7)均采用双面印制电路板。
4.根据权利要求1所述的基于多内层结构的介质集成悬置线耦合器，其特征在于，所述第三电路板(3)和第五电路板(5)采用双层金属走线。
5.根据权利要求1所述的基于多内层结构的介质集成悬置线耦合器，其特征在于，所述第三电路板(3)和第五电路板(5)上设置金属化通孔。
6.根据权利要求1所述的基于多内层结构的介质集成悬置线耦合器，其特征在于，所述耦合结构A和耦合结构B镜像对称。
7.根据权利要求1所述的基于多内层结构的介质集成悬置线耦合器，其特征在于，所述耦合结构A包括宽边耦合线和两个端口；所述第三电路板(3)上设置空腔，且宽边耦合线设置于空腔内；所述两个端口均连接于宽边耦合线。
8.根据权利要求7所述的基于多内层结构的介质集成悬置线耦合器，其特征在于，所述耦合线上设置多个开路枝节。
9.根据权利要求1所述的基于多内层结构的介质集成悬置线耦合器，其特征在于，所述第三电路板(3)和第五电路板(5)采用薄质介质材料。
CN201810966420.3A 2018-08-23 2018-08-23 基于多内层结构的介质集成悬置线耦合器 Pending CN109149044A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810966420.3A CN109149044A (zh) 2018-08-23 2018-08-23 基于多内层结构的介质集成悬置线耦合器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810966420.3A CN109149044A (zh) 2018-08-23 2018-08-23 基于多内层结构的介质集成悬置线耦合器

Publications (1)

Publication Number Publication Date
CN109149044A true CN109149044A (zh) 2019-01-04

Family

ID=64790998

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810966420.3A Pending CN109149044A (zh) 2018-08-23 2018-08-23 基于多内层结构的介质集成悬置线耦合器

Country Status (1)

Country Link
CN (1) CN109149044A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110661067A (zh) * 2019-09-12 2020-01-07 天津大学 一种基于5g双频的介质集成悬置线的带通滤波器
CN110718734A (zh) * 2019-09-19 2020-01-21 中国电子科技集团公司第二十九研究所 一种基于矩形波导的双向耦合检波器及方法
CN112563704A (zh) * 2019-09-25 2021-03-26 天津大学 基于介质集成悬置线的自封装宽阻带带通滤波器
CN115395197A (zh) * 2022-08-25 2022-11-25 天津大学 基于介质集成悬置平行带线的慢波传输线结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007149046A1 (en) * 2006-06-22 2007-12-27 Meds Technologies Pte Ltd Quasi-planar circuits with air cavities
WO2009001119A1 (en) * 2007-06-28 2008-12-31 Bae Systems Plc Microwave circuit assembly
CN104471786A (zh) * 2012-09-14 2015-03-25 株式会社东芝 合成器
CN204885382U (zh) * 2015-07-31 2015-12-16 中国人民武装警察部队工程大学 一种新型多层1/8模基片集成波导滤波器
CN105789810A (zh) * 2016-03-21 2016-07-20 电子科技大学 一种宽带半模波纹基片集成波导耦合器及其设计方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007149046A1 (en) * 2006-06-22 2007-12-27 Meds Technologies Pte Ltd Quasi-planar circuits with air cavities
WO2009001119A1 (en) * 2007-06-28 2008-12-31 Bae Systems Plc Microwave circuit assembly
CN104471786A (zh) * 2012-09-14 2015-03-25 株式会社东芝 合成器
CN204885382U (zh) * 2015-07-31 2015-12-16 中国人民武装警察部队工程大学 一种新型多层1/8模基片集成波导滤波器
CN105789810A (zh) * 2016-03-21 2016-07-20 电子科技大学 一种宽带半模波纹基片集成波导耦合器及其设计方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
AMIN M. ABBOSH等: "Design of Compact Directional Couplers for UWB Applications", 《IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES》 *
王勇强等: "一种新型SISL耦合器和巴特勒矩阵", 《2017年全国微波毫米波会议》 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110661067A (zh) * 2019-09-12 2020-01-07 天津大学 一种基于5g双频的介质集成悬置线的带通滤波器
CN110661067B (zh) * 2019-09-12 2021-02-26 天津大学 一种基于5g双频的介质集成悬置线的带通滤波器
CN110718734A (zh) * 2019-09-19 2020-01-21 中国电子科技集团公司第二十九研究所 一种基于矩形波导的双向耦合检波器及方法
CN110718734B (zh) * 2019-09-19 2022-03-25 中国电子科技集团公司第二十九研究所 一种基于矩形波导的双向耦合检波器及方法
CN112563704A (zh) * 2019-09-25 2021-03-26 天津大学 基于介质集成悬置线的自封装宽阻带带通滤波器
CN115395197A (zh) * 2022-08-25 2022-11-25 天津大学 基于介质集成悬置平行带线的慢波传输线结构
CN115395197B (zh) * 2022-08-25 2024-03-01 天津大学 基于介质集成悬置平行带线的慢波传输线结构

Similar Documents

Publication Publication Date Title
CN109149044A (zh) 基于多内层结构的介质集成悬置线耦合器
US7202755B2 (en) Semi-suspended coplanar waveguide on a printed circuit board
CN107154524B (zh) 介质集成悬置线电路到矩形波导的过渡结构
US9819067B2 (en) Planar-transmission-line-to-waveguide adapter
US20110203843A1 (en) Multilayer substrate
CN106785284A (zh) 基于介质集成悬置线的低损耗电路结构
CN107834233B (zh) 一种垂直过渡结构
JP2009207142A (ja) それぞれが少なくとも１つの伝送ラインを含む２つの基板を相互接続するシステム
CN109037867A (zh) 基于介质集成悬置线的贴片滤波器结构
CN109301416A (zh) 悬置基片集成波导传输线
CN110212273A (zh) 基于基片集成波导的双频双工器
CN108123196B (zh) 基于竖直双面平行带线的宽带滤波集成立体巴伦
CN104638463A (zh) 高速板对板电子连接器及多层电路板组件
CN113347780B (zh) 一种多层电路板构成的鳍线结构
CN208173765U (zh) 基片集成波导传输结构、天线结构
KR101577370B1 (ko) 마이크로웨이브 필터
CN108365316A (zh) 基于超材料的介质集成悬置线结构
CN106549203B (zh) 一种耦合微带线到矩形波导的转换电路
CN208208947U (zh) 小型化siw表贴式环行器
CN209880807U (zh) Sigw圆极化天线
CN113314821B (zh) 一种介质集成悬置双绞传输线
CN113540733B (zh) 一种垂直转接结构
CN116209136B (zh) 一种信号传输结构、电子设备及pcb板
JPH0685099A (ja) 高周波用回路基板の信号回路
CN102113169A (zh) 带状线

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20190104

RJ01 Rejection of invention patent application after publication