CN109143026A - 一种数字测试方法及系统 - Google Patents

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许伟达
潘潇雨
刘伟
许瓅
李春
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Abstract

本发明实施例提供了一种数字测试方法，用于测试待测器件所需的频率高于测试设备的频率的待测器件，包括定义测试设备端的至少两个通道对应待测器件端的其中一个管脚；将通道、管脚均定义为数字通道；建立设备端与管脚的对应关系；对每个数字通道进行定义：对每个数字通道各加载测试待测器件需要的波形信号；包括将每个数字通道的周期等分，份数为所有数字通道的个数，定义等分后的时间段为小周期；数字通道加载的波形信号只分布在一个小周期内，其余小周期内无波形信号，且数字通道加载的波形信号分别置于不同的小周期；波形信号传输至待测器件的一个管脚，管脚接收的周期信号为在每个小周期内均加载有对应每个数字通道的小周期内加载的波形信号。

Description

一种数字测试方法及系统
技术领域
本发明属于数字测试领域，尤其涉及一种测量超过测试设备性能的器件的数字测试方法。
背景技术
测试高速数字器件是最具有挑战性的任务之一，高速数字相关的器件是航天、航空、国防和现代工业中电子设备的重要组成部分，随着电路集成度和复杂度及速度的提高，现代电子设备对高速数字相关的集成电路的可靠性和测试性的要求越来越高。但由于高速数字相关的集成电路工作频率高，对其性能进行准确的评估，具有相当高的难度。高速数字相关的集成电路测试要求工程师不但要具备专业的高频高速电子线路以及信号处理的知识，更重要的是，还必须具有丰富的高频高速调试经验。高速数字相关的集成电路测试参数的复杂度高，测试条件苛刻，而且需要性能更高的测试设备提供高速数字相关的器件的测试平台，然而高端测试设备价格特别贵，用户购买一台测试设备，通常需要使用十多年，如何在现有的测试设备上实现更高速度的器件测试成为一个研究课题。
发明内容
本发明的目的在于提供了一种数字测试方法，其特征在于，所述数字测试方法用于测试待测器件所需的频率高于测试设备的频率的待测器件，包括步骤：
步骤1：定义测试设备端的至少两个通道对应待测器件端的其中一个管脚；
步骤2：对所述通道、所述管脚进行定义：将所述通道、所述管脚均定义为数字通道；
步骤3：建立所述设备端与所述管脚的对应关系：所述对应关系包括多对一关系和一对一关系；
步骤4：对每个所述数字通道进行定义，包括：
对每个所述数字通道各加载波形信号；
每个所述数字通道加载波形信号的方式为：
将每个所述数字通道的周期等分，等分的份数为所有所述数字通道的个数，定义等分后的时间段为小周期；
每个所述数字通道加载的波形信号只分布在一个小周期内，其余小周期内无波形信号，且每个所述数字通道加载的波形信号分别置于不同的所述小周期；
步骤5:应用步骤4定义的每个所述数字通道，完成所述设备端的每个所述数字通道加载的波形信号根据对应关系传输至所述待测器件的一个管脚，所述管脚接收的周期信号为在每个所述小周期内均加载有对应每个所述数字通道加载的波形信号。
优选地，所述步骤3的建立所述设备端与所述管脚的多对一关系为：
建立所述设备端的至少两个数字通道与所述管脚的对应关系。
优选地，在步骤2后，还包括：
步骤21：建立数字通道小组，将至少两个所述数字通道的信息置于所述数字通道小组内。
优选地，所述步骤3的建立所述设备端与所述管脚的一对一关系为：
建立所述设备端的所述数字通道小组与所述管脚的对应关系。
优选地，所述管脚为数字输入/输出管脚。
本发明的另一个实施例还提供了一种数字测试系统，其特征在于，所述数字测试系统用于测试待测器件所需的频率高于测试设备的频率的待测器件，包括：
通道与管脚定义模块：用于定义测试设备端的至少两个通道对应待测器件端的其中一个管脚；
定义通道模块：对所述通道、所述管脚进行定义：将所述通道、所述管脚均定义为数字通道；
定义对应关系模块：用于建立所述设备端与所述管脚的对应关系：所述对应关系包括多对一关系和一对一关系；
定义数字通道模块：用于对每个所述数字通道进行定义；
所述定义数字通道模块包括：
加载波形信号单元，用于对每个所述数字通道各加载波形信号；包括：
周期等分子单元，用于将每个所述数字通道的周期等分，等分的份数为所有所述数字通道的个数，定义等分后的时间段为小周期；
波形分配子单元，用于每个所述数字通道加载的波形信号只分布在一个小周期内，其余小周期内无波形信号，且每个所述数字通道加载的波形信号分别置于不同的所述小周期；
信号传输模块:用于应用定义数字通道模块定义的每个所述数字通道，完成所述设备端的每个所述数字通道加载的波形信号根据对应关系传输至所述待测器件的一个管脚，所述管脚接收的周期信号为在每个所述小周期内均加载有对应每个所述数字通道的小周期加载的波形信号。
优选地，所述定义对应关系模块的建立所述设备端与所述管脚的多对一关系为：
建立所述设备端的至少两个数字通道与所述管脚的对应关系。
优选地，所述定义对应关系模块还包括：
建立数字通道小组单元：用于建立数字通道小组，将至少两个所述数字通道的信息置于所述数字通道小组内。
优选地，所述定义对应关系模块的建立所述设备端与所述管脚的一对一关系为：
建立所述设备端的所述数字通道小组与所述管脚的对应关系。
优选地，所述管脚为数字输入/输出管脚。
附图说明
图1为本发明实施例的超测试设备能力的数字测试方法的流程图；
图2为本发明实施例的超测试设备能力的数字测试方法的原理图；
图3为本发明实施例的超测试设备能力的数字测试方法的示意图；
图4(a)为本发明实施例的超测试设备能力的数字测试方法的两个数字通道的原理图；
图4(b)为本发明实施例的超测试设备能力的数字测试方法的三个数字通道的原理图；
图5为本发明实施例的超测试设备能力的数字测试方法的应用的测试系统的数字通道示意图；
图6为本发明实施例的超测试设备能力的数字测试方法的应用的测试系统的内置波形图；
图7为本发明实施例的超测试设备能力的数字测试方法的应用的测试系统的数字通道的数字电平发生器/比较器的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
本发明的一个实施例提供了一种超测试设备能力的数字测试方法，该方法能够应用低于待测器件需求的测试设备来测试待测器件，在不更换性能更高的测试设备的基础上，对待测器件进行测量。例如，采用最高测试频率为50MHZ的测试设备测试100MHZ的待测器件，也可以应该各类集成电路的测试。
如图2所示，为本发明实施例的超测试设备能力的数字测试方法的原理图。该方法通过测试设备以及待测器件协同实现。通过将测试设备中的N个数字通道的测试待测器件需要的波形信号，相加之后输出至待测器件的一个管脚，形成一个完整测试需要的波形信号，并且该信号的频率变成N个数字通道的波形信号的频率的N倍，即可测量需要测试频率小于原测试设备频率N倍的待测器件。如图3所示，为本发明实施例的超测试设备能力的数字测试方法的示意图。将测试设备的通道1和通道2的波形信号相加，输出的波形信号的频率为原波形信号频率的2倍。该方法的具体的实现过程请参加图1的流程图。
步骤1：定义测试设备端的至少两个通道对应待测器件端的其中一个管脚。该定义过程即为测试设备端的若干个信号传输至待测器件端的管脚时，变成一个信号的过程。
步骤2：对所述通道、所述管脚进行定义：将所述通道、所述管脚均定义为数字通道。由于测试设备的通道具有多种类型，例如模拟通道、数字输入/输出通道、电源通道、继电器控制信号等等。该步骤为将待测器件的管脚与通道均设置为数字通道。
步骤3：建立所述设备端与所述管脚的对应关系。该步骤用于确定测试设备端的哪些数字通道用于对应待测器件中的哪个管脚。其中，所述对应关系包括多对一关系和一对一关系。
在本发明的一个实施例中，多对一的关系为：建立所述设备端的至少两个数字通道与所述管脚的对应关系。该方法处理数据比较繁琐。需要每个数字通道一一与所述管脚对应。
在另一个实施例中，还包括一对一关系。例如：
可以建立一个数字通道小组，将至少两个所述数字通道的信息置于所述数字通道小组内；
然后，建立所述设备端的所述数字通道小组与所述管脚的对应关系。即只建立数字通道小组与管脚的一对一关系即可，数据处理便捷。
在本发明的一个实施例中，待测器件的管脚可以是数字输入/输出管脚。用于接收测试设备的数字通道的波形信号。
步骤4：对每个所述数字通道进行定义，包括：对每个所述数字通道各加载测试待测器件需要的波形信号。其中，每个所述数字通道的波形信号可以根据时间时刻、格式具有不同的波形形式。
在本发明的一个实施例中，每个所述数字通道加载波形信号的方式为：
将每个所述数字通道的周期等分，等分的份数为所有所述数字通道的个数，定义等分后的时间段为小周期；
每个所述数字通道加载的波形信号只分布在一个小周期内，其余小周期内无波形信号，且每个所述数字通道加载的波形信号分别置于不同的所述小周期。
如图6所示，为本发明实施例的超测试设备能力的数字测试方法的应用的测试系统的内置波形图；这几种波形图用于形成波形信号。
步骤5:应用步骤4定义的每个所述数字通道，完成所述设备端的每个所述数字通道加载的波形信号根据对应关系传输至所述待测器件的一个管脚，所述管脚接收的周期信号为在每个所述小周期内均加载有对应每个所述数字通道加载的波形信号。
下面，参照图4(a)、图4(b)具体说明步骤4和步骤5。下面以图4(a)的两个数字通道为例，进行说明。
步骤4：对数字通道a和数字通道b进行定义，包括：对两个所述数字通道各加载一个波形信号，其中，波形信号可以根据时间时刻、格式进行调整。
如图4(a)所示，在本发明的一个实施例中，两个所述数字通道各加载一个波形信号的方式为：
将两个所述数字通道的周期T等分，等分的份数为2个，即在图4(a)的情况下，将周期T均分为前二分之一周期和后二分之一周期，每个分段周期为小周期。
数字通道a加载的一个波形信号分布在前二分之一周期即个小周期内，即0至t/2内，后二分之一周期内无波形信号。
数字通道b加载的一个波形信号分布在后二分之一周期即个小周期内，即t/2至t内，前二分之一周期内无波形信号。
保证了数字通道a和数字通道b各加载的波形信号分别置于不同的所述小周期。
步骤5:应用步骤4定义的每个所述数字通道，完成所述设备端的数字通道a和数字通道b各加载的波形信号根据对应关系传输至所述待测器件的一个管脚，所述管脚接收的周期信号为在每个小周期内均加载有对应每个所述数字通道加载的波形信号，如图4(a)所示，待测器件的管脚的波形信号频率为波形信号频率的两倍。
图4(b)为本发明实施例的超测试设备能力的数字测试方法的三个数字通道的原理图，待测器件的管脚的波形信号频率为波形信号频率的三倍。
本发明的另一个实施例还提出了一种超测试设备能力的数字测试系统，其特征在于，包括：
通道与管脚定义模块：用于定义测试设备端的至少两个通道对应待测器件端的其中一个管脚；
定义通道模块：用于对通道进行定义：将通道定义为数字通道；
定义对应关系模块：用于建立所述设备端与所述管脚的对应关系：所述对应关系包括多对一关系和一对一关系；
定义数字通道模块：用于对每个所述数字通道进行定义；
所述定义数字通道模块包括：
加载波形信号单元，用于对每个所述数字通道各加载波形信号；包括：
周期等分子单元，用于将每个所述数字通道的周期等分，等分的份数为所有所述数字通道的个数，定义等分后的时间段为小周期；
波形分配子单元，用于每个所述数字通道加载的波形信号只分布在一个小周期内，其余小周期内无波形信号，且每个所述数字通道加载的波形信号分别置于不同的所述小周期；
信号传输模块:用于应用定义数字通道模块定义的每个所述数字通道，完成所述设备端的每个所述数字通道加载的波形信号根据对应关系传输至所述待测器件的一个管脚，所述管脚接收的周期信号为在每个所述小周期内均加载有对应每个所述数字通道加载的波形信号。
根据本发明的一个实施例，所述定义对应关系模块的建立所述设备端与所述管脚的多对一关系为：
建立所述设备端的至少两个数字通道与所述管脚的对应关系。
根据本发明的一个实施例，所述定义对应关系模块还包括：
建立数字通道小组单元：用于建立数字通道小组，将至少两个所述数字通道的信息置于所述数字通道小组内。
根据本发明的一个实施例，所述定义对应关系模块的建立所述设备端与所述管脚的一对一关系为：
建立所述设备端的所述数字通道小组与所述管脚的对应关系。
根据本发明的一个实施例，所述管脚为数字输入/输出管脚。
本发明实施例的测试方法可以运行于一种低于测试元件性能的测试设备上，主要是一种测试设备的测试频率低于测试该元件所需求的测试频率。
例如，如图5所示，为该设备的数字通道组成示意图。包括数字向量存储器(VectorMemory)、数字信号格式(Waveform Formatter)、时序发生器(PATGEN)、数字信号电平发生器/比较器(Pin Electronics)、出错处理器(FailProcessing)等电路组成。
其中，数字向量存储器(Vector Memory)用来存储需要产生的指令、激励、比较的数字，由0或1组成。
数字信号格式(Waveform Formatter)是指产生波形的格式，如RZ-ReturntoZero，NRZ-Non Return to Zero，RH-Return to High等等固定波形格式。
时序发生器是使信号什么时间怎样跳变。
如图7所示，为数字信号电平发生器/比较器(Pin Electronics)的原理图。数字信号电平发生器/比较器用来产生器件需要的逻辑电平，如TTL，ECL，CMOS，LVDS对应的高低电平，这样使被测器件能认识输入信号代表的含义，同时由比较器来比较器件产生的信号正确如否。
在本发明的一个实施例中，产生波形的格式可以是高时钟脉冲波形(Clock HI)、低时钟脉冲波形(Clock LO)、返0(Return to Zero)、非返0(Non Return to Zero)以及返1(Return to One)的脉冲波形，如图6所示。
在其他实施例中，数字信号格式还可以是其他的波形格式。
上述的数字信号格式内置于测试设备中，这几种波形是测试设备为了产生步骤4中对每个所述数字通道进行定义所需的波形。
出错处理器(Fail Processing)用来控制测试程序的走向。
本发明采用的方法与现有技术相比，其优点是：将多个数字通道传输的脉冲的频率输入至待测器件时，变成高频率脉冲的方法，实现比现有测试设备本身最高速度翻几倍的效果，解决了传统测试器件的速度必须小于代表测试设备本身性能的最高速度能力，这样的方法使得使用年限已久的老设备延长使用寿命，降低设备使用成本。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

Claims (10)

1.一种数字测试方法，其特征在于，所述数字测试方法用于测试待测器件所需的频率高于测试设备的频率的待测器件，包括步骤：
步骤1：定义所述测试设备端的至少两个通道对应所述待测器件端的其中一个管脚；
步骤2：对所述通道、所述管脚进行定义：将所述通道、所述管脚均定义为数字通道；
步骤3：建立所述设备端与所述管脚的对应关系：所述对应关系包括多对一关系和一对一关系；
步骤4：对每个所述数字通道进行定义，包括：
对每个所述数字通道各加载测试待测器件需要的波形信号；
每个所述数字通道加载波形信号的方式为：
将每个所述数字通道的周期等分，等分的份数为所有所述数字通道的个数，定义等分后的时间段为小周期；
每个所述数字通道加载的波形信号只分布在一个小周期内，其余小周期内无波形信号，且每个所述数字通道加载的波形信号分别置于不同的所述小周期；
步骤5:应用步骤4定义的每个所述数字通道，完成所述设备端的每个所述数字通道加载的波形信号根据对应关系传输至所述待测器件的一个管脚，所述管脚接收的周期信号为在每个所述小周期内均加载有对应每个所述数字通道的小周期内加载的波形信号。
2.如权利要求1所述的方法，其特征在于，所述步骤3的建立所述设备端与所述管脚的多对一关系为：
建立所述设备端的至少两个数字通道与所述管脚的对应关系。
3.如权利要求1所述的方法，其特征在于，在步骤2后，还包括：
步骤21：建立数字通道小组，将至少两个所述数字通道的信息置于所述数字通道小组内。
4.如权利要求3所述的方法，其特征在于，所述步骤3的建立所述设备端与所述管脚的一对一关系为：
建立所述设备端的所述数字通道小组与所述管脚的对应关系。
5.如权利要求1所述的方法，其特征在于，所述管脚为数字输入/输出管脚。
6.一种数字测试系统，其特征在于，所述数字测试系统用于测试待测器件所需的频率高于测试设备的频率的待测器件，包括：
通道与管脚定义模块：用于定义测试设备端的至少两个通道对应待测器件端的其中一个管脚；
定义通道模块：对所述通道、所述管脚进行定义：将所述通道、所述管脚均定义为数字通道；
定义对应关系模块：用于建立所述设备端与所述管脚的对应关系：所述对应关系包括多对一关系和一对一关系；
定义数字通道模块：用于对每个所述数字通道进行定义；
所述定义数字通道模块包括：
加载波形信号单元，用于对每个所述数字通道各加载波形信号；包括：
周期等分子单元，用于将每个所述数字通道的周期等分，等分的份数为所有所述数字通道的个数，定义等分后的时间段为小周期；
波形分配子单元，用于每个所述数字通道加载的测试待测器件需要的波形信号只分布在一个小周期内，其余小周期内无波形信号，且每个所述数字通道加载的波形信号分别置于不同的所述小周期；
信号传输模块:用于应用定义数字通道模块定义的每个所述数字通道，完成所述设备端的每个所述数字通道加载的测试待测器件需要的波形信号根据对应关系传输至所述待测器件的一个管脚，所述管脚接收的周期信号为在每个所述小周期内均加载有对应每个所述数字通道的小周期加载的波形信号。
7.如权利要求6所述的系统，其特征在于，所述定义对应关系模块的建立所述设备端与所述管脚的多对一关系为：
建立所述设备端的至少两个数字通道与所述管脚的对应关系。
8.如权利要求6所述的系统，其特征在于，所述定义对应关系模块还包括：
建立数字通道小组单元：用于建立数字通道小组，将至少两个所述数字通道的信息置于所述数字通道小组内。
9.如权利要求8所述的系统，其特征在于，所述定义对应关系模块的建立所述设备端与所述管脚的一对一关系为：
建立所述设备端的所述数字通道小组与所述管脚的对应关系。
10.如权利要求6所述的系统，其特征在于，所述管脚为数字输入/输出管脚。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246248B1 (en) * 1998-08-31 2001-06-12 Ando Electric Co., Ltd. Tester for detecting an abnormal quiescent power supply current in a device under test
CN1797001A (zh) * 2004-12-30 2006-07-05 因芬尼昂技术股份公司 用于产生高频信号的设备和方法
CN101527806A (zh) * 2008-03-07 2009-09-09 富士通株式会社 影像信号处理装置及影像信号处理方法
CN102798814A (zh) * 2012-08-29 2012-11-28 上海宏力半导体制造有限公司 增大测试信号频率的方法以及测试信号产生设备
CN106291099A (zh) * 2016-07-29 2017-01-04 上海华岭集成电路技术股份有限公司 芯片端口频率测试方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246248B1 (en) * 1998-08-31 2001-06-12 Ando Electric Co., Ltd. Tester for detecting an abnormal quiescent power supply current in a device under test
CN1797001A (zh) * 2004-12-30 2006-07-05 因芬尼昂技术股份公司 用于产生高频信号的设备和方法
CN101527806A (zh) * 2008-03-07 2009-09-09 富士通株式会社 影像信号处理装置及影像信号处理方法
CN102798814A (zh) * 2012-08-29 2012-11-28 上海宏力半导体制造有限公司 增大测试信号频率的方法以及测试信号产生设备
CN106291099A (zh) * 2016-07-29 2017-01-04 上海华岭集成电路技术股份有限公司 芯片端口频率测试方法

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