CN109102071B - 一种神经元电路以及神经网络电路 - Google Patents

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Abstract

本发明公开了一种神经元电路，包括忆阻元件、触发元件、反馈元件以及与门电路，其中忆阻元件用于接收激励信号，触发元件与忆阻元件连接，并接收电路的时钟控制信号与忆阻元件输出的信号，反馈元件用于连接触发元件的输出端以及忆阻元件的输入端，并控制忆阻元件的输入端的电压，与门电路用于对触发元件的输出信号和时钟控制信号执行“与”运算，并将与门电路的输出信号作为神经元电路的输出信号。本发明还涉及一种神经网络电路。

Description

一种神经元电路以及神经网络电路
技术领域
本发明涉及人工智能领域，具体涉及一种神经元电路以及神经网络电路。
背景技术
传统的神经元电路基于CMOS器件构成，且仅仅只由电容器和几十个晶体管构成，无法大规模集成。而且基于COMS器件构成的神经元电路只能通过外加的控制电路和软件编程来实现自我学习，即没有内在的自我学习能力，并且功耗较高。
现有技术中，虽然神经元电路可以基于忆阻器构成，然而大部分的神经元电路是采用电容器或者是无源部件来实现积分发射的过程，不具有级联效果和驱动能力，因此在大规模集成的神经网络中，仍然欠缺可与突触器件相匹配的神经元电路。
发明内容
本发明旨在提供一种可高密度集成的神经元电路。
本发明的实施例提供一种神经元电路，包括：
忆阻元件，所述忆阻元件用于接收激励信号；
触发元件，所述触发元件与所述忆阻元件连接，并接收所述电路的时钟控制信号与所述忆阻元件输出的信号；
反馈元件，所述反馈元件用于连接所述触发元件的输出端以及所述忆阻元件的输入端，并控制所述忆阻元件的输入端的电压；以及
与门电路，用于对所述触发元件的输出信号和所述时钟控制信号执行“与”运算；
其中，所述与门电路的输出信号作为所述神经元电路的输出信号。
进一步地，所述忆阻元件的初始态为高阻非导通状态，并在所述忆阻元件的输入端的电压大于所述忆阻元件的第一阈值电压后，处于低阻导通状态。
进一步地，所述忆阻元件通过累积所述激励信号在所述忆阻元件的输入端的电压，使得所述忆阻元件的输入端的电压大于所述忆阻元件的第一阈值电压。
进一步地，当所述忆阻元件的输入端的电压小于所述忆阻元件的第二阈值电压时，所述忆阻元件自发回到高阻非导通状态；
其中，所述第一阈值电压大于所述第二阈值电压。
进一步地，当所述触发元件的输出端输出信号时，所述反馈元件导通，并降低所述忆阻元件的输入端的电压，使所述忆阻元件自发回到所述高阻非导通状态。
进一步地，所述忆阻元件为易失性阈值转变忆阻元件。
进一步地，所述易失性阈值转变忆阻元件包括：
衬底；
第一电极层，所述第一电极层位于所述衬底上；
功能层，所述功能层位于第一电极层上；以及
第二电极层，所述第二电极层位于所述功能层上；
其中，所述功能层用于隔离所述第一电极层与所述第二电极层，使所述忆阻元件的初始态为高阻非导通状态，并为所述忆阻元件由高阻非导通状态变为低阻导通状态提供生长媒介。
进一步地，所述衬底采用硅片、石英或有机柔性薄膜制成；
所述第一电极层采用惰性导电金属材料制成；
所述功能层采用绝缘体或半导体材料制成；
所述第二电极层采用导电金属材料制成。
进一步地，所述第一电极层采用Pd、Au、Ru、Pt，TiN、TaN、ITO、W、Ta中的至少一种制成；
所述功能层采用SiO2、HfO2、SiNx、TaOx、MgOx、a-Si、NbOx、VOx、AM4Q8中的至少一种制成，其中A为Ga或Ge，M为V、Nb、Ta或Mo，Q为S或Se；
所述第二电极层采用Ag、Cu、Pd、Au、Ru、Pt，TiN、TaN、ITO、W、Ta中的至少一种制成。
进一步地，所述电路还包括突触元件，用于调整所述激励信号的强度。
进一步地，所述电路还包括：
第一偏置元件，所述第一偏置元件的一端与所述忆阻元件的输入端相连，所述第一偏置元件的另一端接地；
第二偏置元件，所述第二偏置元件的一端与所述忆阻元件的输出端相连，所述第二偏置元件的另一端接地。
进一步地，所述突触元件为非易失性忆阻器件。
根据本发明的另一方面，本发明的实施例还提供了一种神经网络电路，包括：
多个如上述所述的任一项神经元电路；以及
多个突触元件，所述突触元件用于连接相邻两个所述神经元电路。
进一步地，通过所述突触元件的电导值的大小调整所述神经元电路的输入信号的强度。
与现有技术相比，本发明具有以下优点之一：
1、利用新型的易失性阈值转变忆阻器件作为神经元的积分部件，可以具有生物神经元的积分发射的特点，有利于实现类脑神经芯片的制作。
2、通过数字触发器实现输出信号的时钟控制，并通过与门输出，提高了神经元的驱动能力。
3、本发明提供的神经元电路结构简单，其相关器件均可在最先进的CMOS节点下制备，有利于电路高密度集成，并且利用阈值转变器件的易失性特性，相比于传统CMOS电路减少了重置操作，能耗大大降低。
附图说明
通过下文中参照附图对本发明所作的描述，本发明的其他目的和优点将显而易见，并可帮助对本发明有全面的理解。
图1为本发明实施例提供的神经元电路的结构示意图；
图2为本发明实施例提供的忆阻元件的结构示意图；
图3-图5为本发明实施例提供的忆阻元件的制作过程示意图；
图6为本发明提供的忆阻元件在单个脉冲激励下的瞬态响应特性示意图；
图7本发明提供的神经元电路在连续电压脉冲输入下各节点的输出信号以及最终的输出信号的电位示意图；
图8本发明实施例提供的神经网络电路示意图；以及
图9为图8中神经网络电路的输出动作电位时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一个实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。
如图1所示，本发明实施例提供了一种神经元电路100，包括忆阻元件M1、触发元件D1、反馈元件T1以及与门电路A1。
图1示出的忆阻元件M1用于接收激励信号，其可以是易失性阈值转变忆阻元件M1，这样可以具有积分累加效果以及易失性的特点。忆阻元件M1初始态可以是高阻非导通状态，当忆阻元件M1累积的输入激励信号的强度达到一定程度时，忆阻元件M1可以变成低阻导通状态，当忆阻元件M1的输入端没有信号输入或者信号强度很小时，忆阻元件M1由低阻导通状态自发恢复到初始的高阻非导通状态。
在本实施例中，忆阻元件M1通过形成完整的导电通路来改变导通状态，并且忆阻元件M1在形成导电通路的过程中，一直处于高阻非导通状态，一旦导电通路形成，忆阻元件M1导通，进而由初始的高阻非导通状态变成低阻导通状态。当导电通路形成后，若输入激励信号不足以维持导电通路的稳定存在时，忆阻元件M1中的导电通路断裂，并自发回到高阻非导通状态。需要说明的是，在导电通路形成的过程中，输入激励可以使得导电通路生长速度要大于忆阻元件M1自发恢复的速度。
具体的，当通过忆阻元件M1累积效果使得忆阻元件M1的输入端的电压大于忆阻元件M1的第一阈值电压时，忆阻元件M1由初始的高阻非导通状态变成低阻导通状态，当忆阻元件M1的输入端的电压小于忆阻元件M1的第二阈值电压时，忆阻元件M1自发回到高阻非导通状态，其中，第一阈值电压大于第二阈值电压。
在本实施例中，图6示出了易失性阈值转变忆阻元件M1在单个脉冲输入激励下的瞬态响应。当电压脉冲施加到忆阻元件M1上之后，经过一段时间的积分延时累加过程后，忆阻元件M1变成低阻导通状态，当脉冲激励信号撤掉之后，忆阻元件M1经过短暂的恢复过程之后，自发回到高阻非导通状态。
在本实施例中，如图2所示，忆阻元件M1可以包括衬底11、第一电极层12、功能层13以及第二电极层14，共四层结构，并且第一电极层12与功能层13位于衬底11与第二电极层14之间，第一电极层12位于衬底11与功能层13之间，即第一电极层12位于衬底11上，功能层13位于第一电极层12上，第二电极层14位于功能层13上。其中，功能层13用于隔离第一电极层12与第二电极层14，这样可以使忆阻元件M1的初始态为高阻非导通状态，功能层13还可以为忆阻元件M1由高阻非导通状态变为低阻导通状态提供生长媒介。
在进一步较佳实施例中，衬底11可以采用硅片、石英或有机柔性薄膜制成；第一电极层12采用惰性导电金属材料制成，例如，第一电极层12可以采用Pd、Au、Ru、Pt，TiN、TaN、ITO、W、Ta中的至少一种制成；功能层13采用绝缘体或半导体材料制成，例如，功能层13可以采用SiO2、HfO2、SiNx、TaOx、MgOx、a-Si、NbOx、VOx、AM4Q8中的至少一种制成，其中A可以为Ga或Ge，M可以为V、Nb、Ta或Mo，Q可以为S或Se；第二电极层14采用导电金属材料制成，例如，第二电极层14可以采用Ag、Cu、Pd、Au、Ru、Pt，TiN、TaN、ITO、W、Ta中的至少一种制成。
如图3-图5所示，示出了本发明实施例提供的忆阻元件M1具体制备过程。首先，可以在衬底11上形成第一电极层12，其次，在第一电极层12上形成功能层13，最后在功能层13上形成第二电极层14。
具体的，可以通过电子束蒸发、脉冲激光沉积或溅射中的一种完成第一电极材料的制备，以及通过电子束蒸发、化学气相沉积、脉冲激光沉积、原子层沉积或溅射方法中的一种完成第二电极层14材料的制备，然后可以通过光刻、剥离等方式在硅片上沉积第一电极材料，以形成第一电极层12，可以通过沉积的方式在第一电极层12上形成功能层13，例如可以通过化学气相沉积、磁控溅射、电子束蒸发、脉冲激光沉积、原子层沉积等方法在第一电极层12上沉积功能层13，最好通过光刻、剥离在功能层13上沉积第二电极层14材料，以形成第二电极层14。
例如，可以在衬底11上通过光刻制备第一电极层12图形，并通过沉积的方式制备第一电极层12薄膜，然后在第一电极层12上通过光刻制备功能层13图形，并通过沉积的方式制备功能层13薄膜，最后在功能层13上通过光刻制备第二电极层14图形，并通过沉积的方式制备第二电极层14薄膜，以此完成易失性阈值转变忆阻元件M1的制备。
图1示出的触发元件D1用于与忆阻元件M1连接，并接收电路的时钟控制信号CLK与忆阻元件M1输出的信号，且该时钟控制信号CLK为全局时钟信号。
在本实施例中，触发元件D1可以作为神经元电路100输出的时钟控制单元，实现输出信号的时钟控制。触发元件D1的输入端的时钟控制信号CLK与神经元电路100输入端的信号的时序一致，这样就可以使得神经元电路100输出端的神经元信号与输入端的神经元信号在形式上一致，减少电路中神经信号类型。在本实施例中，触发元件D1可以是下降沿触发或电平触发的D触发器，并且其还可以在CMOS管的最小工艺节点下制备，这样有利于大规模集成。
图1示出的反馈元件T1可以用于连接触发元件D1的输出端以及忆阻元件M1的输入端，并控制忆阻元件M1的输入端的电压。
具体的，反馈元件T1可以是一个MOS管，其栅极与D触发器的输出端相连，并将D触发器的输出信号作为驱动信号，反馈元件T1的栅极偏压为D触发器的输出信号；漏极与忆阻元件M1的输入端相连，源极和衬底11接地。这样，当触发元件D1的输出端有信号输出时，即当D触发器的输出信号为高电平时，反馈元件T1的源极和漏极导通，这样就可以使得忆阻元件M1的输入端的电压下拉至零电位，从而为忆阻元件M1自发回到高阻非导通状态提供恢复期，且在恢复期内，神经元电路100不响应任何信号，并为下一次信号响应做准备。作为反馈元件T1的MOS管也可以在其最小工艺节点下制备，利于大规模集成。
图1示出的与门电路A1可以用于对触发元件D1的输出信号和时钟控制信号CLK执行“与”运算，并将与门电路A1的输出信号作为神经元电路100的输出信号。这样提高了神经元的驱动能力。
在本实施例中，神经元电路100还可以包括突触元件S1，用于调整输入到忆阻元件M1的激励信号的强度。突触元件S1可以是非易失性的忆阻器件，具有高阻态和低阻态两种状态。
具体的，通过改变突触元件S1的电导值调整输入到神经元电路100的激励信号的强度，并且突触元件S1的电导值越大，则神经元电路100接收的信号强度越大，激发后神经元电路100产生动作电位输出的脉冲频率越小，反之则神经元电路100产生动作电位输出的脉冲频率越大。
在本实施例中，神经元电路100还可以包括第一偏置元件T2，第一偏置元件T2的一端与忆阻元件M1的输入端相连，第一偏置元件T2的另一端接地。第二偏置元件T3，第二偏置元件T3的一端与忆阻元件M1的输出端相连，第二偏置元件T3的另一端接地。
具体的，第一偏置元件T2可以是CMOS管，其漏极与忆阻元件M1的输入端相连，源极与衬底11接地，并在栅极施加一个小的恒压偏置。第二偏置元件T3也可以是CMOS管，其漏极与忆阻元件M1的输出端相连，源极与衬底11接地，并在栅极施加一个小的恒压偏置。
这样，可以使得第一偏置元件T2偏置后的源漏电阻远大于第二偏置元件T3在偏置状态下的沟道电阻，第一偏置元件T2偏置后的沟道电阻小于突触元件S1在高阻态下的电阻，大于突触元件S1在低阻状态下的电阻，需要说明的是，第一偏置元件T2的源漏电阻是第二偏置元件T3在偏置状态下的沟道电阻的10倍以上。并且通过在第二偏置元件T3栅极施加一个小的偏压，可以使得第二偏置元件T3的源漏电阻略大于忆阻元件M1的导通电阻，第二偏置元件T3的沟道电阻远小于忆阻元件M1的高阻态的电阻，大于忆阻元件M1的低阻态时的电阻。
在进一步较佳实施例中，激励输入信号可以是电流激励，也可以是电压激励，并且神经元电路100的输出是通过激励输入信号在时间上的累加产生的，输出信号的周期频率在预定范围内会随着输入激励的增大而增大。
图7示出了本发明实施例提供的神经元电路100产生动作电位过程中各个节点的电位图。其中，输入脉冲信号Vin和时钟控制信号CLK的时序一致，并且当多个输入脉冲输入到神经元电路100之后，忆阻元件M1进行积分，当达到忆阻元件M1的第一电压阈值之后(即忆阻元件M1中形成导电通路，忆阻元件M1导通)，节点2上电位突然增加。节点2的信号V2作为触发元件D1的输入，使得触发元件D1输出端OUT1上有信号输出，OUT1的输出信号Vout1与时钟控制信号Vclk进行逻辑与运算后，作为神经元电路100的输出信号Vout。
根据本发明的另一个方面，如图8所示，本发明的实施例提供了一种神经网络电路，包括多个如上述的任一项神经元电路100；以及多个突触元件S1，突触元件S1用于连接相邻两个神经元电路100。其中可以通过突触元件S1的电导值的大小调整神经元电路100的输入信号的强度。
图9示出了图8所示的3个神经元电路100级联的输出信号的点位图，输入信号在第一个神经元上积分使得神经元S21中的阈值转变忆阻元件M1导通之后产生输出信号out1，该输出信号out1又作为第二个神经元S22的输入使得第二个神经元经过积分之后产生输出信号out2，第二个神经元的输出out2又作为第三个神经元S23的输入信号，第三个神经元在接收了第二个神经元的输入之后经过积分过程使得神经元S23中的阈值转变忆阻元件M1导通产生输出信号。并且，可以通过突触元件的电导值的大小调整神经元电路100的输入信号的强度，即通过突触S11调整神经元S21的输入信号Vin的强度，通过突触S12调整神经元S22的输入信号out1的强度，通过突触S13调整神经元S23的输入信号out2的强度。由此可见，本发明实施例提出的神经元电路100具有级联功能。当然，神经网络电路并不仅仅限于图8示出的3个神经元电路100的连接，可以根据实际情况增加或减少神经元电路100的数量，以此满足实际需求。
与现有技术相比，本发明的实施例可以具有以下优点：
1、利用新型的易失性阈值转变忆阻器件作为神经元的积分部件，可以具有生物神经元的积分发射的特点，有利于实现类脑神经芯片的制作。
2、通过数字触发器实现输出信号的时钟控制，并通过与门输出，提高了神经元的驱动能力。
3、本发明提供的神经元电路结构简单，其相关器件均可在最先进的CMOS节点下制备，有利于电路高密度集成，并且利用阈值转变器件的易失性特性，相比于传统CMOS电路减少了重置操作，能耗大大降低。
对于本发明的实施例，还需要说明的是，在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合以得到新的实施例。
最后应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。

Claims (14)

1.一种神经元电路，包括：
忆阻元件，所述忆阻元件用于接收并累积激励信号；
触发元件，所述触发元件与所述忆阻元件连接，并接收所述电路的时钟控制信号与所述忆阻元件输出的信号；
反馈元件，所述反馈元件用于连接所述触发元件的输出端以及所述忆阻元件的输入端，并控制所述忆阻元件的输入端的电压；以及
与门电路，用于对所述触发元件的输出信号和所述时钟控制信号执行“与”运算；
其中，所述与门电路的输出信号作为所述神经元电路的输出信号。
2.如权利要求1所述的神经元电路，其特征在于，所述忆阻元件的初始态为高阻非导通状态，并在所述忆阻元件的输入端的电压大于所述忆阻元件的第一阈值电压后，处于低阻导通状态。
3.如权利要求2所述的神经元电路，其特征在于，所述忆阻元件通过累积所述激励信号在所述忆阻元件的输入端的电压，使得所述忆阻元件的输入端的电压大于所述忆阻元件的第一阈值电压。
4.如权利要求2所述的神经元电路，其特征在于，当所述忆阻元件的输入端的电压小于所述忆阻元件的第二阈值电压时，所述忆阻元件自发回到高阻非导通状态；
其中，所述第一阈值电压大于所述第二阈值电压。
5.如权利要求4所述的神经元电路，其特征在于，当所述触发元件的输出端输出信号时，所述反馈元件导通，并降低所述忆阻元件的输入端的电压，使所述忆阻元件自发回到所述高阻非导通状态。
6.如权利要求2-5任一项所述的神经元电路，其特征在于，所述忆阻元件为易失性阈值转变忆阻元件。
7.如权利要求6所述的神经元电路，其特征在于，所述易失性阈值转变忆阻元件包括：
衬底；
第一电极层，所述第一电极层位于所述衬底上；
功能层，所述功能层位于第一电极层上；以及
第二电极层，所述第二电极层位于所述功能层上；
其中，所述功能层用于隔离所述第一电极层与所述第二电极层，使所述忆阻元件的初始态为高阻非导通状态，并为所述忆阻元件由高阻非导通状态变为低阻导通状态提供生长媒介。
8.如权利要求7所述的神经元电路，其特征在于，
所述衬底采用硅片、石英或有机柔性薄膜制成；
所述第一电极层采用惰性导电金属材料制成；
所述功能层采用绝缘体或半导体材料制成；
所述第二电极层采用导电金属材料制成。
9.如权利要求8所述的神经元电路，其特征在于，
所述第一电极层采用Pd、Au、Ru、Pt，TiN、TaN、ITO、W、Ta中的至少一种制成；
所述功能层采用SiO2、HfO2、SiNx、TaOx、MgOx、a-Si、NbOx、VOx、AM4Q8中的至少一种制成，其中A为Ga或Ge，M为V、Nb、Ta或Mo，Q为S或Se；
所述第二电极层采用Ag、Cu、Pd、Au、Ru、Pt，TiN、TaN、ITO、W、Ta中的至少一种制成。
10.如权利要求6所述的神经元电路，其特征在于，所述电路还包括突触元件，用于调整所述激励信号的强度。
11.如权利要求10所述的神经元电路，其特征在于，所述电路还包括：
第一偏置元件，所述第一偏置元件的一端与所述忆阻元件的输入端相连，所述第一偏置元件的另一端接地；
第二偏置元件，所述第二偏置元件的一端与所述忆阻元件的输出端相连，所述第二偏置元件的另一端接地。
12.如权利要求10所述的神经元电路，其特征在于，所述突触元件为非易失性忆阻器件。
13.一种神经网络电路，包括：
多个如权利要求1-12任一项所述的神经元电路；以及
多个突触元件，所述突触元件用于连接相邻两个所述神经元电路。
14.如权利要求13所述的神经网络电路，其特征在于，通过所述突触元件的电导值的大小调整所述神经元电路的输入信号的强度。
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