CN113311702B - 一种基于Master-Slave神经元的人工神经网络控制器 - Google Patents

一种基于Master-Slave神经元的人工神经网络控制器 Download PDF

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Abstract

本发明提出一种基于Master‑Slave神经元的人工神经网络控制器，属于人工神经网络硬件实现技术领域。该控制器包括：一个Master神经元模块、多个独立的Slave神经元模块以及一个非挥发忆阻器阵列；其中，所述Master神经元模块包含多个独立的Master神经元，每个Master神经元分别连接非挥发忆阻器阵列和每个Slave神经元模块，非挥发忆阻器阵列分别连接每个Slave神经元模块。本发明的Master神经元收到新的任务信息后，在不改变神经网络保存的已经过训练的信息的前提下，通过训练新的Slave神经元对新信息进行学习，从而使人工神经网络具有像生物神经网络一样的自适应和学习能力。

Description

一种基于Master-Slave神经元的人工神经网络控制器
技术领域
本发明属于人工神经网络硬件实现技术领域，特别提出一种基于Master-Slave神经元的人工神经网络控制器。
背景技术
受大脑神经网络神经元和突触级联结构启发的人工神经网络在图片、语音识别等领域展现出了非常强大的能力。并且，人工神经网络的这种级联计算架构也被认为是解决冯诺依曼计算体系架构在处理大量信息时候所遇到的存储墙问题的最有效途径。人工神经网络所展现出的对信息的处理能力也进一步激发了人工智能领域向自然界、向生物、向人类大脑学习的热情。对新事物，新环境的适应和学习能力是人类能够生存下去的关键。
要想使当前人工神经网络具有一定的信息处理能力，就需要大量的数据来对其进行训练。这个训练过程复杂，且耗能、耗时。并且一旦完成训练，神经网络就只能处理经过训练的任务。如需处理新的任务，就要覆盖原有信息，需要对其进行重新训练。人脑对新环境，新信息具有非常强的适应能力、学习能力和处理能力。生物学的研究也证明人脑中有负责接收并处理新知识的区块。如何使人工神经网络更加智能化，具有像人脑一样对新事物，新信息具有不断的学习和适应能力，是当前人工神经网络需要解决的关键问题之一。
最近人工神经网络算法和架构上提出了一种深度进化强化学习新框架，希望能够创建出学会动物进化法则的具身智能体。新型神经形态硬件平台是高效运行智能复杂的神经网络架构和算法的基础。虽然在算法架构上已经有科学家提出了人工神经网络进化和学习新任务的方法，但在目前还没有相关的硬件实现该方法。
发明内容
本发明的目的是为填补已有技术的空白之处，提出一种基于Master-Slave神经元的人工神经网络控制器。本发明为构建具有不断学习新任务和适应新环境的进化能力的人工神经网络实现提供了硬件实现方式，填补了人工神经网络具备进化学习能力的硬件实现方面的空白，为构建更智能化人工神经网络提供了硬件实现基础。
本发明一种基于Master-Slave神经元的人工神经网络控制器，其特征在于，包括：一个 Master神经元模块、多个独立的Slave神经元模块以及一个非挥发忆阻器阵列；其中，所述Master神经元模块包含多个独立的Master神经元，每个Master神经元分别连接非挥发忆阻器阵列和每个Slave神经元模块，非挥发忆阻器阵列分别连接每个Slave神经元模块；
所述Master神经元模块中每个Master神经元用于接收经过编码的外部输入电压信号，然后将该电压信号发送给非挥发忆阻器阵列；
所述非挥发忆阻器阵列用于接收对应的Master神经元发出的电压信号，然后将该电压信号发送给每个Slave神经元模块；
所述每个Slave神经元模块用于接收非挥发忆阻器阵列发出的电压信号；若Slave神经元模块是训练过的，则该Slave神经元模块向输出该电压信号的Master神经元发送反馈信号；若Slave神经元模块是未训练过的，则该Slave神经元模块不产生反馈信号。
本发明的特点及有益效果：
本发明采用物理机制更接近生物神经网络中离子动态过程的忆阻器来实现网络的权重存储和神经元的阈值调整，在硬件实现的面积和功耗上相较于采用基于电子迁移的晶体管电路更具有优势，比如传统硬件平台采用SRAM来存储神经网络的权重，存1bit的数据就至少需要6个晶体管，而采用忆阻器，一个简单的两端器件就能存储高至8bit的数据。本发明所提出的这种基于神经形态器件的硬件平台为构建更高效，更智能化的人工神经网络提供了支撑。
本发明提出了一种基于Master-Slave神经元的人工神经网络控制器，Master神经元收到新的任务信息后，在不改变神经网络保存的已经过训练的信息的前提下，通过训练新的 Slave神经元，对新信息进行学习。从而使人工神经网络具有像生物神经网络一样的自适应和学习能力。所提出的神经网络架构解决了当前人工神经网络不能持续学习的问题，为构建更加智能化的人工神经网络提供技术储备。
附图说明
图1为本发明的一种基于Master-Slave神经元的人工神经网络控制器的结构示意图。
图2为本发明中单个Master神经元结构示意图。
图3为本发明中Slave神经元模块结构示意图。
图4为本发明的工作原理图。
图5为本发明的Master-Slave神经网络结构图和算法流程图
具体实施方式
本发明提出一种基于Master-Slave神经元的人工神经网络控制器，结构如图1所示，包括：一个Master神经元模块、多个独立的Slave神经元模块以及一个非挥发忆阻器阵列；其中，所述Master神经元模块包含多个独立的Master神经元，每个Master神经元分别连接非挥发忆阻器阵列和每个Slave神经元模块，非挥发忆阻器阵列分别连接每个Slave神经元模块；
所述Master神经元模块中每个Master神经元用于接收经过编码的外部输入电压信号，然后将该电压信号发送给非挥发忆阻器阵列中对应的非挥发忆阻器。
所述非挥发忆阻器阵列用于接收对应的Master神经元发出的电压信号，然后将该电压信号发送给每个Slave神经元模块。
所述每个Slave神经元模块用于接收非挥发忆阻器阵列发出的电压信号；若Slave神经元模块是训练过的，则该Slave神经元模块向输出该电压信号的Master神经元发送反馈信号；若Slave神经元模块是未训练过的，则该Slave神经元模块不产生反馈信号。
进一步地，每个Master神经元的结构如图2所示，包括:控制驱动单元，数据存锁单元和数据传输模块。所述控制驱动单元连接数据存锁单元及每个Slave神经元模块，数据存锁单元连接数据传输模块，数据传输模块连接非挥发忆阻器阵列中该Master神经元对应的非挥发忆阻器。
其中，Master神经元中的控制驱动单元用于接收经过编码的外部输入电压信号。其中，外部输入信号可以是图片，声音和视频等外部传感器所采集的信号，然后将该电压信号存储在数据存锁单元中；控制驱动单元还用于从每个Slave神经元模块接收反馈信号，从而判定该Slave神经元模块是否经过训练：如果控制驱动单元接收到了Slave神经元模块返回的反馈信号，则表示该Slave神经元模块能对Master神经元接收到的外部输入电压信号进行识别处理；如果控制驱动单元没有接收到Slave神经元模块返回的反馈信号，则控制驱动模块通过非挥发忆阻器阵列中该Master神经元对应的非挥发忆阻器对该Slave神经元模块发送训练指令。
所述数据存锁单元用于暂时存储从控制驱动单元接收的外部输入电压信号，然后根据数据传输模块发送的使能信号将该存储的电压信号发送给数据传输模块。
所述数据传输模块用于接收从数据存锁单元发送的电压信号然后将该电压信号传输到非挥发忆阻器阵列中该Master神经元对应的非挥发忆阻器。其中，Master神经元输出的电压信号通过数据传输模块可以经过对应的非挥发忆阻器传输给后面的Slave神经元模块。
进一步地，所述非挥发忆阻器阵列由多个基于导电细丝的非挥发忆阻器组成，例如基于HfOx，TaOx等的氧空位导电细丝型忆阻器，或基于Ag离子，Cu离子等的金属离子导电细丝型忆阻器。所述非挥发忆阻器阵列为交叉点阵结构，阵列中非挥发忆阻器的数量等于Master神经元数量和与之相连的Slave神经元数量相乘。所述非挥发忆阻器阵列中每个非挥发忆阻器接收来自Master神经元模块中对应Master神经元的输出电压信号。所述电压信号经过非挥发忆阻器阵列，传输到每个Slave神经元模块。
进一步地，所述每个Slave神经元模块，结构如图3所示，包含多个Slave神经元和一个分类器，每个Slave神经元是一个非挥发忆阻器和一个阈值开关忆阻器的串联组，每个Slave 神经元中非挥发忆阻器的输入端连接非挥发忆阻器阵列中非挥发忆阻器的输出端，阈值开关忆阻器的输出端连接分类器的输入端，分类器的输出端连接每个Master神经元中的控制驱动单元的输入端。每个Slave神经元模块从非挥发忆阻器阵列的各非挥发忆阻器接收对应该Slave神经元模块中每个Slave神经元的分压。如果该Slave神经元是经过训练的，非挥发忆阻器阵列中的非挥发忆阻器器件电阻值和Slave神经元内的非挥发忆阻器器件电阻值的分压，使得该Slave神经元阈值开关忆阻器上的压降与该阈值开关忆阻器阈值电压匹配，从而使得阈值开关忆阻器发放一定频率的脉冲信号。如果Slave神经元是没有经过训练的，非挥发忆阻器阵列中的非挥发忆阻器处于高电阻状态，Slave神经元中的非挥发忆阻器也处于高电阻状态，Slave神经元中的阈值开关忆阻器上的压降会一直小于该阈值开关忆阻器阈值电压，则该Slave神经元的阈值开关忆阻器不会发放脉冲。各Slave神经元产生的脉冲输入所在Slave神经元模块的分类器，然后该分类器产生对应的反馈信号返回给输入信号对应的 Master神经元的控制驱动单元。
进一步地，每个Master神经元的控制驱动单元接收各Slave神经元模块的反馈信号，如果Slave神经元模块返回了标志其发放脉冲的反馈信号，则表示该Slave神经元模块能对 Master神经元接收到的外部输入电压信号进行识别处理。如果Slave神经元没有返回标志脉冲发放的信号，则Master神经元的控制驱动单元对该Slave神经元模块发出训练指令。其中，该Slave神经元模块中只要存在一个Slave神经元发放脉冲频率大于一个设定的阈电压值时， Slave神经元模块就会给Master神经元的控制驱动单元返回标志发放脉冲的信号，则认为该 Slave神经元模块是被训练过的。这个阈值可以根据实际应用进行设置。
进一步地，本发明控制器的工作原理如图4所示；图4中，v0-vn为神经网络输入(对应 Master神经元模块中n个Master神经元得到的外部输入电压信号)；m0-mn为神经网络权重 (对应非挥发忆阻器阵列中n个非挥发忆阻器)；ms0-msn为Slave神经元的偏置单元，为神经元提供发放的阈值，其硬件实现为每个Slave神经元中的非挥发型忆阻器；s0-sn为神经网络的胞体单元，实现脉冲发放功能，其硬件实现为每个Slave神经元中的阈值开关忆阻器。经过训练的神经网络权重和偏置单元的串联电阻小于胞体器件的关闭电阻，大于胞体器件的开启电阻，以保证神经网络有输入时，胞体器件能够持续向下一级神经元发放脉冲。未经训练的神经网络权重和偏置单元的电阻为忆阻器的初始电阻，通常情况下为Gohm量级，远远大于胞体器件的初始电阻约几百Mohm量级。这种情况下神经网络的输入不会触发胞体器件发放脉冲。训练模式下，对未训练的SLAVE神经元模块中每一个Slave神经元上施加一个额外的偏置电压vb可以同时将权重单元(非挥发忆阻器阵列)和偏置单元(Slave神经元的非挥发忆阻器)的忆阻器置为低电阻状态，并通过内部动态平衡过程，使得训练后的胞体(阈值开关忆阻器)能够发放脉冲。
本发明将神经网络中的神经元主要分成Master和Slave两种。Master神经元负责接收(外部输入信号和Slave神经元返回的反馈信号)，并向下层Slave神经元发送所接收到的信息。如果向下层发送的信息能够激活已有的Slave神经元(使得Slave神经元能够发放脉冲)，那么证明所接收到的信息是已有的先验信息。并且可以根据激活的Slave神经元种类来对所接收的信息进行编码和分类处理。如果Master神经元向下发送的信息没有激活任何已有的 Slave神经元，Master神经元发出训练指令，针对所接收到的新信息训练新的Slave神经元。
图5为本发明的Master-Slave神经网络结构图和算法流程图。其中，w0-wn为master神经元和slave神经元相连接的忆阻器阵列中忆阻器的电导值。s0-sn为Slave神经元的阈值，外部输入电压向量V和非挥发忆阻器阵列的电导W的乘积为输出电流，该电流和Slave神经元的非挥发忆阻器电阻Rn相乘，得到的电压大于阈值开关忆阻器的阈值则Slave神经元发放脉冲，否则slave神经元不发放脉冲。
在实际操作中会把输入量(外部的电压信号)化成一组向量。如果采用忆阻器阵列来存储神经网络参数的话，可以将输入向量转换成电压信号。非挥发忆阻器阵列作为连接Master神经元和Slave神经元的元件。神经网络将信息编码成输入电压和非挥发忆阻器电导相乘，之后加和的信息。经过编码的信息输入到下层Slave神经元，如果超过Slave神经元的阈值，则该信息为已经被训练的信息。并可以根据所激活的Slave神经元输出信息，来对输入信号分类。如果所输入信号没有触发任何一个Slave神经元，或者接收到信号的Slave神经元的输出跟经过训练，所期望的输出不匹配。神经网络执行训练新Slave神经元的指令。训练方式可以根据接收到的信息模式采用有监督的反向传输训练，或者无监督的赫伯学习规则进行训练。比如，一些静态图片类识别的任务一般采用有监督的反向传播方式进行训练。包含大量时序信息的任务一般采用无监督的赫伯学习规则进行训练。从硬件实现角度来讲，就是把连接新的Slave神经元的非挥发忆阻器阵列中的非挥发忆阻器从初始高电导状态调节到合适电导状态，使得Master神经元接收的输入电压信号经过与调整后的忆阻器电导的乘加值能够触发新的Slave神经元按规则发放脉冲输出。

Claims (4)

1.一种基于Master-Slave神经元的人工神经网络控制器，其特征在于，包括：一个Master神经元模块、多个独立的Slave神经元模块以及一个非挥发忆阻器阵列；其中，所述Master神经元模块包含多个独立的Master神经元，每个Master神经元分别连接非挥发忆阻器阵列和每个Slave神经元模块，非挥发忆阻器阵列分别连接每个Slave神经元模块；
所述Master神经元模块中每个Master神经元用于接收经过编码的外部输入电压信号，然后将该电压信号发送给非挥发忆阻器阵列；
所述非挥发忆阻器阵列用于接收对应的Master神经元发出的电压信号，然后将该电压信号发送给每个Slave神经元模块；
所述每个Slave神经元模块用于接收非挥发忆阻器阵列发出的电压信号；若Slave神经元模块是训练过的，则该Slave神经元模块向输出该电压信号的Master神经元发送反馈信号；若Slave神经元模块是未训练过的，则该Slave神经元模块不产生反馈信号；
所述每个Master神经元包括:控制驱动单元、数据存锁单元和数据传输模块；所述控制驱动单元连接数据存锁单元及每个Slave神经元模块，数据存锁单元连接数据传输模块，数据传输模块连接非挥发忆阻器阵列中对应的非挥发忆阻器；
其中，Master神经元中的控制驱动单元用于接收经过编码的外部输入电压信号，然后将该电压信号存储在数据存锁单元中；控制驱动单元还用于从每个Slave神经元模块接收反馈信号，从而判定该Slave神经元模块是否经过训练：如果控制驱动单元接收到Slave神经元模块返回的反馈信号，则表示该Slave神经元模块能对Master神经元接收到的外部输入电压信号进行识别处理；如果控制驱动单元没有接收到Slave神经元模块返回的反馈信号，则控制驱动模块通过非挥发忆阻器阵列对该Slave神经元模块发送训练指令；
所述数据存锁单元用于暂时存储从控制驱动单元接收的外部输入电压信号，然后根据数据传输模块发送的使能信号将该存储的电压信号发送给数据传输模块；
所述数据传输模块用于接收从数据存锁单元发送的电压信号然后将该电压信号传输到非挥发忆阻器阵列。
2.如权利要求1所述的人工神经网络控制器，其特征在于，所述非挥发忆阻器阵列由多个基于导电细丝的非挥发忆阻器组成，非挥发忆阻器阵列为交叉点阵结构，非挥发忆阻器阵列中每个非挥发忆阻器接收来自Master神经元模块中对应Master神经元的输出电压信号，该电压信号经过非挥发忆阻器阵列后传输到每个Slave神经元模块。
3.如权利要求1所述的人工神经网络控制器，其特征在于，所述每个Slave神经元模块包含多个Slave神经元和一个分类器，每个Slave神经元是一个非挥发忆阻器和一个阈值开关忆阻器的串联组，每个Slave神经元中非挥发忆阻器的输入端连接非挥发忆阻器阵列中非挥发忆阻器的输出端，阈值开关忆阻器的输出端连接分类器的输入端，分类器的输出端连接每个Master神经元中的控制驱动单元的输入端。
4.如权利要求2所述的人工神经网络控制器，其特征在于，每个Slave神经元模块从非挥发忆阻器阵列的各非挥发忆阻器接收对应该Slave神经元模块中每个Slave神经元的分压；如果该Slave神经元是经过训练的，非挥发忆阻器阵列中的非挥发忆阻器器件电阻值和Slave神经元内的非挥发忆阻器器件电阻值的分压，使得该Slave神经元阈值开关忆阻器上的压降与该阈值开关忆阻器阈值电压匹配，从而使得该Slave神经元中的阈值开关忆阻器发放脉冲信号；如果Slave神经元是没有经过训练的，非挥发忆阻器阵列中的非挥发忆阻器处于高电阻状态，Slave神经元中的非挥发忆阻器也处于高电阻状态，Slave神经元中的阈值开关忆阻器上的压降小于该阈值开关忆阻器阈值电压，则该Slave神经元的阈值开关忆阻器不发放脉冲；各Slave神经元产生的脉冲输入所在Slave神经元模块的分类器，然后该分类器产生对应的反馈信号返回给输入信号对应的Master神经元的控制驱动单元。
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