CN109086228A - 具有多个独立访问通道的高速存储器芯片 - Google Patents

具有多个独立访问通道的高速存储器芯片 Download PDF

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Abstract

本发明涉及计算机系统结构与集成电路设计领域，公开了一种具有多个独立访问通道的高速存储器芯片，包括片上存储器及若干个高速串行访问通道，还包括片上互连网络模块，所述片上存储器包括若干个可并行访问的存储子块，所述存储子块和所述高速串行访问通道之间通过所述片上互连网络模块互连，所述片上互连网络模块的实现方式包括单总线、多总线、环形网络、二维网格或交叉开关。本发明具有多个独立访问通道的高速存储器芯片，带宽扩展性好，实现了多个主控芯片对存储器芯片的共享并行访问及多个主控芯片之间的数据共享和交换，且存储和处理一体化，降低了系统的总存储成本和存储器芯片的设计制造成本。

Description

具有多个独立访问通道的高速存储器芯片
技术领域
本发明涉及计算机系统结构与集成电路设计领域，具体涉及一种具有多个独立访问通道的高速存储器芯片。
背景技术
在计算机系统中，存储子系统处于非常重要的地位，对于系统整体性能具有非常重要的作用，尤其是对于那些访存密集型的算法而言，访存带宽与延迟是决定算法性能的关键因素。从技术发展现状来看，存储性能的提升远远滞后于计算性能的提升。
业界从多种不同的技术途径来发展新型存储技术，比如DDR4/DDR5、GDDR5、HMC(Hybrid Memory Cube)、HBM(High Bandwidth Memory)等。虽然各种新型存储技术能够提高越来越高的访存带宽，但是依然存在两个方面的不足。一是这些存储技术的带宽提高受限，它们采用多位并行的接口总线，进一步提高带宽的主要方式是采用更宽的接口总线或者提高接口速率，但是多位并行绑定传输对于信号完整性要求较高，更宽更高速率的接口实现难度越来越大。二是新型存储技术的实现成本较高，如先进的HBM技术的工程费用就高达上千万美元。三是上述各种新型存储技术本身不具有共享使用模式，或者共享的粒度很低，比如DDR4/DDR5、GDDR5、以及HBM存储介质都只能被与之直接相连的主控芯片访问，不能实现多个主控芯片的直接共享访问；HMC虽然能够支持连接多个主控芯片，但是不支持超过4个以上的主控芯片共享使用。上述各种新型存储技术的弱共享使用特性一定程度上更加使得采用新型存储的成本更高。
随着集成电路工艺水平的进步，处理器的性能越来越高，需要低延迟、高带宽存储器及时提供数据进行处理。大数据与人工智能应用的快速发展，数据的处理量越来越大，对存储器带宽的需要增长也越来越快，可以说存储器的性能制约了处理器的性能发挥和信息系统的处理能力。存储器带宽的现实需求和实际供给之间的矛盾越来越突出。另外，受限于存储供应商产能，存储器处于供需不平衡状态，推高了存储的售价，使得存储在系统中的成本占比越来越高，上述各种新型存储的成本更是居高不下，也严重制约了新型存储技术和存储器芯片产品的大规模应用。
发明内容
本发明的目的就是针对上述技术的不足，提供一种具有多个独立访问通道的高速存储器芯片，带宽扩展性好，实现了多个主控芯片对存储器芯片的共享并行访问及多个主控芯片之间的数据共享和交换，且存储和处理一体化，降低了系统的总存储成本和存储器芯片的设计制造成本。
为实现上述目的，本发明所设计的具有多个独立访问通道的高速存储器芯片，包括片上存储器及若干个高速串行访问通道，还包括片上互连网络模块，所述片上存储器包括若干个可并行访问的存储子块，所述存储子块和所述高速串行访问通道之间通过所述片上互连网络模块互连，所述片上互连网络模块的实现方式包括单总线、多总线、环形网络、二维网格或交叉开关。
优选地，所述存储子块与所述高速串行访问通道数量相等，所述高速串行访问通道与所述存储子块一一对应紧耦合连接，所述存储子块通过所述片上互连网络模块互连。
优选地，所述存储子块包括存储体，所述存储体与存储体BIST逻辑模块和通道访问控制逻辑模块相连，所述通道访问控制逻辑模块分别通过RX模块和TX模块与所述高速串行访问通道通信，所述通道访问控制逻辑模块通过片上互连网络接口逻辑模块与所述片上互连网络模块互连，其中，所述RX模块解析来自所述高速串行访问通道的串行数据流，将其转换为有效的读请求和写请求，并转发给所述通道访问控制逻辑模块，所述TX模块处理来自所述通道访问控制逻辑模块转发的响应报文或者请求报文，并将报文转换为所述高速串行访问通道上的数据流，所述通道访问控制逻辑模块接收到来自所述RX模块的访存读写请求报文之后，判断访存地址是否属于所述通道访问控制逻辑模块所在的存储子块，如果属于所述通道访问控制逻辑模块所在的存储子块，则直接读写与所述通道访问控制逻辑模块直连的存储体，所述存储体返回读数据或者写响应之后所述通道访问控制逻辑模块将结果打包成响应报文，并发送至所述TX模块；如果不属于所述通道访问控制逻辑模块所在的存储子块，则将该访存读写请求转发至所述片上互连网络接口逻辑模块，所述通道访问控制逻辑模块同时也需要接收所述片上互连网络接口逻辑模块转发的来自其它高速串行访问通道的访存读写请求，在处理完访存读写请求之后再将响应返还至所述片上互连网络接口逻辑模块。
优选地，所述高速串行访问通道与所述存储子块松耦合，所述存储子块均与所述片上互连网络模块连通，所述高速串行访问通道均通过访问通道模块与所述片上互连网络模块连通。
优选地，所述访问通道模块包括通道访问控制逻辑模块，所述通道访问控制逻辑模块分别通过RX模块和TX模块与所述高速串行访问通道通信，所述通道访问控制逻辑模块通过片上互连网络接口逻辑模块与所述片上互连网络模块互连，其中，所述RX模块解析来自所述高速串行访问通道的串行数据流，将其转换为有效的读请求和写请求，并转发给所述通道访问控制逻辑模块，所述TX模块处理来自所述通道访问控制逻辑模块转发的响应报文或者请求报文，并将报文转换为所述高速串行访问通道上的数据流，所述通道访问控制逻辑模块接收到来自所述RX模块的访存读写请求报文之后，将该访存读写请求转发至所述片上互连网络接口逻辑模块，并通过所述片上互连网络接口逻辑模块接收所述片上互连网络模块发来的响应报文或者请求报文。
优选地，所述存储子块包括存储体，所述存储体上连有存储体BIST逻辑模块和存储体控制逻辑模块，所述存储体控制逻辑模块通过片上互连网络接口逻辑模块与所述片上互连网络模块互连。
优选地，所述片上互连网络模块为8n端口高阶交叉开关，n为自然数，由第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关、第四4n端口交叉开关、第五4n端口交叉开关和第六4n端口交叉开关级联而成，其中所述第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关的其中2n个端口均与所述高速串行访问通道及存储子块连接，所述第五4n端口交叉开关和第六4n端口交叉开关与所述第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关交换级联，所述第五4n端口交叉开关分别与所述第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关的其中2n个端口互连，所述第六4n端口交叉开关分别与所述第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关的另外2n个端口互连，所述端口均为双向端口。
优选地，所述主控芯片通过所述高速串行访问通道与高速存储器芯片相连，所述主控芯片与所述高速存储器芯片之间的数据传输转换为报文格式，对于读请求报文，包括2比特命令标识码“11”、请求TID、请求地址ADDR以及请求访问长度LEN，其中所述请求TID用于区分不同的访存请求，每个所述读请求报文有一个唯一且独立的请求TID，所述请求TID为三元组{CHIPID、CHANNELID、SEQNUM}，其中CHIPID为高速存储器芯片的ID号，CHANNELID为收到请求的高速串行访问访问通道ID号，SEQNUM为请求序列号，CHIPID的位宽取决于系统中高速存储器芯片的个数，CHANNELID取决于单个高速存储芯片的高速串行访问通道数量，SEQNUM是一个由所述主控芯片维护的循环计数器，其位宽取决于高速存储芯片所能接收的最大请求数，请求地址ADDR为请求的起始地址，按字节编址，请求地址ADDR的位宽取决于系统中高速存储器芯片的总容量，请求访问长度LEN为本次请求的访存长度，以字节为单位，请求访问长度LEN至少大于或等于1，对于写请求报文和读响应报文，所述写请求报文和读响应报文均包括头微包和多个数据微包，头微包包括2比特命令标识码“10”、请求TID、请求地址ADDR以及请求访问长度LEN，所述数据微包的宽度与头微包的宽度一致，最后一个所述数据微包即尾微包的命令标识码为“01”，除头微包和尾微包之外的中间数据微包的命令标识码为“00”，所述数据微包的个数取决于需要写入的数据长度，所述读请求报文、写请求报文和读响应报文编码只涉及与访存操作相关的有效信息，不包含访存请求与响应报文在高速串行访问通道上传输所必须的额外编码信息。
优选地，所述高速存储器芯片采用串联方式进行扩展，每颗高速存储器芯片通过xs(xs为大于等于1的整数)个高速串行访问通道与相邻的高速存储器芯片相连，在m(m为大于1的整数)颗高速存储器芯片串联的情况下，m颗高速存储器芯片可提供给主控芯片的高速串行访问通道总数为：2*(ne-xs)+(m-2)(ne-2*xs)，其中ne为单颗高速存储器芯片的高速串行访问通道总数。
优选地，所述高速存储器芯片采用二维矩阵方式级联，q行p列共q*p颗高速存储器芯片以二维矩阵方式级联，q和p均为大于1的整数，每一行的相邻高速存储器芯片之间通过xh(xh为大于等于1的整数)个高速串行访问通道相连，每一列的相邻高速存储器芯片之间通过xv(xv为大于等于1的整数)个高速串行访问通道相连，q*p颗高速存储器芯片可提供给主控芯片的高速串行访问通道总数为2p*xv+2q*xh。
本发明与现有技术相比，具有以下优点：
1、由于本发明采用独立的高速串行访问通道作为独立的存储器访问通道，不采用传统的多位并行同步传输机制，存储器的带宽由高速串行访问通道的带宽和高速串行访问通道数决定，可以根据应用需要灵活扩展实现不同通道数、选择具有不同数据传输带宽的高速串行访问通道，实现存储器芯片总带宽的大幅提升，带宽扩展性好，如64个高速串行访问通道，每个通道数据传输率为100Gbps的单个存储器的总等效带宽就可高达6400Gbps；
2、本发明中的存储体个数也可根据应用的特点和需要进行扩展设计，以适应不同应用的存储容量需求、访存带宽需求、以及功耗需求等；
3、本发明具有多个独立访问通道的高速存储器芯片可以被多个主控芯片共享，在满足带宽需求的前提下降低成本，既可以连接到单一主控芯片，也可以通过独立的高速串行访问通道连接到多个主控芯片，实现多个主控芯片对存储器芯片的共享并行访问，且实现了多个主控芯片之间的数据共享和数据交换，使系统的总存储成本下降；
4、本发明具有多个独立访问通道的高速存储器芯片内部可以集成应用需要的数据处理逻辑，实现存储和处理一体化；
5、本发明具有多个独立访问通道的高速存储器芯片可通过高速串行访问通道级联，级联的拓扑结构可以根据实际需要进行灵活配置，以实现系统总存储容量的灵活扩展；
6、本发明具有多个独立访问通道的高速存储器芯片实现成本低，采用成熟的高速串行通信技术实现，易于大幅降低超高带宽存储器芯片的设计制造成本。
附图说明
图1为本发明具有多个独立访问通道的高速存储器芯片高速串行访问通道与存储子块紧耦合的结构示意图；
图2为图1中存储子块的结构示意图；
图3为本发明具有多个独立访问通道的高速存储器芯片高速串行访问通道与存储子块松耦合的结构示意图；
图4为图3中访问通道模块的结构示意图；
图5为图3中存储子块的结构示意图；
图6为图1中本发明具有多个独立访问通道的高速存储器芯片中片上互连网络模块的结构示意图；
图7为本发明具有多个独立访问通道的高速存储器芯片的读写请求与响应报文编码格式；
图8为本发明具有多个独立访问通道的高速存储器芯片共享使用模式示意图；
图9为本发明具有多个独立访问通道的高速存储器芯片串联扩展示意图；
图10为本发明具有多个独立访问通道的高速存储器芯片矩阵扩展示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步的详细说明。
实施例一
如图1所示，一种具有多个独立访问通道的高速存储器芯片，包括片上存储器及若干个高速串行访问通道，高速串行访问通道分别标记为3.1、3.2、3.3、……、3.na，na为自然数，还包括片上互连网络模块2，片上存储器包括若干个可并行访问的存储子块，存储子块分别标记为1.1、1.2、1.3、……、3.na，存储子块与高速串行访问通道数量相等，高速串行访问通道与存储子块一一对应紧耦合，每个高速串行访问通道与一个存储子块相连，na个存储子块通过片上互连网络模块2互连，此处高速串行访问通道由单个Serdes Lane构成，从存储器芯片角度来看，该通道接收和发送两个方向，与Serdes Lane中的Receiver和Transmitter相对应，本实施例并不限定高速串行访问通道的物理实现方式，也不限定高速串行访问通道的速率，但为提高存储芯片的访问带宽，高速串行访问通道的速率越高越好，如14Gbps、28Gbps、56Gbps或112Gbps等，存储器芯片的总容量为na个存储子块的容量总和。
如图2所示，存储子块包括存储体，存储体可以统一编址，也可以独立编址，存储体上与存储体BIST逻辑模块和通道访问控制逻辑模块相连，存储体为存储单元阵列，本实施例中采用SRAM来实现，在其它实施例中还可以采用SRAM TSV层叠方式或者eDRAM、MRAM、RRAM、PCRAM等类型的该存储器的存储单元阵列，存储体BIST逻辑模块负责对存储体进行自动测试，存储体BIST逻辑模块属于通用功能模块。通道访问控制逻辑模块分别通过RX模块和TX模块与高速串行访问通道通信，通道访问控制逻辑模块通过片上互连网络接口逻辑模块与片上互连网络模块2互连，其中，RX模块与高速串行访问通道通信的Receiver相连，解析来自高速串行访问通道的串行数据流，将其转换为有效的读请求和写请求，并转发给通道访问控制逻辑模块，TX模块处理来自通道访问控制逻辑模块转发的响应报文或者请求报文，并将报文转换为高速串行访问通道上的数据流，通道访问控制逻辑模块接收到来自RX模块的访存读写请求报文之后，判断访存地址是否属于通道访问控制逻辑模块所在的存储子块，如果属于通道访问控制逻辑模块所在的存储子块，则直接读写与通道访问控制逻辑模块直连的存储体，存储体返回读数据或写响应之后通道访问控制逻辑模块将结果打包成响应报文，并发送至TX模块；如果不属于通道访问控制逻辑模块所在的存储子块，则将该访存读写请求转发至片上互连网络接口逻辑模块，通道访问控制逻辑模块同时也需要接收片上互连网络接口逻辑模块转发的来自其它高速串行访问通道的访存读写请求，在处理完访存读写请求之后再将响应返还至片上互连网络接口逻辑模块。
如图6所示，本实施例中，片上互连网络模块为8n端口高阶交叉开关，由第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关、第四4n端口交叉开关、第五4n端口交叉开关和第六4n端口交叉开关级联而成，其中第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关的其中2n个端口均与存储子块1连接，第五4n端口交叉开关和第六4n端口交叉开关与第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关交换级联，第五4n端口交叉开关分别与第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关的其中3n个端口互连，第六4n端口交叉开关分别与第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关的另外2n个端口互连，端口均为双向端口，既可以转发访存请求，也可以转发响应。
实施例二
如图3所示，一种具有多个独立访问通道的高速存储器芯片，包括片上存储器及若干个高速串行访问通道，还包括片上互连网络模块2，片上存储器包括若干个可并行访问的存储子块，存储子块分别标记为1.1、1.2、1.3、……、1.nb，高速串行访问通道与存储子块松耦合，高速串行访问通道通过访问通道模块与片上互连网络模块2连通，访问通道模块分别标记为4.1、4.2、4.3、……、4.nc，存储子块均与片上互连网络模块2连通。
如图4所示，访问通道模块包括通道访问控制逻辑模块，通道访问控制逻辑模块分别通过RX模块和TX模块与高速串行访问通道通信，通道访问控制逻辑模块通过片上互连网络接口逻辑模块与片上互连网络模块2互连，其中，RX模块解析来自高速串行访问通道的串行数据流，将其转换为有效的读请求和写请求，并转发给通道访问控制逻辑模块，TX模块处理来自通道访问控制逻辑模块转发的响应报文或者请求报文，并将报文转换为高速串行访问通道上的数据流，通道访问控制逻辑模块接收到来自RX模块的访存读写请求报文之后，将该访存读写请求转发至片上互连网络接口逻辑模块，并通过片上互连网络接口逻辑模块接收片上互连网络模块2发来的响应报文或者请求报文。
另外，如图5所示，存储子块包括存储体，存储体可以统一编址，也可以独立编址，存储体上与存储体BIST逻辑模块和存储体控制逻辑模块相连，存储体控制逻辑模块通过片上互连网络接口逻辑模块与片上互连网络模块2互连，存储子块包括存储体，存储体上连有存储体BIST逻辑模块和存储体控制逻辑模块，存储体控制逻辑模块通过片上互连网络接口逻辑模块与片上互连网络模块互连，存储体BIST逻辑模块负责对存储体进行自动测试，存储体BIST逻辑模块属于通用功能模块，存储体控制逻辑模块负责读写存储体。
如图6所示，本实施例中，片上互连网络模块为8n端口高阶交叉开关，端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关、第四4n端口交叉开关、第五4n端口交叉开关和第六4n端口交叉开关级联而成，其中第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关的其中2n个端口均与存储子块1或访问通道4连接，第五4n端口交叉开关和第六4n端口交叉开关与第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关交换级联，第五4n端口交叉开关分别与第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关的其中2n个端口互连，第六4n端口交叉开关分别与第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关的另外2n个端口互连，端口均为双向端口，既可以转发访存请求，也可以转发响应。
另外，主控芯片通过高速串行访问通道与本发明所提出的高速存储器芯片相连，主控芯片与高速存储器芯片之间的数据传输转换为如附图7所示的报文格式，对于读请求报文，包括2比特命令标识码“11”、请求TID、请求地址ADDR以及请求访问长度LEN，其中请求TID用于区分不同的访存请求，每个读请求报文有一个唯一且独立的请求TID，请求TID为三元组{CHIPID、CHANNELID、SEQNUM}，其中CHIPID为高速存储器芯片的ID号，CHANNELID为收到请求的高速串行访问访问通道ID号，SEQNUM为请求序列号，CHIPID的位宽取决于系统中高速存储器芯片的个数，CHANNELID取决于单个高速存储芯片的高速串行访问通道数量，SEQNUM是一个由主控芯片维护的循环计数器，其位宽取决于高速存储芯片所能接收的最大请求数，请求地址ADDR为请求的起始地址，按字节编址，请求地址ADDR的位宽取决于系统中高速存储器芯片的总容量，请求访问长度LEN为本次请求的访存长度，以字节为单位，请求访问长度LEN至少大于或等于1，对于写请求报文和读响应报文，写请求报文和读响应报文均包括头微包和多个数据微包，头微包包括2比特命令标识码“10”、请求TID、请求地址ADDR以及请求访问长度LEN，数据微包的宽度与头微包的宽度一致，最后一个数据微包即尾微包的命令标识码为“01”，除头微包和尾微包之外的中间数据微包的命令标识码为“00”，数据微包的个数取决于需要写入的数据长度，读请求报文、写请求报文和读响应报文编码只涉及与访存操作相关的有效信息，不包含访存请求与响应报文在高速串行访问通道上传输所必须的额外编码信息，比如64/66或128/130编码控制符，以及数据校验码等信息。
在高速串行访问通道与存储子块紧耦合型存储器芯片结构中，存储子块通过RX模块收到读请求报文时，会根据请求地址ADDR来判断是否访问本存储子块，如果是本地访问则直接读取本地存储体，否则将读请求转发给片上互连网络接口模块，存储器芯片的片上互连网络2会将该读请求报文转发至正确的存储子块，目标存储子块会处理该读请求报文，并产生读响应报文，并根据请求报文中请求TID信息将响应报文返还至源存储子块，源存储子块随后将响应报文通过TX模块返回给主控芯片。
在高速串行访问通道与存储子块松耦合型存储器芯片中，访问通道模块通过RX模块收到读请求后，通过片上互连网络2将读请求转发至目标存储子块，目标存储子块读取指定地址后将数据再通过片上互连网络2返还至访问通道模块，源访问通道模块随后将响应通过TX模块发送至主控芯片。存储器芯片对于写请求的处理流程与上述读请求的处理流程完全一致，在此不再重复。
本发明所提出的高速存储器芯片具有多个独立的高速串行访问通道，可以被多个不同的主控芯片同时访问，以实现高速存储器芯片的共享使用，具体使用模式如附图8所示。假设高速存储器芯片具有nd个独立的高速串行访问通道，则最多可以支持nd个不同的主控芯片通过高速串行访问通道与该高速存储器芯片相连，也就是实现了nd个不同的主控芯片对该高速存储器芯片的共享使用。这种共享使用模式具有两个方面的优势：一是易于实现不同主控芯片之间数据共享与交换，可以非常灵活流式数据处理，也就是一个主控芯片完成一级数据处理之后，将数据写入高速存储器芯片中特定位置，下一级主控芯片即可从高速存储器芯片中指定位置读取数据开启下一级的数据处理；二是这种共享使用模式可以实现存储成本的下降，不需要为每个主控芯片配备专用的高速存储器芯片。
如果单颗高速存储器芯片的存储容量不足以满足算法处理需求时，可以通过多片级联的方式来扩展存储容量，也就是通过高速串行访问通道将多片高速存储器芯片相连，高速存储器芯片之间的互连拓扑结构和互连的规模可以根据实际需要进行配置。如附图9所示，高速存储器芯片可以采用串联方式进行扩展，每颗高速存储器芯片通过xs(xs为大于等于1的整数)个高速串行访问通道与相邻的高速存储器芯片相连，在m(m为大于1的整数)颗高速存储器芯片串联的情况下，m颗高速存储器芯片可提供给主控芯片的高速串行访问通道总数为：2*(ne-xs)+(m-2)(ne-2*xs)，其中ne为单颗高速存储器芯片的高速串行访问通道总数，为保持带宽平衡，避免出现高速存储器芯片之间的访问拥塞，可令xs为ne/2，这样m颗高速存储器芯片可提供给主控芯片的高速串行访问访问通道总数仍然为ne，也即相对于这m颗高速存储器芯片与单颗高速存储器芯片的总访存带宽保持一致，但是容量提升了m倍。
除串联方式级联高速存储器芯片之外，还可以采用二维矩阵方式级联存高速存储器芯片，这种级联方式如附图10所示，假设q行p列共q*p颗高速存储器芯片以二维矩阵方式级联，这里q和p均为大于1的整数，每一行的相邻高速存储器芯片之间通过xh(xh为大于等于1的整数)个高速串行访问通道相连，每一列的相邻高速存储器芯片之间通过xv(xv为大于等于1的整数)个高速串行访问通道相连，同样的，为保持带宽平衡，可选择xh与xv均为nf/4，其中nf为单颗高速存储器芯片的访问通道总数，此时，q*p颗高速存储器芯片可提供给主控芯片的高速串行访问通道总数为，2p*xv+2q*xh，即nf*(p+q)/2。
虽然本发明仅列举串联与二维矩阵等两种级联方式，但不限定这两种级联方式，使用者可以根据需要进行配置高速存储器芯片的互连规模与互连拓扑结构，比如立方体结构或者三维Torus结构等，本发明在此不再一一列举。

Claims (10)

1.一种具有多个独立访问通道的高速存储器芯片，包括片上存储器及若干个高速串行访问通道，其特征在于：还包括片上互连网络模块，所述片上存储器包括若干个可并行访问的存储子块，所述存储子块和所述高速串行访问通道之间通过所述片上互连网络模块互连，所述片上互连网络模块的实现方式包括单总线、多总线、环形网络、二维网格或交叉开关。
2.根据权利要求1所述具有多个独立访问通道的高速存储器芯片，其特征在于：所述存储子块与所述高速串行访问通道数量相等，所述高速串行访问通道与所述存储子块一一对应紧耦合连接，所述存储子块通过所述片上互连网络模块互连。
3.根据权利要求2所述具有多个独立访问通道的高速存储器芯片，其特征在于：所述存储子块包括存储体，所述存储体上与存储体BIST逻辑模块和通道访问控制逻辑模块相连，所述通道访问控制逻辑模块分别通过RX模块和TX模块与所述高速串行访问通道通信，所述通道访问控制逻辑模块通过片上互连网络接口逻辑模块与所述片上互连网络模块互连，其中，所述RX模块解析来自所述高速串行访问通道的串行数据流，将其转换为有效的读请求和写请求，并转发给所述通道访问控制逻辑模块，所述TX模块处理来自所述通道访问控制逻辑模块转发的响应报文或者请求报文，并将报文转换为所述高速串行访问通道上的数据流，所述通道访问控制逻辑模块接收到来自所述RX模块的访存读写请求报文之后，判断访存地址是否属于所述通道访问控制逻辑模块所在的存储子块，如果属于所述通道访问控制逻辑模块所在的存储子块，则直接读写与所述通道访问控制逻辑模块直连的存储体，所述存储体返回读数据或写响应之后所述通道访问控制逻辑模块将结果打包成响应报文，并发送至所述TX模块；如果不属于所述通道访问控制逻辑模块所在的存储子块，则将该访存读写请求转发至所述片上互连网络接口逻辑模块，所述通道访问控制逻辑模块同时也需要接收所述片上互连网络接口逻辑模块转发的来自其它高速串行访问通道的访存读写请求，在处理完访存读写请求之后再将响应返还至所述片上互连网络接口逻辑模块。
4.根据权利要求1所述具有多个独立访问通道的高速存储器芯片，其特征在于：所述高速串行访问通道与所述存储子块松耦合，所述存储子块均与所述片上互连网络模块连通，所述高速串行访问通道均通过访问通道模块与所述片上互连网络模块连通。
5.根据权利要求4所述具有多个独立访问通道的高速存储器芯片，其特征在于：所述访问通道模块包括通道访问控制逻辑模块，所述通道访问控制逻辑模块分别通过RX模块和TX模块与所述高速串行访问通道通信，所述通道访问控制逻辑模块通过片上互连网络接口逻辑模块与所述片上互连网络模块互连，其中，所述RX模块解析来自所述高速串行访问通道的串行数据流，将其转换为有效的读请求和写请求，并转发给所述通道访问控制逻辑模块，所述TX模块处理来自所述通道访问控制逻辑模块转发的响应报文或者请求报文，并将报文转换为所述高速串行访问通道上的数据流，所述通道访问控制逻辑模块接收到来自所述RX模块的访存读写请求报文之后，将该访存读写请求转发至所述片上互连网络接口逻辑模块，并通过所述片上互连网络接口逻辑模块接收所述片上互连网络模块发来的响应报文或者请求报文。
6.根据权利要求4所述具有多个独立访问通道的高速存储器芯片，其特征在于：所述存储子块包括存储体，所述存储体上连有存储体BIST逻辑模块和存储体控制逻辑模块，所述存储体控制逻辑模块通过片上互连网络接口逻辑模块与所述片上互连网络模块互连。
7.根据权利要求1所述具有多个独立访问通道的高速存储器芯片，其特征在于：所述片上互连网络模块为8n端口高阶交叉开关，n为自然数，由第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关、第四4n端口交叉开关、第五4n端口交叉开关和第六4n端口交叉开关级联而成，每个4n端口交叉开关支持任意两个端口之间的数据交换，其中所述第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关的其中2n个端口均与所述高速串行访问通道或存储子块连接，所述第五4n端口交叉开关和第六4n端口交叉开关与所述第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关交换级联，所述第五4n端口交叉开关分别与所述第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关的其中2n个端口互连，所述第六4n端口交叉开关分别与所述第一4n端口交叉开关、第二4n端口交叉开关、第三4n端口交叉开关和第四4n端口交叉开关的另外2n个端口互连，所述端口均为双向端口。
8.根据权利要求1所述具有多个独立访问通道的高速存储器芯片，其特征在于：所述主控芯片通过所述高速串行访问通道与高速存储器芯片相连，所述主控芯片与所述高速存储器芯片之间的数据传输转换为报文格式，对于读请求报文，包括2比特命令标识码“11”、请求TID、请求地址ADDR以及请求访问长度LEN，其中所述请求TID用于区分不同的访存请求，每个所述读请求报文有一个唯一且独立的请求TID，所述请求TID为三元组{CHIPID、CHANNELID、SEQNUM}，其中CHIPID为高速存储器芯片的ID号，CHANNELID为收到请求的高速串行访问访问通道ID号，SEQNUM为请求序列号，CHIPID的位宽取决于系统中高速存储器芯片的个数，CHANNELID取决于单个高速存储芯片的高速串行访问通道数量，SEQNUM是一个由所述主控芯片维护的循环计数器，其位宽取决于高速存储芯片所能接收的最大请求数，请求地址ADDR为请求的起始地址，按字节编址，请求地址ADDR的位宽取决于系统中高速存储器芯片的总容量，请求访问长度LEN为本次请求的访存长度，以字节为单位，请求访问长度LEN至少大于或等于1，对于写请求报文和读响应报文，所述写请求报文和读响应报文均包括头微包和多个数据微包，头微包包括2比特命令标识码“10”、请求TID、请求地址ADDR以及请求访问长度LEN，所述数据微包的宽度与头微包的宽度一致，最后一个所述数据微包即尾微包的命令标识码为“01”，除头微包和尾微包之外的中间数据微包的命令标识码为“00”，所述数据微包的个数取决于需要写入的数据长度，所述读请求报文、写请求报文和读响应报文编码只涉及与访存操作相关的有效信息，不包含访存请求与响应报文在高速串行访问通道上传输所必须的额外编码信息。
9.根据权利要求1所述具有多个独立访问通道的高速存储器芯片，其特征在于：所述高速存储器芯片采用串联方式进行扩展，每颗高速存储器芯片通过xs(xs为大于等于1的整数)个高速串行访问通道与相邻的高速存储器芯片相连，在m(m为大于1的整数)颗高速存储器芯片串联的情况下，m颗高速存储器芯片可提供给主控芯片的高速串行访问通道总数为：2*(ne-xs)+(m-2)(ne-2*xs)，其中ne为单颗高速存储器芯片的高速串行访问通道总数。
10.根据权利要求1所述具有多个独立访问通道的高速存储器芯片，其特征在于：所述高速存储器芯片采用二维矩阵方式级联，q行p列共q*p颗高速存储器芯片以二维矩阵方式级联，q和p均为大于1的整数，每一行的相邻高速存储器芯片之间通过xh(xh为大于等于1的整数)个高速串行访问通道相连，每一列的相邻高速存储器芯片之间通过xv(xv为大于等于1的整数)个高速串行访问通道相连，q*p颗高速存储器芯片可提供给主控芯片的高速串行访问通道总数为2p*xv+2q*xh。
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