CN109074833A - 用于加快存储器访问的输出锁存器 - Google Patents

Abstract

本文中公开了一种用于使用输出锁存器来加快存储器访问的集成电路(IC)。在一示例方面，该输出锁存器包括数据存储单元、第一电路系统和第二电路系统。该数据存储单元包括：配置成接收第一输入电压的第一输入节点、配置成接收第二输入电压的第二输入节点、配置成提供第一输出电压的第一输出节点、以及配置成提供第二输出电压的第二输出节点。第一电路系统被配置成响应于第一输入节点处的第一输入电压而加快第一输出节点处的第一输出电压的电压电平转变。第二电路系统被配置成响应于第二输入节点处的第二输入电压而加快第二输出节点处的第二输出电压的电压电平转变。

Description

用于加快存储器访问的输出锁存器

相关申请的交叉引用

本申请要求于2016年5月4日提交的美国非临时申请15/146,070的优先权和权益，该申请的全部内容通过援引如同在下文全面阐述那样且出于所有适用目的被整体纳入于此。

技术领域

本公开一般涉及用于存储器的输出锁存器，尤其涉及启用输出锁存器以加快对存储器元件的读访问。

背景

现代电子设备具有多种形式。个人现代电子设备包括智能手表、移动电话和笔记本计算机。公司部署的现代电子设备包括为大型数据中心和云计算服务供电的服务器机器，加上被嵌入在其他设备(诸如车辆和制造装备)中的计算技术。此外，物联网(IoT)设备是采用处理能力以改进设备互联性的现代电子设备。在许多生活领域中激增的这些IoT设备包括恒温器、冰箱、便携式医疗装备等。这几种电子设备中的每一种都在现代生活中起着关键作用。

这些电子设备中的每一者都具有的共同点是某种处理器。处理器通过实现已被编码到可被执行的程序中的一些功能性来作为电子设备的大脑工作。为了执行程序并由此提供期望的设备功能性，处理器使用存储器来存储程序代码或程序对其进行操作的数据。由此，处理器及相关联的存储器一起工作以执行程序。

电子设备在当今愈发普及的一个原因是：现代电子设备比几年前的那些电子设备强大得多，更不用说几十年前的电子设备。电子设备更为强大的一个原因是：处理器变得更快。一般地，处理器能执行程序越快，处理器能提供的功能性就越有趣或有益。然而，单单固有的处理器速度不能决定电子设备能提供的功能性的量，因为单单固有的处理器速度不能控制处理器能多快地执行程序。例如，与处理器相关联的存储器的速度也影响程序执行速度。

相应地，已经作出努力来增大处理器能使用存储器执行程序的速度。一种办法是利用具有相对优越的速度的存储器类型。存储器的两种示例类型是：动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。在一方面，SRAM类型比DRAM类型更快。在另一方面，SRAM成本更高，因为SRAM更复杂并且在每比特基础上占用更大的芯片面积。尽管如此，SRAM常常被用于处理器访问的存储器，因为优越的速度可能值得在价格和芯片面积方面的额外花费。

另一种办法是将存储器的一部分放置得更靠近要访问存储器的处理器，而将另一部分放置得更远。像这样具有多级存储器被称为阶层式存储器。阶层式存储器的两个不同层级是高速缓存存储器和主存储器。高速缓存存储器的内容可以仅仅是对应的主存储器的整个内容的一部分。然而，与主存储器相比，高速缓存存储器被放置得更靠近处理器以减少数据访问时间。此外，在使用现代处理器的情况下，高速缓存存储器通常被集成在与处理器相同的集成电路(IC)芯片上。这种集成使得处理器能够以显著更低的等待时间来访问高速缓存存储器。

在许多现代处理器中，这两种办法被结合地使用。换言之，为处理器提供从SRAM单元形成的高速缓存存储器。此类SRAM高速缓存存储器也可与处理器集成在相同的芯片上。实现这些办法确实增大了处理器能使用存储器执行程序并提供计算功能性的速度。不幸的是，即使这各种办法一起实现，存储器使用仍然导致处理吞吐量的瓶颈。因为处理器与较慢存储器交互而发生的时间延迟继续负面地影响处理器能执行程序的速度。因此，存储器系统缺陷继续妨碍整体计算性能并限制现代电子设备能提供的功能性。

概述

在一示例方面，公开了一种集成电路。该集成电路包括具有数据存储单元、第一输出转变电路系统和第二输出转变电路系统的输出锁存器。该数据存储单元包括：配置成接收第一输入电压的第一输入节点以及配置成接收第二输入电压的第二输入节点。该数据存储单元还包括：配置成提供第一输出电压的第一输出节点以及配置成提供第二输出电压的第二输出节点。第一输出转变电路系统被耦合到第一输出节点并且包括耦合到第一输入节点的第一控制节点。第一转变电路系统响应于第一输入电压而加快第一输出电压的电压电平转变。第二输出转变电路系统被耦合到第二输出节点并且包括耦合到第二输入节点的第一控制节点。第二转变电路系统响应于第二输入电压而加快第二输出电压的电压电平转变。

在一示例方面，公开了一种集成电路。该集成电路包括具有配置成存储互补数据值的数据存储单元的输出锁存器。该数据存储单元包括：配置成接收第一输入电压的第一输入节点以及配置成接收第二输入电压的第二输入节点。该数据存储单元还包括：配置成提供第一输出电压的第一输出节点以及配置成提供第二输出电压的第二输出节点。该输出锁存器还包括：用于响应于第一输入电压而加快第一输出节点处的第一输出电压的电压电平转变的第一装置。该输出锁存器进一步包括：用于响应于第二输入电压而加快第二输出节点处的第二输出电压的电压电平转变的第二装置。

在一示例方面，公开了一种用于使用输出锁存器加快存储器访问的方法。该方法包括：在该输出锁存器的第一输入节点处接收第一输入电压，以及在该输出锁存器的第二输入节点处接收第二输入电压。响应于第一输入电压，该输出锁存器的第一输出节点处的第一输出电压从第一逻辑值转变为第二逻辑值。响应于第二输入电压，该输出锁存器的第二输出节点处的第二输出电压从第二逻辑值转变为第一逻辑值。该方法进一步包括：使用耦合在第二输出节点与电压轨之间的第一开关来加快第二输出电压从第二逻辑值到第一逻辑值的逻辑值转变。

在一示例方面，公开了一种集成电路。该集成电路包括：存储器元件以及输出锁存器。该存储器元件具有第一存储线和第二存储线。该输出锁存器被耦合到该存储器元件并且包括第一输出节点和第二输出节点。该输出锁存器还包括第一与非门、第二与非门、第一输出转变电路系统和第二输出转变电路系统。第一与非门具有第一输入、第二输入和输出。对于第一与非门，该第一输入被耦合到第一存储线，该第二输入被耦合到第二输出节点，并且该输出被耦合到第一输出节点。第二与非门具有第一输入、第二输入和输出。对于第二与非门，该第一输入被耦合到第一输出节点，该第二输入被耦合到第二存储线，并且该输出被耦合到第二输出节点。第一输出转变电路系统被耦合在第一输出节点与接地节点之间，其中第一输出转变电路系统包括耦合到第一存储线的第一控制节点。第二输出转变电路系统被耦合在第二输出节点与接地节点之间，其中第二输出转变电路系统包括耦合到第二存储线的第一控制节点。

附图简述

图1解说了根据各示例实施例的可与存储器元件联用的输出锁存器。

图2解说了具有数据存储单元、第一输出转变电路系统和第二输出转变电路系统的示例输出锁存器。

图3解说了示例数据存储单元以及第一和第二输出转变电路系统的示例实现。

图4解说了输出锁存器的基于与非门的示例实现。

图5解说了输出锁存器的基于或非门的示例实现。

图6解说了存储器元件的示例SRAM实现。

图7解说了以晶体管级描绘的用于与SRAM存储器元件对接的示例输出锁存器实现。

图8是解说用于使用输出锁存器加快存储器访问的示例过程的流程图。

图9描绘了包括具有微处理器和存储器阵列的集成电路的示例电子设备。

详细描述

电子设备有助于使许多生活的现代便利成为现实，并且电子设备基于处理器与存储器之间的交互来运行。处理器使用存储器以使得能够执行提供某些功能性(诸如流送视频、发布导航指令、监控汽车的安全状态、或执行工程分析)的程序。存储器存储程序代码及相关数据。在执行程序期间，处理器加载代码和数据以基于该代码对该数据执行操作。处理器还在这些操作被执行之后将数据存储在存储器中。因此，程序执行取决于处理器能多快地使用存储器。

存储器速度可能受固有因素和外在因素两者的影响。因此，影响程序执行的速度的一个因素是存储器的固有速度。较快的存储器类型可提供较快的程序执行速度。例如，对于高性能环境，较快的SRAM常常比较慢但更便宜的DRAM更受偏爱。影响程序执行的速度的另一因素是外在存储器特性——存储器访问速度。存储器访问速度是处理器可将数据写入存储器或从存储器检索数据的速度。此类访问速度可通过将存储器移动得更靠近处理器来增大，这减小了所请求的数据所穿过的行进路径的长度。存储器访问速度还可通过减小存储器提供所请求的数据时发生的时间量来增加。

例如，为了从SRAM检索数据，感测放大器感测所存储数据并提供感测到的数据。因为SRAM以互补形式存储数据，所以感测放大器针对每个位感测两条存储线上的数据值。作为输出数据值的感测过程的一部分，感测放大器在存储线呈所感测到的数据的值之前对存储线进行预充电。为了防止预充电值传播到下游电路系统(诸如静态逻辑器件)，使用锁存器来保护并安全地保持感测到的数据。锁存器的一种类型是置位-复位(S-R)锁存器，其能够存储互补数据值。如本文中所使用的，S-R锁存器被认为与复位-置位(R-S)锁存器相似或类似。一种S-R锁存器是采用两个交叉耦合的与非(NAND)门的NAND S-R锁存器。

使用NAND S-R锁存器，一个与非门接收第一数据值作为两个输入中的第一输入，而另一与非门接收互补数据值作为两个输入中的第一输入。作为交叉耦合布置的一部分，每个与非门的输出被馈送到另一与非门作为两个输入中的第二输入。由于交叉耦合布置、这些输入处的互补数据值以及由每个与非门执行的逻辑与非运算，第一与非门一旦在第一输入处接收到新感测到的数据值就可以开始转变其输出，但是第二与非门不可以。直到第一与非门已经转变了其输出之后，第二与非门才改变其输出。

换言之，两个与非门响应于新感测到的数据值而以顺序次序更新它们各自的输出。第一与非门在一个与非门操作延迟之后产生其经更新的输出。然而，第二与非门在两个与非门操作延迟之后产生其经更新的输出。两个与非门的这种顺序操作在提供互补数据值以完成如由处理器请求的读操作的执行之前产生额外的延迟时段。因此，由NAND S-R锁存器输出的数据值的转变被延迟。

在NAND S-R锁存器的输出具有互补数据值的情况下，一个输出从低值上升到高值，而另一输出从高值下降到低值。由于顺序与非门操作，由S-R锁存器输出的值的转变中的延迟在上升转变延迟与下降转变延迟之间是非对称的。对于NAND S-R锁存器，上升转变输出延迟更短，因为上升转变更早地发生。上升转变更快，因为上升输出在一个与非门操作延迟之后被发起。在另一方面，下降转变输出延迟更长，因为下降转变更晚地发生。由于两个交叉耦合的与非门的顺序与非门操作，下降转变更慢，因为下降输出在两个与非门操作延迟之后被发起。

不幸的是，NAND S-R锁存器的上升和下降转变时间的这种非对称性不仅仅是因逻辑与非运算和由交叉耦合布置引起的反馈导致的有趣的怪事。相反，这些非对称的上升和下降转变输出时间(尤其是更长的下降转变时间)不利地影响可通过使用常规S-R锁存器从SRAM读取数据获得的存储器访问速度。通过使存储器访问时间增大，常规S-R锁存器干扰处理器及相关联的存储器之间的交互，从而对计算性能造成伤害，这损害了现代电子设备能提供的功能性。

与用于S-R锁存器设计的常规办法相比，在本文中描述的输出锁存器的示例实现至少针对原本将经历两个逻辑门操作延迟的输出加快输出转变，以减少存储器访问时间。相应地，处理器可以更早地获得所请求的数据，以继续取决于所请求的数据的计算。

在一个或多个实施例中，输出锁存器经由第一输入节点和第二输入节点来保护互补数据值，并在第一输出节点和第二输出节点上提供互补数据值。输出锁存器包括数据存储单元、第一输出转变电路系统和第二输出转变电路系统。数据存储单元包括两个逻辑门，诸如两个与非门。第一输入节点和第二输入节点处的互补数据值作为第一输入电压和第二输入电压来实现。第一输出节点和第二输出节点处的互补数据值作为第一输出电压和第二输出电压来实现。

数据存储单元接受第一和第二输入电压，并呈现第一和第二输出电压以供下游逻辑采集。第一输出转变电路系统被耦合到第一输出节点，而第二输出转变电路系统被耦合到第二输出节点。在操作中，第一输出转变电路系统可基于第一输入电压来加快第一输出节点的电压电平转变。第一输出转变电路系统可以比可由数据存储单元中的逻辑门引起的两个逻辑门操作延迟更早地发起对第一输出电压的改变。第二输出转变电路系统可基于第二输入电压来加快第二输出节点的电压电平转变。第二输出转变电路系统可以比可由数据存储单元中的逻辑门引起的两个逻辑门操作延迟更早地发起对第二输出电压的改变。

在一个实现中，数据存储单元的两个逻辑门使用两个与非门来实现。在此类实现中，输出转变电路系统使用被耦合到低电压轨(诸如接地节点)的至少一个下拉晶体管来加快输出节点处的下降电压电平转变。下拉晶体管响应于输入节点处的输入电压的电压电平而导通。在另一实现中，数据存储单元的两个逻辑门使用两个或非(NOR)门来实现。在此类实现中，输出转变电路系统使用被耦合到高电压轨(诸如电压供应源)的至少一个上拉晶体管来加快输出节点处的上升电压电平转变。上拉晶体管响应于输入节点处的输入电压的电压电平而导通。

以这些方式，输出转变电路系统可比具有顺序地操作的两个交叉耦合的逻辑门的数据存储单元更快地影响输出锁存器的输出节点处的输出电压。实际上，输出转变电路系统可以避免交叉耦合的逻辑门的顺序操作，以在两个逻辑门完成逻辑运算之前发起输出电压转变。此外，具有输出转变电路系统的输出锁存器可比单独的数据存储单元更快地将所存储数据值提供给请求处理器，以促进整体计算性能。

图1在100处一般地解说了根据各示例实施例的可与存储器元件104联用的输出锁存器108。存储器元件104响应于输出使能线106上的输出使能信号(OES)而在第一存储线101和第二存储线102上输出数据。输出锁存器108包括第一输入节点111、第二输入节点112、第一输出节点141和第二输出节点142。还描绘了两个曲线图：上升输出转变曲线图155和下降输出转变曲线图165。

存储器元件104存储信息，诸如程序代码或处理器在执行代码时使用的数据。存储器元件104可包括存储至少一位数据的存储器单元，可包括包含多个字节的数据的存储器阵列等。存储器元件104的示例包括高速缓存存储器、主存储器、动态触发器、双取值数据源、及其组合。存储器元件104可被实现为SRAM、强臂(StrongArm)触发器、具有双轨多米诺静态接口的存储等。在各示例实现中，第一存储线101和第二存储线102传播或提供双取值数据或互补数据值。存储器元件104响应于输出使能线106上的输出使能信号而在第一存储线101和第二存储线102上输出数据。输出使能信号的示例包括感测放大器使能信号(例如，用于SRAM存储器元件104)、时钟信号(例如，用于时钟触发器存储器元件104)、或其某种组合。

在一个或多个实施例中，输出锁存器108可操作地耦合到存储器元件104。第一输入节点111被耦合到第一存储线101，而第二输入节点112被耦合到第二存储线102。第一存储线101向第一输入节点111提供第一输入电压121。第二存储线102向第二输入节点112提供第二输入电压122。如箭头110所指示的，第一输入电压121具有的值或电压电平为第二输入电压122的值或电压电平的补数。例如，如果第一输入电压121为0，则第二输入电压122为1，反之亦然。基于第一输入电压121和第二输入电压122，输出锁存器108在第一输出节点141上提供第一输出电压131并在第二输出节点142上提供第二输出电压132。如箭头110所指示的，第一输出电压131具有的值或电压电平为第二输出电压132的值或电压电平的补数。例如，如果第一输出电压131为1，则第二输出电压132为0，反之亦然。在本文中参照图2描述了输出锁存器108的高级示例实现。

在数字二进制系统中，第一输出电压131和第二输出电压132从低电压电平转变为高电压电平，或者从高电压电平转变为低电压电平。更具体地，对于互补取值的电压，如果第一输出电压131从低电压电平转变为高电压电平，则第二输出电压132从高电压电平转变为低电压电平。在这一示例场景中，第一输出电压131经历上升输出转变，而第二输出电压132经历下降输出转变。

上升输出转变曲线图155示出了电压(V)在一时间段(T)上从低电压电平增大到高电压电平，T被指示为上升输出转变时间(从低到高)。下降输出转变曲线图165示出了电压在一时间段上从高电压电平降低到低电压电平，该时间段被指示为下降输出转变时间(从高到低)。取决于输出锁存器108的内部电路系统，上升输出转变时间可不同于下降输出转变时间。由输出锁存器108引起的输出转变时间的这种非对称性可能减慢对存储器元件104的内容的访问。如本文中所描述的，通过至少加快两个输出转变时间中更慢的一者，这种非对称性可被减少，并且存储器访问时间可被降低。

图2在200处一般地解说了具有数据存储单元208、第一输出转变电路系统241和第二输出转变电路系统242的示例输出锁存器108。输出锁存器108经由第一存储线101在第一输入节点111处接收第一输入电压121。输出锁存器108还经由第二存储线102在第二输入节点112处接收第二输入电压122。数据存储单元208保护数据并将该数据保持在第一输出节点141和第二输出节点142处。数据存储单元208能够将第一输出电压131驱动到第一输出节点141上，并将第二输出电压132驱动到第二输出节点142上。

一般地，数据存储单元208可使用锁存器(诸如S-R锁存器)来将第一输入节点111处的第一输入电压121的电压电平和第二输入节点112处的第二输入电压122的电压电平传播到第一输出节点141处的第一输出电压131和第二输出节点142处的第二输出电压132。然而，数据存储单元208的内部电路系统的操作可能导致关于输出电压在何时被驱动到输出节点上的非对称定时。输出转变电路系统可以加快输出节点处的输出电压转变中的至少一些输出电压转变，这减小了非对称定时。

在一个或多个实施例中，输出转变电路系统加快两个输出电压转变中较慢的一者。第一输出转变电路系统241被耦合在第一输出节点141与电压轨206之间。第一输出转变电路系统241包括第一控制节点211和第二控制节点212。第一控制节点211被耦合到第一输入节点111以接收第一输入电压121。第二输出转变电路系统242被耦合在第二输出节点142与电压轨206之间。第二输出转变电路系统242包括第一控制节点221和第二控制节点222。第一控制节点221被耦合到第二输入节点112以接收第二输入电压122。参照图3描述了第一输出转变电路系统241的第二控制节点212和第二输出转变电路系统242的第二控制节点222的连通性和操作相关性。

在操作中，耦合到具有较慢输出电压转变的输出节点的输出转变电路系统被激活。例如，假定第一输出节点141具有较慢输出电压转变。第一输出转变电路系统241响应于第一控制节点211和第二控制节点212处的输入而被激活。基于该激活，第一输出转变电路系统241比数据存储单元208能将第一输出节点141驱动到第一输出电压131的正确电平更快地将第一输出电压131拉向电压轨206的电压电平。

电压轨206的电压可以变化。例如，电压轨206的电压电平可由高或正电压源来提供，可由低或负电压源来提供，可对应于接地等。参照图3描述了数据存储单元208和电压轨206的一般实现。参照图4描述了其中数据存储单元208基于与非门并且电压轨206对应于接地节点的实现。参照图5描述了其中数据存储单元208基于或非门并且电压轨206对应于高电压源的实现。

图3针对输出锁存器108解说了示例数据存储单元208以及第一输出转变电路系统241和第二输出转变电路系统242的示例实现。数据存储单元208包括多个逻辑门：第一逻辑门301和第二逻辑门302。如图所示，数据存储单元208包括一对交叉耦合的逻辑门301和302。每个输出转变电路系统包括多个开关。第一输出转变电路系统241包括第一开关311和第二开关321。第二输出转变电路系统242包括第一开关312和第二开关322。

在示例数据存储单元208中，两个逻辑门处于交叉耦合的布置。第一逻辑门301具有被耦合到第一输入节点111的第一输入(左上)以及被耦合到第二输出节点142的第二输入(左下)。第一逻辑门301的输出(右)被耦合到第一输出节点141以在此处生成第一输出电压131。第二逻辑门302具有被耦合到第一输出节点141的第一输入(左上)以及被耦合到第二输入节点112的第二输入(左下)。第二逻辑门302的输出(右)被耦合到第二输出节点142以在此处生成第二输出电压132。

在每个示例输出转变电路系统中，两个开关被串联耦合在输出节点与电压轨206之间。在第一输出转变电路系统241中，第一开关311被耦合到第一输出节点141，而第二开关321被耦合到电压轨206。然而，第一和第二开关的位置可被交换。第一输出转变电路系统241的第一控制节点211被耦合到第一输入节点111，并控制第一开关111的状态。第二控制节点212被耦合到输出使能线106以接收输出使能信号(OES)来控制第二开关321的状态。开关可基于提供给对应的控制节点的信号而具有或处于活跃或闭合状态、或者可具有或处于非活跃或断开状态。

在第二输出转变电路系统242中，第一开关312被耦合到第二输出节点142，而第二开关322被耦合到电压轨206。然而，第一和第二开关的位置可被交换。第二输出转变电路系统242的第一控制节点221被耦合到第二输入节点112，并控制第一开关312的状态。第二控制节点222被耦合到输出使能线106以接收输出使能信号来控制第二开关322的状态。

在第一存储线101和第二存储线102上发信号通知互补数据值的情况下，第一输入电压121和第二输入电压122响应于从图1的存储器元件104提供的所存储数据值而转变为不同的电压电平。由于第一输入节点111和第二输入节点112处的不同电压电平、以及第一逻辑门301和第二逻辑门302的交叉耦合布置，直到这些逻辑门中的一个逻辑门已经更新了其输出之后，另一逻辑门才能更新其输出。由此，这两个逻辑门以顺序方式操作。因此，一个输出电压电平在一个逻辑门操作延迟之后被更新，但是另一输出电压电平直到两个逻辑门操作延迟之后才被更新。为了抵消或防止该经延长的延迟，使用两个输出转变电路系统中的一者来加快对应于两个逻辑门操作延迟的输出节点的输出电压电平转变。

第一输出转变电路系统241和第二输出转变电路系统242中的每一者在两个开关均活跃(例如，闭合)的情况下处于活跃模式。响应于输出使能信号，第一输出转变电路系统241的第二开关321和第二输出转变电路系统242的第二开关322分别由第二控制节点212和第二控制节点222置于活跃状态。第一输出转变电路系统241和第二输出转变电路系统242由此可在输出使能信号在输出使能线106上被断言的情况下被置于活跃模式。

然而，输出转变电路系统保持在非活跃模式，除非对应的第一开关也被置于活跃状态。假定第一输出转变电路系统241进入活跃模式。输出使能信号在第二控制节点212处被断言以闭合第二开关321。在第一输入节点111处新获得的值被提供给第一控制节点211。在这一示例中，新获得的值通过闭合第一开关311来激活第一开关311。在两个开关均处于活跃状态的情况下，电流可在第一输出节点141与电压轨206之间流动，并且第一输出转变电路系统241进入活跃模式。在该活跃模式中，第一输出转变电路系统241将第一输出节点141处的第一输出电压131上拉或下拉朝向电压轨206的电压电平。电压的这种拉动加快了第一输出节点141处的输出电压转变，而不必等待两个逻辑门处理在两个输入节点处给数据存储单元208的新值。参照图4描述了逻辑门、开关、和不同操作控制值的示例实现。

图4解说了输出锁存器108的基于与非门的示例实现。如图所示，数据存储单元208包括多个与非门：第一与非门401和第二与非门402。这两个与非门被实现为类似NAND S-R锁存器。每个输出转变电路系统包括多个晶体管。第一输出转变电路系统241包括第一晶体管411和第二晶体管421。第二输出转变电路系统242包括第一晶体管412和第二晶体管422。

在图3与图4的比较中，第一逻辑门301被实现为第一与非门401，而第二逻辑门302被实现为第二与非门402。图3中的输出转变电路系统的四个开关在图4中被各自实现为n型金属氧化物半导体(NMOS)晶体管。电压轨206被实现为对应于接地节点的电压轨406(VSS)。

在示例数据存储单元208中，两个与非门处于交叉耦合的布置。第一与非门401具有被耦合到第一输入节点111的第一输入(左上)以及被耦合到第二输出节点142的第二输入(左下)。第一与非门401的输出(右)被耦合到第一输出节点141并在第一输出节点141处驱动第一输出电压131。第二与非门402具有被耦合到第一输出节点141的第一输入(左上)以及被耦合到第二输入节点112的第二输入(左下)。第二与非门402的输出(右)被耦合到第二输出节点142并在第二输出节点142处驱动第二输出电压132。

这些示例输出转变电路系统中的每一者包括晶体管堆栈。第一输出转变电路系统241包括第一晶体管堆栈，而第二输出转变电路系统242包括第二晶体管堆栈。在每个晶体管堆栈中，在输出节点与电压轨406之间串联地耦合两个晶体管。在第一输出转变电路系统241中，第一晶体管411被耦合到第一输出节点141，而第二晶体管421被耦合到电压轨406。第一输出转变电路系统241的第一控制节点211被耦合到第一输入节点111，并对应于第一晶体管411的栅极。第二控制节点212被耦合到输出使能线106(未在图4中示出)以在第二晶体管421的栅极处接收输出使能信号(OES)。

在第二输出转变电路系统242中，第一晶体管412被耦合到第二输出节点142，而第二晶体管422被耦合到电压轨406。第二输出转变电路系统242的第一控制节点221被耦合到第二输入节点112，并对应于第一晶体管412的栅极。第二控制节点222被耦合到输出使能线106以在第二晶体管422的栅极处接收输出使能信号。如果对于给定的输出转变电路系统，晶体管堆栈的两个晶体管均被导通，则电流从对应的输出节点流到电压轨406。该电流流动使得对应的输出节点被下拉到电压轨406的电压电平，该电压轨406在这一示例中为接地。

使用互补数据值，第一输入电压121和第二输入电压122响应于从图1的存储器元件104提供所存储数据值而转变为不同的电压电平。在数据存储单元208的前一状态中，第一输入节点111为1，第二输出节点141为0，第二输入节点112为0，且第二输出节点142为1。在图4中以粗体描绘了转变成当前状态的示例互补数据值。如在第一输入节点111附近使用转变箭头描绘的，数据值(DV)在当前状态的初始时间从1转变为0。因此，如在第二输入节点112附近描绘的，数据值_bar(DV#)从0转变为1。由此，在当前状态的初始时间，第一与非门401因数据值(DV)的转变而在第一输入(左上)处具有0，并在第二输入(左下)处具有1。基于这两个值并根据逻辑与非运算，第一与非门401的输出开始从0转变为1。在第一输出节点141附近描绘这种0到1转变。在另一方面，第二与非门402因数据值_bar(DV#)在当前状态的初始时间的转变而在第一输入(左上)处具有0，并在第二输入(左下)处具有1。因此，第二与非门402的输出在没有第二输出转变电路系统242的操作的情况下继续为1。

在没有第一输出转变电路系统241和第二输出转变电路系统242两者的情况下，输出锁存器108的操作将按以下方式进行。在当前状态的初始时间在第二输出节点142处没有转变开始，因为第二与非门402具有为0和1的输入。然而，在第一与非门401完成逻辑与非运算之后，其输出从0转变为1。在这种转变之后，第二与非门402在第一输入处具有1，并在第二输入处具有1。根据逻辑与非运算，第二与非门402的输出开始从1转变为0。在第二输出节点142附近描绘这种1到0转变。不幸的是，在没有输出转变电路系统的情况下，由于数据存储单元208，第二输出节点142处的这种转变直到两个顺序的与非门操作(由第一与非门401执行的第一操作、继以由第二与非门402执行的第二操作)已经发生之后才发生。

然而，第一输出节点141或第二输出节点142的输出转变可分别使用第一输出转变电路系统241或第二输出转变电路系统242来加快。在这一场景中，第一输出节点141具有上升输出电压转变，而第二输出节点142具有下降输出电压转变。此处，在没有如本文中所描述的加快的情况下，基于数据存储单元208的与非门，第二输出节点142在第一输出节点141转变之后转变，并且由此明显比第一输出节点141转变更慢地转变。然而，第二输出转变电路系统242被配置成基于第二输入节点112处的第二输入电压122来加快第二输出节点142的下降输出电压转变。第一晶体管412的栅极被耦合到第二输入节点112。因为第一晶体管412是NMOS晶体管，所以第一晶体管412在数据值_bar(DV#)呈高电压值时被导通。

在这一示例中，输出使能信号(OES)为高活跃。由此，该输出使能信号被驱动到高电压值，作为从存储器元件104读取数据值的指示。第二晶体管422的栅极被耦合到输出使能线106以接收输出使能信号。因为第二晶体管422是NMOS晶体管，所以第二晶体管422在该输出使能信号呈高电压值时被导通。由此，第一晶体管412和第二晶体管422两者均被导通，这允许电流在第二输出节点142与电压轨406(此处对应于接地节点)之间流动。因此，第二输出节点142处的第二输出电压132通过第二输出转变电路系统242的晶体管堆栈下拉到0。对于这一下降转变场景，通过在第二输出节点142处将输出电压下拉，第二输出转变电路系统242加快第二输出电压132的电压电平的转变。当数据值(DV)和数据值_bar(DV#)具有与在图4中描绘且在以上描述的那些电压电平相反的电压电平时，第一输出转变电路系统241加快第一输出节点141处的第一输出电压131的下降输出电压转变。

图5解说了输出锁存器108的基于或非门的示例实现。如图所示，数据存储单元208包括多个或非门：第一或非门501和第二或非门502。这两个或非门被实现为类似NOR S-R锁存器。每个输出转变电路系统包括多个晶体管。第一输出转变电路系统241包括第一晶体管511和第二晶体管521。第二输出转变电路系统242包括第一晶体管512和第二晶体管522。

图5的示例输出锁存器108与图4的示例输出锁存器108相似或类似。如图所示，每个示例输出锁存器108包括相似地互连的类似电路器件。然而，存在一些差异。首先，在图5中添加两个反相器：第一反相器541和第二反相器542。这些反相器被定位成将输出使能信号(OES)反相，然后将该信号施加到输出转变电路系统的第二控制节点212和222。在数据存储单元208内部，第一或非门501替代第一与非门401，并且第二或非门502替代第二与非门402。此外，图4的每个NMOS晶体管由图5中的p型金属氧化物半导体(PMOS)晶体管替代。具体地，第一晶体管411由第一晶体管511替代，第二晶体管421由第二晶体管521替代，第一晶体管412由第一晶体管512替代，并且第二晶体管422由第二晶体管522替代。另外，对于图5的输出锁存器108，电压轨206被实现为对应于高供电电压源的电压轨506(VDD)。

由此，每个示例输出转变电路系统在数据存储单元208的基于或非门的这一实现中包括晶体管堆栈。第一输出转变电路系统241包括第一晶体管堆栈，而第二输出转变电路系统242包括第二晶体管堆栈。在每个晶体管堆栈中，在电压轨506与输出节点之间串联地耦合两个晶体管。在第一输出转变电路系统241中，第一晶体管511被耦合到电压轨506，而第二晶体管521被耦合到第一输出节点141。第一输出转变电路系统241的第一控制节点211被耦合到第一输入节点111，并对应于第一晶体管511的栅极。第二控制节点212被耦合到输出使能线106(未在图5中示出)以在第二晶体管521的栅极处接收输出使能信号(OES)。

在第二输出转变电路系统242中，第一晶体管512被耦合到电压轨506，而第二晶体管522被耦合到第二输出节点142。第二输出转变电路系统242的第一控制节点221被耦合到第二输入节点112，并对应于第一晶体管512的栅极。第二控制节点222被耦合到输出使能线106以在第二晶体管522的栅极处接收输出使能信号。如果对于给定的输出转变电路系统，晶体管堆栈的两个晶体管均被导通，则电流从电压轨506流到对应的输出节点。该电流流动使得对应的输出节点被上拉到电压轨506的电压电平，该电压轨506在这一示例中为高供电电压电平。

基于或非门的S-R锁存器根据逻辑或非运算来操作，因此与图4的基于与非门的S-R锁存器相比，两个或非门的操作的顺序次序被翻转。换言之，使用基于或非门的S-R锁存器，首先发生下降输出转变，并且其次发生上升输出转变。因此，输出转变电路系统被配置成加快上升输出电压转变。为了使得输出转变电路系统能够将输出电压上拉，输出转变电路系统被耦合在输出节点与如由电压轨506表示的高供电电压之间。

在数据存储单元208的前一状态中，第一输入节点111为1，第二输出节点141为0，第二输入节点112为0，而第二输出节点142为1。在图5中以粗体描绘了转变成当前状态的示例互补数据值。如在第一输入节点111附近使用转变箭头描绘的，数据值(DV)在当前状态的初始时间从1转变为0。如在第二输入节点112附近描绘的，数据值_bar(DV#)从0转变为1。由此，在当前状态的初始时间，第二或非门502因数据值_bar(DV#)的转变而在第一输入(左上)处具有0，并在第二输入(左下)处具有1。基于这两个值并根据逻辑或非运算，第二或非门502的输出开始从1转变成0。在第二输出节点142附近描绘这种1到0转变。在另一方面，在当前状态的初始时间，第一或非门501因数据值(DV)的转变而在第一输入(左上)处具有0，并在第二输入(左下)处具有1。因此，第一或非门501的输出在没有第一输出转变电路系统241的操作的情况下继续为0。

在没有第一输出转变电路系统241和第二输出转变电路系统242两者的情况下，输出锁存器108的操作将按以下方式进行。在当前状态的初始时间没有转变在第一输出节点141处开始，因为第一或非门501具有为0和1的输入。然而，在第二或非门502完成逻辑或非运算之后，其输出从1转变为0。在这种转变之后，第一或非门501在第一输入处具有0，且在第二输入处具有0。根据逻辑或非运算，第一或非门501的输出开始从0转变为1。在第一输出节点141附近描绘这种0到1转变。不幸的是，在没有输出转变电路系统的情况下，由于数据存储单元208，第一输出节点141处的这种转变直到两个顺序的或非门操作(由第二或非门502执行的第一操作、继以由第一或非门501执行的第二操作)已经发生之后才发生。

然而，第一输出节点141或第二输出节点142的输出转变可分别使用第一输出转变电路系统241或第二输出转变电路系统242来加快。在这一场景中，第一输出节点141具有上升输出电压转变，而第二输出节点142具有下降输出电压转变。此处，在没有如本文中所描述的加快的情况下，基于数据存储单元208的或非门的操作，第一输出节点141在第二输出节点142转变之后转变，并且由此明显比第二输出节点142转变更慢地转变。然而，第一输出转变电路系统241被配置成基于第一输入节点111处的第一输入电压121来加快第一输出节点141的上升输出电压转变。第一晶体管511的栅极被耦合到第一输入节点111。因为第一晶体管511是PMOS晶体管，所以第一晶体管511在数据值(DV)呈低电压值时被导通。

在这一示例中，输出使能信号(OES)为高活跃。该输出使能信号被驱动到高电压值，作为从存储器元件104读取数据值的指示。第二晶体管521的栅极被耦合到经由第一反相器541从输出使能线106接收到的输出使能信号的经反相版本。因为第二晶体管521是PMOS晶体管，所以第二晶体管521在输出使能信号因第一反相器541的信号反相而呈高电压值时被导通。由此，第一晶体管511和第二晶体管521两者均被导通，这允许电流在第一输出节点141与电压轨506(此处对应于供电电压轨)之间流动。因此，第一输出节点141处的第一输出电压131通过第一输出转变电路系统241的晶体管堆栈上拉到1。通过在第一输出节点141处将输出电压上拉，第一输出转变电路系统241针对这一上升转变场景加快第一输出电压131的电压电平的转变。当数据值(DV)和数据值_bar(DV#)具有与在图5中描绘且在以上描述的那些电压电平相反的电压电平时，第二输出转变电路系统242加快第二输出节点142处的第二输出电压132的上升输出电压转变。

图6解说了存储器元件104的示例SRAM实现。在这一示例实现中，存储器元件104包括SRAM阵列602、读/写复用器606和感测放大器608，以及第一存储线101和第二存储线102。SRAM阵列602被耦合到读/写复用器606，并且读/写复用器606被耦合到感测放大器608。SRAM阵列602包括SRAM单元604的多个实例，每个SRAM单元存储一位数据。

读/写复用器606的读操作和写操作之间的选择由读复用选择信号(Rmux_Sel)和写复用选择信号(WMux_Sel)来控制。读/写复用器606经由多个位线对耦合到SRAM阵列602。例如，描绘了从BL0和BL#0到BLn和BL#n的位线对，其中“n”通常取偶数正整数值，诸如4或16。读/写复用器606一次从位线对的两条位线读取数据值。读/写复用器606在第一存储线101和第二存储线102上输出所选数据值，标记为Sa和Sa#。

感测放大器608包括分成两个主要部分的多个晶体管：感测放大器608的上三分之一中的预充电部分以及感测放大器608的下三分之二中的感测放大部分。该预充电部分包括三个PMOS晶体管：晶体管620、晶体管621和晶体管622。晶体管620和晶体管622中的每一者被分别耦合在供电电压轨(VDD)与第一存储线101和第二存储线102之间。晶体管621被耦合在第一存储线101与第二存储线102之间。这三个晶体管的栅极在共用预充电节点处耦合在一起。在操作中，在所请求数据值被置于第一存储线101和第二存储线102上之前，共用预充电节点处的预充电信号(未显式地示出)使得晶体管620、621和622将第一存储线101和第二存储线102预充电到高电压电平。

如图所示，感测放大部分包括五个晶体管。两个PMOS晶体管是晶体管630和晶体管634。三个NMOS晶体管是晶体管631、晶体管632和晶体管633。晶体管630和晶体管631被串联耦合在供电电压轨(VDD)与晶体管632之间。晶体管634和晶体管633被串联耦合在供电电压轨(VDD)与晶体管632之间。晶体管632还被耦合到接地。晶体管632的栅极被耦合到输出使能线106(未在图6中示出)以接收输出使能信号(OES)。晶体管630和631的栅极被耦合到晶体管634和晶体管633之间的节点以及第二存储线102。晶体管634和633的栅极被耦合到晶体管630和晶体管631之间的节点以及第一存储线101。

在操作中，如果输出使能信号导通晶体管632，则堆叠的晶体管630和631以及堆叠的晶体管634和633感测从读/写复用器606输出的电压值Sa和Sa#。堆叠的晶体管630和631以及堆叠的晶体管634和633还放大这些电压值并分别在第一存储线101和第二存储线102上呈现经放大的电压值Sa和Sa#。经放大的电压值Sa和Sa#经由第一存储线101和第二存储线102被提供给输出锁存器108，如图7中所示。

图7解说了在晶体管级描绘的用于与SRAM对接的输出锁存器108的示例实现。如图6中所示，由感测放大器608分别在第一存储线101和第二存储线102上提供经放大的电压值Sa和Sa#。这些经放大的电压值Sa和Sa#经由第一存储线101和第二存储线102由输出锁存器108接收。输出锁存器108被实现成响应于输出使能信号(OES)而启用对SRAM单元604的读访问。对于使用感测放大器的SRAM实现或其他存储器实现，数据值Sa和Sa#分别对应于图4和5的数据值DV和DV#。尽管如此，图7中所示的示例输出锁存器108也适用于图1的其他类型的存储器元件104。输出锁存器108包括12个晶体管。在输出锁存器108的上半部分中描绘了六个PMOS晶体管：晶体管701、晶体管702、晶体管721、晶体管711、晶体管712和晶体管722。在下半部分描绘了六个NMOS晶体管：第一晶体管411、第一晶体管412、第二晶体管421、晶体管731、晶体管732和第二晶体管422。

参照图4，所解说的基于与非门的输出锁存器108包括第一与非门401、第二与非门402、第一输出转变电路系统241和第二输出转变电路系统242。在图7中解说的输出锁存器108也可基于与非门。一般地，与非门可从四个晶体管形成。两个PMOS晶体管相对于彼此并联耦合，并且均被耦合到供电电压轨(VDD)。两个NMOS晶体管相对于彼此串联耦合，并且均被耦合到接地。这两个PMOS晶体管一起与两个堆叠的NMOS晶体管串联耦合。该与非门的第一输入与两个PMOS晶体管中的一者以及两个NMOS晶体管中的一者的栅极重合。该与非门的第二输入与两个PMOS晶体管中的另一者以及两个NMOS晶体管中的另一者的栅极重合。该与非门的输出对应于两个并联的PMOS晶体管和两个堆叠的NMOS晶体管之间的节点。

在图7的输出锁存器108中，(图4的)第一与非门401和第二与非门402被如下实现。第一与非门401包括：晶体管721与晶体管711并联，并且第一晶体管411与晶体管731串联。第二与非门402包括：晶体管712与晶体管722并联，并且第一晶体管412与晶体管732串联。第一与非门401的输出对应于第一输出节点141，其提供第一输出电压131作为输出锁存器108的Out#值。第二与非门402的输出对应于第二输出节点142，其提供第二输出电压132作为输出锁存器108的Out值。

(例如，图4的)第一输出转变电路系统241包括在接地节点上方串联耦合的第一晶体管411和第二晶体管421。第二输出转变电路系统242包括在接地节点上方串联耦合的第一晶体管412和第二晶体管422。输出锁存器108还包括用以在存储器读时间期间激活输出锁存器108的晶体管701和晶体管702。晶体管701经由晶体管711耦合在供电电压轨(VDD)与第一与非门401之间。晶体管702经由晶体管712耦合在供电电压轨(VDD)与第二与非门402之间。晶体管701和晶体管702的栅极被耦合到输出使能线106(未在图7中示出)以接收输出使能信号(OES)。

为了将图7的输出锁存器108配置成根据以上参照图4描述的输出锁存器108来操作，输入和输出被如下连接。对于第一与非门401，第一输入被耦合到第一存储线101以经由晶体管721和第一晶体管411的栅极来接收数据值Sa。第一与非门401的第二输入经由晶体管711和晶体管731的栅极在第二输出节点142处耦合到第二与非门402的输出。第一与非门401的输出在第一输出节点141处产生第一输出电压131，作为数据值Out#。

对于第二与非门402，第一输入被耦合到第二存储线102以经由晶体管722和第一晶体管412的栅极来接收数据值Sa#。第二与非门402的第二输入经由晶体管712和晶体管732的栅极在第一输出节点141处耦合到第一与非门401的输出。第二与非门402的输出在第二输出节点142处产生第二输出电压132，作为数据值Out。

对于第一输出转变电路系统241，第一晶体管411经由第一晶体管411的栅极耦合到第一存储线101，以接收数据值Sa作为控制信号。第二晶体管421经由第二晶体管421的栅极耦合到输出使能线106，以接收输出使能信号(OES)作为控制信号。对于第二输出转变电路系统242，第一晶体管412经由第一晶体管412的栅极耦合到第二存储线102，以接收数据值Sa#作为控制信号。第二晶体管422经由第二晶体管422的栅极耦合到输出使能线106，以接收输出使能信号作为控制信号。

使用图7的用于基于与非门的输出锁存器108的示例电路，两个晶体管被“重用”或服务双重目的。换言之，两个晶体管由在图4中被示为在逻辑上分开的两个组件共享。第一与非门401和第一输出转变电路系统241共享第一晶体管411。第二与非门402和第二输出转变电路系统242共享第一晶体管412。由此，逻辑组件可共享下方的物理电路器件。对于这一示例电路，对于部署在集成电路中的每个输出锁存器108，可以通过共享两个所指示晶体管来节省由两个NMOS晶体管占用的面积。对于(例如，图5的)基于或非门的示例实现，PMOS晶体管可在每个或非门与第一输出转变电路系统241(例如，第一晶体管511)和第二输出转变电路系统242(例如，第一晶体管512)中的对应一者之间共享。

图8是解说用于使用输出锁存器加快存储器访问的示例过程800的流程图。以指定可被执行的操作的一组框802-810的形式描述了过程800。然而，各操作不必被限定于图8中所示或本文中所描述的次序，因为各操作可按替代次序或以完全或部分交叠的方式来实现。由过程800的所解说的框表示的各操作可以由集成电路(诸如在以下描述的图9的集成电路910)来执行。更具体地，过程800的操作可由图1-5和7的输出锁存器108来执行。

在框802，在输出锁存器的第一输入节点处接收第一输入电压。例如，输出锁存器108可在输出锁存器108的第一输入节点111处接收第一输入电压121。例如，输出锁存器108的第一逻辑门310可在第一逻辑门301的第一输入处接收第一输入电压121，其具有对应于特定逻辑值的电压电平。

在框804，在该输出锁存器的第二输入节点处接收第二输入电压。例如，输出锁存器108可在输出锁存器108的第二输入节点112处接收第二输入电压122。输出锁存器108的第二逻辑门302可在第二逻辑门302的第二输入处接收第二输入电压122，其具有对应于该特定逻辑值的补数的电压电平。

在框806，响应于第一输入电压，将该输出锁存器的第一输出节点处的第一输出电压从第一逻辑值转变为第二逻辑值。例如，响应于第一输入电压121，至少数据存储单元208可将输出锁存器108的第一输出节点141处的第一输出电压131从第一逻辑值转变为第二逻辑值。为了转变第一输出节点141处的输出电压，第一逻辑门301可基于包括第一输入电压121在内的两个输入来执行逻辑运算，并产生影响第一输出电压131的电压电平的输出。第一逻辑门301在两个不同的电压电平之间改变其输出，以将第一输出电压131从第一逻辑值转变为第二逻辑值(例如，从0到1或从1到0)。每个逻辑值可对应于例如低电压电平或高电压电平。

在框808，响应于第二输入电压，将该输出锁存器的第二输出节点处的第二输出电压从第二逻辑值转变为第一逻辑值。例如，响应于第二输入电压122，至少数据存储单元208可将输出锁存器108的第二输出节点142处的第二输出电压132从第二逻辑值转变为第一逻辑值。为了转变第二输出节点142处的输出电压，第二逻辑门302可基于包括第二输入电压122在内的两个输入来执行逻辑运算，并产生影响第二输出电压132的电压电平的输出。第二逻辑门302在两个不同的电压电平之间改变其输出，以将第二输出电压132从第二逻辑值转变为第一逻辑值(例如，从1到0或从0到1)。然而，在这一示例场景中，直到第一逻辑门301改变了第一逻辑门301的输出之后，第二逻辑门302才改变其输出。因此，与第一输出节点141处的逻辑值转变相比，第二输出节点142处的逻辑值转变被延迟。

相应地，在框810，使用耦合在第二输出节点与电压轨之间的第一开关来加快第二输出电压从第二逻辑值到第一逻辑值的逻辑值转变。例如，第二输出转变电路系统242可使用耦合在第二输出节点142与电压轨206之间的第一开关312来加快第二输出电压132从第二逻辑值到第一逻辑值的逻辑值转变。逻辑值转变的这种加快可通过基于第二输入电压122将第一开关312置于活跃状态(例如，闭合该开关)来执行，以使得电流流动并且第二输出节点142处的第二输出电压132因此被上拉或下拉朝向电压轨206的电压电平。这种加快有效地避免了交叉耦合的第一逻辑门301和第二逻辑门302的顺序操作。

图9描绘了包括具有微处理器912和存储器阵列916的集成电路(IC)910的示例电子设备902。如图所示，除了集成电路910之外，电子设备902还包括天线904、收发机906和用户输入/输出(I/O)接口908。所解说的集成电路910及其核的示例包括微处理器912、图形处理单元(GPU)914、存储器阵列916和调制解调器918。在一个或多个实施例中，存储器阵列916、微处理器912的高速缓存存储器、或GPU 914的高速缓存存储器可以使用如本文中所描述的输出锁存器108的实现来访问。

电子设备902可以是移动设备或电池供电的设备，或被设计成由输电网络供电的固定设备。电子设备902的示例包括服务器计算机、网络交换机或路由器、数据中心的刀片、个人计算机、台式计算机、笔记本或膝上型计算机、平板计算机、智能电话、娱乐设备、或可穿戴计算设备(诸如智能手表、智能眼镜、或服装制品)。电子设备902还可以是具有嵌入式电子器件的设备或其部分。具有嵌入式电子器件的电子设备902的示例包括客车、工业装备、冰箱或其他家用电器、无人机或其他无人驾驶飞行器(UAV)、或动力工具。

对于具有无线能力的设备，电子设备902包括天线904，其被耦合到收发机906以实现对一个或多个无线信号的接收或传送。集成电路910可被耦合到收发机906，以使得集成电路910能够访问所接收的无线信号或者提供无线信号以供经由天线904进行传输。如图所示的电子设备902还包括至少一个用户I/O接口908。用户I/O接口908的示例包括键盘、鼠标、话筒、触敏屏幕、相机、加速度计、触觉机构、扬声器、显示屏或投影仪。

集成电路910可包括例如微处理器912、GPU 914、存储器阵列916、调制解调器918等的一个或多个实例。微处理器912可用作中央处理单元(CPU)或其他通用处理器。一些微处理器包括可以个体地被上电或断电的不同部件，诸如多个处理核。GPU 914可以专门被适配成处理视觉相关的数据以供显示。如果视觉相关的数据未被呈现或以其他方式被处理，则GPU 914可被完全或部分地减电。存储器阵列916存储用于微处理器912或GPU 914的数据。用于存储器阵列916的存储器的示例类型包括随机存取存储器(RAM)，诸如动态RAM(DRAM)或静态RAM(SRAM)、闪存等。如果程序不在访问存储在存储器中的数据，则存储器阵列916可被整体或逐块地减电。调制解调器918对信号进行解调以提取经编码的信息，或对信号进行调制以将信息编码到该信号中。如果没有要从呼入通信解码或者针对呼出通信进行编码的信息，则可以使调制解调器918空闲以降低功耗。除了所示出的那些部件之外，集成电路910还可包括附加或替代的部件，诸如I/O接口、传感器(诸如加速度计)、收发机或接收机链的另一部件、经定制或硬编码的处理器(诸如，专用集成电路(ASIC))等。

集成电路910还可包括片上系统(SOC)。SOC可集成足够数目的不同类型的组件，以使得SOC能够作为笔记本电脑、移动电话或至少主要地使用一个芯片的另一电子装置而提供计算功能。SOC的组件、或集成电路910一般可被称为块或核。SOC的核或电路块可在不被使用的情况下被减电。核或电路块的示例除了图9中所解说的那些之外还包括电压调节器、核存储器或高速缓存存储器块、存储器控制器、通用处理器、密码处理器、视频或图像处理器、向量处理器、无线电、接口或通信子系统、无线控制器、或显示器控制器。这些核或电路块中的任一者(诸如处理或GPU电路块)可进一步包括多个内部核或电路块。

除非上下文另外指示，否则本文中对词“或”的使用可被认为是对“包括性或”或准许包括或应用通过词“或”链接的一个或多个项的术语的使用(例如，短语“A或B”可被解释为仅准许“A”、仅准许“B”或准许“A”和“B”两者)。此外，附图中所表示的项和本文中所讨论的术语可以指示一个或多个项或术语，并且由此可在本书面描述中互换地引用这些项和术语的单数或复数形式。最后，尽管用结构特征或方法操作专用的语言描述了主题内容，但可以理解，所附权利要求书中定义的主题内容不必限于上述具体特征或操作，包括不必限于布置各特征的组织或执行操作的次序。

Claims (30)

1.一种集成电路，包括：

输出锁存器，其包括：

数据存储单元，其包括：

第一输入节点，其被配置成接收第一输入电压；

第二输入节点，其被配置成接收第二输入电压；

第一输出节点，其被配置成提供第一输出电压；以及

第二输出节点，其被配置成提供第二输出电压；

第一输出转变电路系统，其被耦合到所述第一输出节点并且包括耦合到所述第一输入节点的第一控制节点，所述第一输出转变电路系统被配置成响应于所述第一输入电压而加快所述第一输出电压的电压电平转变；以及

第二输出转变电路系统，其被耦合到所述第二输出节点并且包括耦合到所述第二输入节点的第一控制节点，所述第二输出转变电路系统被配置成响应于所述第二输入电压而加快所述第二输出电压的电压电平转变。

2.如权利要求1所述的集成电路，其特征在于：

所述第一输入电压和所述第二输入电压包括互补数据值；以及

所述数据存储单元被配置成存储所述互补数据值。

3.如权利要求2所述的集成电路，其特征在于，所述数据存储单元包括S-R锁存器。

4.如权利要求3所述的集成电路，其特征在于，所述S-R锁存器包括：

第一与非门，其被耦合在所述第一输入节点与所述第一输出节点之间；以及

第二与非门，其被耦合在所述第二输入节点与所述第二输出节点之间，

其中所述第一与非门和所述第二与非门彼此交叉耦合。

5.如权利要求4所述的集成电路，其特征在于：

所述第一与非门和所述第一输出转变电路系统被配置成共享晶体管；以及

所述第二与非门和所述第二输出转变电路系统被配置成共享另一晶体管。

6.如权利要求3所述的集成电路，其特征在于，所述S-R锁存器包括：

第一或非门，其被耦合在所述第一输入节点与所述第一输出节点之间；以及

第二或非门，其被耦合在所述第二输入节点与所述第二输出节点之间，其中所述第一或非门和所述第二或非门彼此交叉耦合。

7.如权利要求1所述的集成电路，其特征在于：

所述数据存储单元被耦合到配置成接收输出使能信号的输出使能线；

所述第一输出转变电路系统包括耦合到所述输出使能线的第二控制节点；以及

所述第二输出转变电路系统包括耦合到所述输出使能线的第二控制节点。

8.如权利要求7所述的集成电路，其特征在于：

所述第一输出转变电路系统被配置成基于所述输出使能信号的值而处于活跃模式或非活跃模式；以及

所述第二输出转变电路系统被配置成基于所述输出使能信号的值而处于所述活跃模式或所述非活跃模式。

9.如权利要求8所述的集成电路，其特征在于：

所述第一输出转变电路系统包括串联耦合在所述第一输出节点与电压轨之间的两个开关；以及

所述第二输出转变电路系统包括串联耦合在所述第二输出节点与所述电压轨之间的两个开关。

10.如权利要求9所述的集成电路，其特征在于，所述第一输出转变电路系统的两个开关包括：

第一晶体管，其具有对应于所述第一输出转变电路系统的所述第一控制节点的栅极，所述第一晶体管被配置成响应于所述第一输入电压而被导通；以及

第二晶体管，其具有对应于所述第一输出转变电路系统的所述第二控制节点的栅极，所述第二晶体管被配置成响应于所述输出使能信号而被导通。

11.如权利要求1所述的集成电路，其特征在于，进一步包括：

存储器元件，其被耦合到所述第一输入节点和所述第二输入节点并被配置成响应于输出使能信号而提供数据值。

12.如权利要求11所述的集成电路，其特征在于，进一步包括：

感测放大器，其被耦合在所述存储器元件与所述输出锁存器之间，所述感测放大器被配置成响应于所述输出使能信号而从所述存储器元件读取所述数据值，并经由所述第一输入节点和所述第二输入节点来将所述数据值提供给所述输出锁存器。

13.一种集成电路，包括：

输出锁存器，其包括：

数据存储单元，其被配置成存储互补数据值，所述数据存储单元包括：

第一输入节点，其被配置成接收第一输入电压；

第二输入节点，其被配置成接收第二输入电压；

第一输出节点，其被配置成提供第一输出电压；以及

第二输出节点，其被配置成提供第二输出电压；

用于响应于所述第一输入电压而加快所述第一输出节点处的所述第一输出电压的电压电平转变的第一装置；以及

用于响应于所述第二输入电压而加快所述第二输出节点处的所述第二输出电压的电压电平转变的第二装置。

14.如权利要求13所述的集成电路，其特征在于：

用于加快电压电平转变的所述第一装置包括用于响应于所述第一输入电压而加快所述第一输出节点处的所述第一输出电压的下降电压电平转变的第一装置；以及

用于加快电压电平转变的所述第二装置包括用于响应于所述第二输入电压而加快所述第二输出节点处的所述第二输出电压的下降电压电平转变的第二装置。

15.如权利要求14所述的集成电路，其特征在于，用于加快下降电压电平转变的所述第二装置包括用于在所述第二输出电压要从高电压电平转变为低电压电平的情况下使得电流能够流动的第一开关装置。

16.如权利要求14所述的集成电路，其特征在于，用于加快下降电压电平转变的所述第二装置包括用于响应于所述第二输入电压的电压电平而在所述第二输出节点处下拉所述第二输出电压的电压电平的第一开关装置。

17.如权利要求14所述的集成电路，其特征在于：

用于加快所述第一输出节点处的所述第一输出电压的下降电压电平转变的所述第一装置进一步响应于输出使能信号；以及

用于加快所述第二输出节点处的所述第二输出电压的下降电压电平转变的所述第二装置进一步响应于所述输出使能信号。

18.如权利要求17所述的集成电路，其特征在于，进一步包括：

静态随机存取存储器(SRAM)单元，其被耦合到所述输出锁存器，

其中所述输出锁存器被配置成响应于所述输出使能信号而启用对所述SRAM单元的读访问。

19.如权利要求13所述的集成电路，其特征在于：

用于加快电压电平转变的所述第一装置包括用于响应于所述第一输入电压而加快所述第一输出节点处的所述第一输出电压的上升电压电平转变的第一装置；以及

用于加快电压电平转变的所述第二装置包括用于响应于所述第二输入电压而加快所述第二输出节点处的所述第二输出电压的上升电压电平转变的第二装置。

20.如权利要求13所述的集成电路，其特征在于，所述数据存储单元包括：

第一逻辑门，其具有第一输入、第二输入和输出，其中该第一输入被耦合到所述第一输入节点，该第二输入被耦合到所述第二输出节点，并且该输出被耦合到所述第一输出节点；以及

第二逻辑门，其具有第一输入、第二输入和输出，其中该第一输入被耦合到所述第一输出节点，该第二输入被耦合到所述第二输入节点，并且该输出被耦合到所述第二输出节点。

21.一种用于使用输出锁存器加快存储器访问的方法，所述方法包括：

在所述输出锁存器的第一输入节点处接收第一输入电压；

在所述输出锁存器的第二输入节点处接收第二输入电压；

响应于所述第一输入电压，将所述输出锁存器的第一输出节点处的第一输出电压从第一逻辑值转变为第二逻辑值；以及

响应于所述第二输入电压，将所述输出锁存器的第二输出节点处的第二输出电压从所述第二逻辑值转变为所述第一逻辑值，包括使用耦合在所述第二输出节点与电压轨之间的第一开关来加快所述第二输出电压从所述第二逻辑值到所述第一逻辑值的逻辑值转变。

22.如权利要求21所述的方法，其特征在于，所述加快包括基于所述第二输入电压来将所述第一开关置于活跃状态。

23.如权利要求21所述的方法，其特征在于，所述加快包括避免一对交叉耦合的逻辑门的顺序操作。

24.如权利要求21所述的方法，其特征在于，将所述第二输出节点处的所述第二输出电压从所述第二逻辑值转变为所述第一逻辑值包括：使用响应于用于耦合到所述输出锁存器的存储器元件的输出使能信号的第二开关来加快所述第二输出电压从所述第二逻辑值到所述第一逻辑值的逻辑值转变。

25.如权利要求24所述的方法，其特征在于：

所述第一逻辑值包括低电压电平；

所述第二逻辑值包括高电压电平；以及

加快所述第二输出电压从所述第二逻辑值到所述第一逻辑值的逻辑值转变包括加快所述第二输出电压从所述高电压电平到所述低电压电平的下降电压电平转变。

26.如权利要求21所述的方法，其特征在于，进一步包括：

使用S-R锁存器将所述第一输入节点处的所述第一输入电压的电压电平和所述第二输入节点处的所述第二输入电压的电压电平传播到所述第一输出节点处的所述第一输出电压和所述第二输出节点处的所述第二输出电压。

27.一种集成电路，包括：

存储器元件，其具有第一存储线和第二存储线；以及

输出锁存器，其被耦合到所述存储器元件并且包括第一输出节点和第二输出节点，所述输出锁存器包括：

第一与非门，其具有第一输入、第二输入和输出，其中该第一输入被耦合到所述第一存储线，该第二输入被耦合到所述第二输出节点，并且该输出被耦合到所述第一输出节点；

第二与非门，其具有第一输入、第二输入和输出，其中该第一输入被耦合到所述第一输出节点，该第二输入被耦合到所述第二存储线，并且该输出被耦合到所述第二输出节点；

第一输出转变电路系统，其被耦合在所述第一输出节点与接地节点之间，所述第一输出转变电路系统包括耦合到所述第一存储线的第一控制节点；以及

第二输出转变电路系统，其被耦合在所述第二输出节点与所述接地节点之间，所述第二输出转变电路系统包括耦合到所述第二存储线的第一控制节点。

28.如权利要求27所述的集成电路，其特征在于：

所述存储器元件被耦合到输出使能线；以及

所述第一输出转变电路系统包括：

第一晶体管，其被耦合到所述输出锁存器的所述第一输出节点，所述

第一晶体管包括对应于所述第一输出转变电路系统的第一控制节点的栅极；以及

第二晶体管，其被耦合在所述第一晶体管与所述接地节点之间，所述

第二晶体管包括耦合到所述输出使能线的栅极。

29.如权利要求28所述的集成电路，其特征在于，所述第一与非门和所述第一输出转变电路系统被配置成共享所述第一晶体管。

30.如权利要求27所述的集成电路，其特征在于，所述第二输出转变电路系统被配置成：在所述第二与非门能响应于所述第二存储线上的电压电平而发起下降电压电平转变之前，响应于所述第二存储线上的电压电平而在所述输出锁存器的所述第二输出节点处发起下降电压电平转变。