CN109063515B - 针对仲裁器puf的可靠性增强结构及其增强方法 - Google Patents

Abstract

本发明涉及电路设计与信息安全领域，公开了一种针对仲裁器PUF的可靠性增强结构，包括仲裁器PUF电路，仲裁器PUF电路包括仲裁器模块、两个延迟链、附加延迟模块、可靠性标志产生模块和控制逻辑产生模块，附加延迟模块包括分别设置两个延迟链与仲裁器模块之间的附加延迟单元，附加延迟单元与仲裁器模块之间设有二选一多路选择器，二选一多路选择器的两个输入端均分别与附加延迟单元和延迟链相连，二选一多路选择器的输出端均与仲裁器模块相连，仲裁器模块连有可靠性标志产生模块。本发明还公开了针对仲裁器PUF的可靠性增强结构的增强方法。本发明针对仲裁器PUF的可靠性增强结构及其增强方法，提高仲裁器PUF输出的可靠性，使其能够直接应用于密钥产生而避免采用任何纠错机制。

Description

针对仲裁器PUF的可靠性增强结构及其增强方法

技术领域

本发明涉及电路设计与信息安全领域，具体涉及一种针对仲裁器PUF的可靠性增强结构及其增强方法。

背景技术

物理不可克隆函数(PUF)主要通过捕获芯片在制造过程中产生的器件和连线的工艺偏差，实现将一组输入二进制编码映射为另外一组输出二进制编码的功能。当输入一个激励(challenge)c时，PUF将返回一个响应(response)r。由于该函数的内部参数取决于芯片的制造过程中的工艺偏差，而工艺偏差是无法估算且不可复制的，因此PUF具有唯一的激励-响应集合(Challenge-response Pairs,CRPs)，具有可不克隆的特性。利用其不可克隆特性，PUF可用来进行密钥产生和认证等安全应用，可以大大增强嵌入式系统的安全性。

仲裁器PUF是一种最常见的PUF电路，其结构如图7所示，它通过级联多个开关延迟模块形成两条对称的延迟链，每一级开关延迟模块包含两个对称的延迟单元，根据选择信号的不同，两个输入信号分别经过不同的延迟单元到达输出，由于芯片制造中对称的延迟单元的工艺偏差不一样，导致所级联构成的两条对称延迟链的延迟时间也不同。多路选择信号是PUF的激励，不同的激励信号取值会使仲裁器PUF形成两条不同的延迟链。最后，两条延迟链的延迟信号经过由latch或者filp-flop构成的仲裁器(arbiter)判决产生0/1的响应，从而生成PUF响应输出，该电路可以产生2N个CRPs。

然而，由于仲裁器PUF电路的特殊构造，其输出不可避免会受到环境因素的影响(温度、电压等)，因此，后续需要采用各种纠错机制来从PUF噪声数据中提取稳定密钥。常用的纠错机制包括模糊提取器(Fuzzy Extractor)、索引校正子技术(Index-basedsyndrome，IBS)或者模式匹配(Pattern Matching)等。但是，采用上述纠错机制会带来一些明显的问题：

1)纠错过程需要很大的执行开销，给资源受限的嵌入式系统带来极大负担；

2)纠错技术需要产生一种公开的辅助信息Helper data来恢复原始密钥，这会泄露密钥的部分信息；

3)PUF的输出响应需要直接输入到纠错模块，由于纠错模块与PUF模块往往是分离的，这为物理探测攻击提供了可能。

发明内容

本发明的目的就是针对上述技术的不足，提供一种针对仲裁器PUF的可靠性增强结构及其增强方法，提高仲裁器PUF输出的可靠性，使其能够直接应用于密钥产生而避免采用任何纠错机制。

为实现上述目的，本发明所设计的针对仲裁器PUF的可靠性增强结构包括与外部电路相连的仲裁器PUF电路，所述仲裁器PUF电路包括判决产生0/1响应的仲裁器模块和与所述仲裁器模块连接的第一延迟链和第二延迟链，所述第一延迟链和第二延迟链通过N个开关延迟模块级联形成，在所述仲裁器PUF电路内部嵌入附加延迟模块、产生输出响应及可靠性标志的可靠性标志产生模块和产生控制信号控制所述仲裁器PUF电路工作的控制逻辑产生模块，所述附加延迟模块包括分别设置在所述第一延迟链和第二延迟链与所述仲裁器模块之间以改变所述第一延迟链和第二延迟链延迟值的相同的第一附加延迟单元和第二附加延迟单元，所述第一附加延迟单元和第二附加延迟单元与所述仲裁器模块之间各设有第一二选一多路选择器和第二二选一多路选择器，所述第一二选一多路选择器的两个输入端均分别与所述第一附加延迟单元和所述第一延迟链相连，所述第二二选一多路选择器的两个输入端均分别与所述第二附加延迟单元和所述第二延迟链相连，所述第一二选一多路选择器和第二二选一多路选择器的输出端均与所述仲裁器模块相连，所述仲裁器模块连有可靠性标志产生模块。

优选地，所述可靠性标志产生模块包括输出响应寄存器、可靠性标志寄存器、第一一路至二路数据分配器、第二一路至二路数据分配器、同或逻辑模块和第三二选一多路选择器，所述仲裁器模块与所述第一一路至二路数据分配器的输入端相连，所述第一一路至二路数据分配器的一个输出端与所述输出响应寄存器相连，另一个输出端与所述第二一路至二路数据分配器的输入端相连，所述第二一路至二路数据分配器的一个输出端与所述第三二选一多路选择器的一个输入端相连，所述第二一路至二路数据分配器的另一个输出端与所述可靠性标志寄存器的输出端经过所述同或逻辑模块与所述第三二选一多路选择器的另一个输入端相连，所述第三二选一多路选择器的输出端与所述可靠性标志寄存器相连。

一种针对仲裁器PUF的可靠性增强结构的增强方法包括如下步骤：

A)外部电路输入激励信号C₀，所述控制逻辑产生模块产生相应控制信号，其中所述第一二选一多路选择器对应控制信号K₀，所述第二二选一多路选择器对应控制信号K₁；

B)使K₀＝0且K₁＝0，所述第一附加延迟单元不接入所述第一延迟链，所述第二附加延迟单元不接入所述第二延迟链，所述仲裁器PUF电路处于正常工作模式，所述仲裁器模块对所述第一延迟链和第二延迟链的延迟信息进行仲裁，产生响应R₀，此时所述可靠性标志产生模块内部的所述第一一路至二路数据分配器接通与所述输出响应寄存器相连的输出端，所述响应R₀存储在所述输出响应寄存器内；

C)使K₀＝1且K₁＝0，所述第一附加延迟单元接入所述第一延迟链，所述第二附加延迟单元不接入所述第二延迟链，所述仲裁器PUF电路进入测试模式，所述仲裁器模块对所述第一延迟链和第二延迟链的延迟信息进行仲裁之后产生测试输出T₀₁，此时所述可靠性标志产生模块内部的所述第一一路至二路数据分配器接通与所述第二一路至二路数据分配器相连的输出端，所述第二一路至二路数据分配器接通与所述第三二选一多路选择器相连的输出端，所述第三二选一多路选择器接通与所述第二一路至二路数据分配器相连的输入端，将所述测试输出T₀₁存储在所述可靠性标志寄存器内；

D)使K₀＝0且K₁＝1，所述第一附加延迟单元不接入所述第一延迟链，所述第二附加延迟单元接入所述第二延迟链，所述仲裁器PUF电路仍处于测试模式，所述仲裁器模块对所述第一延迟链和第二延迟链的延迟信息进行仲裁之后产生测试输出T₀₂，此时所述可靠性标志产生模块内部的所述第一一路至二路数据分配器接通与所述第二一路至二路数据分配器相连的输出端，所述第二一路至二路数据分配器接通与所述同或逻辑模块相连的输出端，所述第三二选一多路选择器选择与所述同或逻辑模块相连的输入端，所述测试输出T₀₂与所述可靠性标志寄存器在所述步骤C)中储存的T₀₁同或之后产生可靠性标志信号RV₀并存储在所述可靠性标志寄存器内，可靠性标志信号RV₀标示了响应R₀的可靠性，当RV₀＝1时，表明是R₀可靠的，当RV₀＝0时，表明是R₀是不可靠的；

E)所述外部电路读取所述步骤B)中的响应R₀和对应的所述步骤D)中的可靠性标志信号RV₀；

F)所述外部电路改变激励信号为C₁，重复所述步骤A)～步骤E)，读取相应的响应R₁和相应的可靠性标志信号RV₁；

G)不断改变激励信号，重复所述步骤F)，取得激励信号C、响应R和可靠性标志信号RV的集合(C，R，RV)，所述外部电路即可提取可靠性标志信号RV为1的响应R构建密钥，丢弃可靠性标志信号RV为0的响应R。

本发明与现有技术相比，具有以下优点：

1、提高了仲裁器PUF电路输出的可靠性，使其能够直接应用于密钥产生，生成具有极高稳定性的密钥，从而避免采用任何纠错机制；

2、由于不用采用纠错机制，避免了因纠错机制的引入所导致的开销过大和带来安全隐患的问题。

附图说明

图1为本发明针对仲裁器PUF的可靠性增强结构的结构示意图；

图2为图1中可靠性标志产生模块的结构示意图；

图3为响应产生电路的示意图；

图4为测试输出T₀₁产生电路的示意图；

图5为测试输出T₀₂产生电路的示意图；

图6为可靠密钥提取过程示意图；

图7为传统仲裁器PUF电路结构的结构示意图。

图中各部件标号如下：

仲裁器模块1、第一延迟链2、第二延迟链3、开关延迟模块4、附加延迟模块5、可靠性标志产生模块6、第一附加延迟单元7、第二附加延迟单元8、第一二选一多路选择器9、第二二选一多路选择器10、输出响应寄存器11、可靠性标志寄存器12、第一一路至二路数据分配器13、第二一路至二路数据分配器14、同或逻辑模块15、第三二选一多路选择器16。

具体实施方式

下面结合附图和具体实施例对本发明作进一步的详细说明。

如图1所示，本发明针对仲裁器PUF的可靠性增强结构，包括与外部电路相连的仲裁器PUF电路，仲裁器PUF电路包括判决产生0/1响应的仲裁器模块1和与仲裁器模块1连接的第一延迟链2和第二延迟链3，第一延迟链2和第二延迟链3通过N个开关延迟模块4级联形成，在仲裁器PUF电路内部嵌入附加延迟模块5、产生输出响应及可靠性标志的可靠性标志产生模块6和产生控制信号控制仲裁器PUF电路工作的控制逻辑产生模块，附加延迟模块5包括分别设置在第一延迟链2和第二延迟链3与仲裁器模块1之间以改变第一延迟链2和第二延迟链3延迟值的相同的第一附加延迟单元7和第二附加延迟单元8，第一附加延迟单元7和第二附加延迟单元8与仲裁器模块1之间各设有第一二选一多路选择器9和第二二选一多路选择器10，第一二选一多路选择器9的两个输入端均分别与第一附加延迟单元7和第一延迟链2相连，第二二选一多路选择器10的两个输入端均分别与第二附加延迟单元8和第二延迟链3相连，第一二选一多路选择器9和第二二选一多路选择器10的输出端均与仲裁器模块1相连，仲裁器模块1连有可靠性标志产生模块6。

如图2所示，可靠性标志产生模块6包括输出响应寄存器11、可靠性标志寄存器12、第一一路至二路数据分配器13、第二一路至二路数据分配器14、同或逻辑模块15和第三二选一多路选择器16，仲裁器模块1与第一一路至二路数据分配器13的输入端相连，第一一路至二路数据分配器13的一个输出端与输出响应寄存器11相连，另一个输出端与第二一路至二路数据分配器14的输入端相连，第二一路至二路数据分配器14的一个输出端与第三二选一多路选择器16的一个输入端相连，第二一路至二路数据分配器14的另一个输出端与可靠性标志寄存器12的输出端经过同或逻辑模块15与第三二选一多路选择器16的另一个输入端相连，第三二选一多路选择器16的输出端与可靠性标志寄存器12相连。

一种针对仲裁器PUF的可靠性增强结构的增强方法包括如下步骤：

A)外部电路输入激励信号C₀，控制逻辑产生模块产生相应控制信号，其中第一二选一多路选择器9对应控制信号K₀，第二二选一多路选择器10对应控制信号K₁；

B)使K₀＝0且K₁＝0，如图3所示，第一附加延迟单元7不接入第一延迟链2，第二附加延迟单元8不接入第二延迟链3，仲裁器PUF电路处于正常工作模式，假设第一延迟链2对激励信号的延迟时间为T₁，第二延迟链3对激励信号的延迟时间为T₂，第一延迟链2与第二延迟链3的延迟差值ΔT＝T₁-T₂被输入至仲裁器模块1，仲裁器模块1对第一延迟链2和第二延迟链3的延迟信息即延迟差值ΔT进行仲裁，根据ΔT的极性产生响应R₀，R₀为0或1，此时可靠性标志产生模块6内部的第一一路至二路数据分配器13接通与输出响应寄存器11相连的输出端，响应R₀存储在输出响应寄存器11内；

C)使K₀＝1且K₁＝0，如图4所示，第一附加延迟单元7接入第一延迟链2，第二附加延迟单元8不接入第二延迟链3，仲裁器PUF电路进入测试模式，第一附加延迟单元7产生时间为T_c的延迟，此时第一延迟链2对激励信号的延迟时间为T₁+T_c，第一延迟链2与第二延迟链3的延迟差值ΔT′＝ΔT+T_c，仲裁器模块1对第一延迟链2和第二延迟链3的延迟信息即延迟差值ΔT′进行仲裁之后产生测试输出T₀₁，此时可靠性标志产生模块6内部的第一一路至二路数据分配器13接通与第二一路至二路数据分配器14相连的输出端，第二一路至二路数据分配器14接通与第三二选一多路选择器16相连的输出端，第三二选一多路选择器16接通与第二一路至二路数据分配器14相连的输入端，将测试输出T₀₁存储在可靠性标志寄存器12内；

D)使K₀＝0且K₁＝1，如图5所示，第一附加延迟单元7不接入第一延迟链2，第二附加延迟单元8接入第二延迟链3，仲裁器PUF电路仍处于测试模式，第二附加延迟单元8产生时间为T_c的延迟，此时第二延迟链3对激励信号的延迟时间为T₁+T_c，第一延迟链2与第二延迟链3的延迟差值ΔT″＝ΔT-T_c，仲裁器模块1对第一延迟链2和第二延迟链3的延迟信息即延迟差值ΔT″进行仲裁之后产生测试输出T₀₂，此时可靠性标志产生模块6内部的第一一路至二路数据分配器13接通与第二一路至二路数据分配器14相连的输出端，第二一路至二路数据分配器14接通与同或逻辑模块15相连的输出端，第三二选一多路选择器16选择与同或逻辑模块15相连的输入端，测试输出T₀₂与可靠性标志寄存器12在步骤C)中储存的T₀₁同或之后产生可靠性标志信号RV₀并存储在可靠性标志寄存器12内，可靠性标志信号RV₀标示了响应R₀的可靠性，当RV₀＝1时，表明是R₀可靠的，当RV₀＝0时，表明是R₀是不可靠的；

E)外部电路读取步骤B)中的响应R₀和对应的步骤D)中的可靠性标志信号RV₀；

F)外部电路改变激励信号为C₁，重复步骤A)～步骤E)，读取相应的响应R₁和相应的可靠性标志信号RV₁；

G)不断改变激励信号，重复步骤F)，取得激励信号C、响应R和可靠性标志信号RV的集合(C，R，RV)，如图6所示，外部电路即可提取可靠性标志信号RV为1的响应R构建密钥，丢弃可靠性标志信号RV为0的响应R。

本发明中仲裁器PUF电路通过级联多个开关延迟模块4形成两条对称的延迟链，两条延迟链会对输入信号产生不同的时间延迟，仲裁器模块1根据信号到达的先后顺序可以产生数字输出1或者0，由于两条延迟链产生的延迟时间差值ΔT是呈正态随机分布的，当其绝对值|ΔT|越大，输出受温度/电压等外部因素的影响而发生改变的概率越小，输出越稳定。由于ΔT主要由芯片在制造过程中难以避免的工艺偏差所决定，无法在设计时确定，因此通过在仲裁器PUF电路内部嵌入附加延迟模块5、可靠性标志产生模块6和控制逻辑产生模块，在PUF工作过程中自动测试每个PUF输出的可靠性，并产生相应的可靠性标志来标识该可靠性，当两条延迟链的差值|ΔT|大于一定的阈值时，PUF输出被标识为可靠，否则标为不可靠，即可挑选可靠的PUF输出作为密钥，大大提高仲裁器PUF电路的可靠性。

本发明针对仲裁器PUF的可靠性增强结构及其增强方法提高了仲裁器PUF电路输出的可靠性，使其能够直接应用于密钥产生，生成具有极高稳定性的密钥，从而避免采用任何纠错机制；同时由于不用采用纠错机制，避免了因纠错机制的引入所导致的开销过大和带来安全隐患的问题。

Claims (2)

1.一种针对仲裁器PUF的可靠性增强结构，包括与外部电路相连的仲裁器PUF电路，所述仲裁器PUF电路包括判决产生0/1响应的仲裁器模块(1)和与所述仲裁器模块(1)连接的第一延迟链(2)和第二延迟链(3)，所述第一延迟链(2)和第二延迟链(3)通过N个开关延迟模块(4)级联形成，其特征在于：在所述仲裁器PUF电路内部嵌入附加延迟模块(5)、产生输出响应及可靠性标志的可靠性标志产生模块(6)和产生控制信号控制所述仲裁器PUF电路工作的控制逻辑产生模块，所述附加延迟模块(5)包括分别设置在所述第一延迟链(2)和第二延迟链(3)与所述仲裁器模块(1)之间以改变所述第一延迟链(2)和第二延迟链(3)延迟值的相同的第一附加延迟单元(7)和第二附加延迟单元(8)，所述第一附加延迟单元(7)和第二附加延迟单元(8)与所述仲裁器模块(1)之间各设有第一二选一多路选择器(9)和第二二选一多路选择器(10)，所述第一二选一多路选择器(9)的两个输入端均分别与所述第一附加延迟单元(7)和所述第一延迟链(2)相连，所述第二二选一多路选择器(10)的两个输入端均分别与所述第二附加延迟单元(8)和所述第二延迟链(3)相连，所述第一二选一多路选择器(9)和第二二选一多路选择器(10)的输出端均与所述仲裁器模块(1)相连，所述仲裁器模块(1)连有可靠性标志产生模块(6)，所述可靠性标志产生模块(6)包括输出响应寄存器(11)、可靠性标志寄存器(12)、第一一路至二路数据分配器(13)、第二一路至二路数据分配器(14)、同或逻辑模块(15)和第三二选一多路选择器(16)，所述仲裁器模块(1)与所述第一一路至二路数据分配器(13)的输入端相连，所述第一一路至二路数据分配器(13)的一个输出端与所述输出响应寄存器(11)相连，另一个输出端与所述第二一路至二路数据分配器(14)的输入端相连，所述第二一路至二路数据分配器(14)的一个输出端与所述第三二选一多路选择器(16)的一个输入端相连，所述第二一路至二路数据分配器(14)的另一个输出端与所述可靠性标志寄存器(12)的输出端经过所述同或逻辑模块(15)与所述第三二选一多路选择器(16)的另一个输入端相连，所述第三二选一多路选择器(16)的输出端与所述可靠性标志寄存器(12)相连。

2.一种权利要求1所述针对仲裁器PUF的可靠性增强结构的增强方法，其特征在于：包括如下步骤：

A)外部电路输入激励信号C₀，所述控制逻辑产生模块产生相应控制信号，其中所述第一二选一多路选择器(9)对应控制信号K₀，所述第二二选一多路选择器(10)对应控制信号K₁；

B)使K₀＝0且K₁＝0，所述第一附加延迟单元(7)不接入所述第一延迟链(2)，所述第二附加延迟单元(8)不接入所述第二延迟链(3)，所述仲裁器PUF电路处于正常工作模式，所述仲裁器模块(1)对所述第一延迟链(2)和第二延迟链(3)的延迟信息进行仲裁，产生响应R₀，此时所述可靠性标志产生模块(6)内部的所述第一一路至二路数据分配器(13)接通与所述输出响应寄存器(11)相连的输出端，所述响应R₀存储在所述输出响应寄存器(11)内；

C)使K₀＝1且K₁＝0，所述第一附加延迟单元(7)接入所述第一延迟链(2)，所述第二附加延迟单元(8)不接入所述第二延迟链(3)，所述仲裁器PUF电路进入测试模式，所述仲裁器模块(1)对所述第一延迟链(2)和第二延迟链(3)的延迟信息进行仲裁之后产生测试输出T₀₁，此时所述可靠性标志产生模块(6)内部的所述第一一路至二路数据分配器(13)接通与所述第二一路至二路数据分配器(14)相连的输出端，所述第二一路至二路数据分配器(14)接通与所述第三二选一多路选择器(16)相连的输出端，所述第三二选一多路选择器(16)接通与所述第二一路至二路数据分配器(14)相连的输入端，将所述测试输出T₀₁存储在所述可靠性标志寄存器(12)内；

D)使K₀＝0且K₁＝1，所述第一附加延迟单元(7)不接入所述第一延迟链(2)，所述第二附加延迟单元(8)接入所述第二延迟链(3)，所述仲裁器PUF电路仍处于测试模式，所述仲裁器模块(1)对所述第一延迟链(2)和第二延迟链(3)的延迟信息进行仲裁之后产生测试输出T₀₂，此时所述可靠性标志产生模块(6)内部的所述第一一路至二路数据分配器(13)接通与所述第二一路至二路数据分配器(14)相连的输出端，所述第二一路至二路数据分配器(14)接通与所述同或逻辑模块(15)相连的输出端，所述第三二选一多路选择器(16)选择与所述同或逻辑模块(15)相连的输入端，所述测试输出T₀₂与所述可靠性标志寄存器(12)在所述步骤C)中储存的T₀₁同或之后产生可靠性标志信号RV₀并存储在所述可靠性标志寄存器(12)内；

E)所述外部电路读取所述步骤B)中的响应R₀和对应的所述步骤D)中的可靠性标志信号RV₀；

F)所述外部电路改变激励信号为C₁，重复所述步骤A)～步骤E)，读取相应的响应R₁和可靠性标志信号RV₁；

G)不断改变激励信号，重复所述步骤F)，取得激励信号C、响应R和可靠性标志信号RV的集合(C，R，RV)，所述外部电路即可提取可靠性标志信号RV为1的响应R构建密钥，丢弃可靠性标志信号RV为0的响应R。

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