CN109004034A - Pn二极管 - Google Patents

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Abstract

本发明涉及一种半导体二极管，具有板形半导体元件(1)，所述板形半导体元件具有上侧(2)、下侧(3)和边缘(4)，其中，边缘(4)构造为直线。上侧(2)设置有连续的p掺杂层(11)并且下侧(3)设置有连续的强n掺杂层(12)。在强n掺杂层(12)和p掺杂层(11)之间布置有弱n掺杂层(13)和中等强度n掺杂层(14)。边缘(4)具有边缘沟槽(21)，在边缘沟槽中，板形半导体元件(1)的厚度减小。在边缘沟槽(21)的区域中，所述p掺杂层(11)直接接触所述弱n掺杂层(13)。从所述下侧(3)开始引入另外的沟槽(23)，所述另外的沟槽定向为不平行于所述边缘沟槽(21)。

Description

PN二极管
技术领域
本发明涉及一种根据独立权利要求的前序部分的半导体二极管。
背景技术
US 7,521,774、DE 43 20 780和DE 199 38 209各自公开了半导体二极管，其中，板形半导体元件在上侧具有p掺杂层并且在下侧具有强n掺杂层。在这两个层之间布置了弱n掺杂层和中等强度n掺杂层。在板状半导体元件的边缘区域中，p掺杂层直接接触弱n掺杂层。因此防止当施加反向电压时边缘区域中的半导体二极管击穿。
发明内容
与现有技术相比，具有独立权利要求的特征的本发明半导体二极管具有这样的优点，即，通流方向上的电压降或者说通流方向上的电阻明显降低。当使用该二极管时功率损耗相应地减小，这改善了该二极管在整流器或发电机中的使用。同时，这种效果在不影响截止特性的情况下实现。
由从属权利要求的特征得到进一步的优点和改进。通过选择不同沟槽之间的相应角度，特别是在制造半导体二极管的过程中可以降低破裂的风险。此外，可以省去非常精确的角度取向，这减少了校准工作量并因此降低了制造成本。
由从属权利要求的特征得到进一步的优点和改进。确定的角度范围，特别是20至70度，优选40至50度，允许在上侧和下侧的沟槽的定向方面具有很大的公差。通过下侧的多个沟槽使电压降相应减小。上侧的另外的沟槽也引起电压降的减小。通过相应的金属化，可以通过传统的封装技术容易地安装板形二极管元件。
附图说明
本发明的实施例在附图中示出并且在下面的说明书中更详细地解释。
附图示出：
图1根据US 7,521,774的半导体二极管，
图2根据DE 43 20 708 A1的半导体二极管，
图3根据DE 199 38 209 A1的半导体二极管，
图4图3的俯视图，
图5根据本发明的半导体二极管的俯视图和
图6图5的横截面视图。
具体实施方式
在图1中示出如从US 7,521,774中已知的那样的二极管。图1在此示出了板形半导体元件1的横截面，该板形半导体元件具有上侧2和下侧3。在此，板形意味着，厚度、即上侧2与下侧3之间的距离明显小于在上侧2或下侧3上在边缘4之间的侧向延伸尺度。例如，这样的板形半导体元件1具有大约200μm数量级的厚度和相对置的两个边缘4之间的几毫米数量级的距离。典型地，这样的板形半导体元件1由非常大的板即所谓的晶片制成，然后通过从该晶片锯出单个板形半导体元件而被切割出来。由于这种锯切通常只能沿直线进行，所以边缘4通常构造为直线，如同下面例如将参照图4还要解释的那样。由于所有的所述层都被施加到大的半导体晶片上，所以边缘4由在上侧2和下侧3之间延伸的锯切口产生。在此应该注意的是，在边缘4的区域中产生了半导体材料的损害，这就要求必须在边缘区域中设置特殊措施。
板形半导体元件1在其上侧具有覆盖整个上侧2的p掺杂层11。此外，板形半导体元件1具有在整个下侧3上延伸的强n掺杂层12。在p掺杂层11和强n掺杂层12之间，布置有弱n掺杂层13和中等强度n掺杂层14。在此，p掺杂层11到弱n掺杂层13和中等强度n掺杂层14分别具有pn结。这些pn结形成真正的二极管元件。
在边缘4处，由于在将大的半导体晶片分割为单个半导体元件6时的锯切过程，也会发生半导体材料的晶体结构的损坏。因此，由于这种损坏，在边缘4的区域中，在施加反向电压时，在非常低的反向电压下已经出现击穿，这将明显恶化pn二极管的性能。为此，在边缘4的区域中仅布置弱n掺杂层13，这可抵抗边缘4中的过早击穿。因而防止了二极管在边缘4区域中的提前击穿，使得二极管的截止特性仅由层11和14之间的pn结确定。
还应该注意的是，US7,521,774使用了一种方法，其中，通过在上侧2中锯入沟槽来实现机械式结构化层。在制成的半导体元件1中，该沟槽仍然可以作为边缘4的区域中的边缘沟槽21被看出。
在图2中示出了DE 43 20 780 A1的类似半导体二极管，其中，同样通过在上侧中锯入沟槽来进行结构化步骤。该半导体元件1也具有上侧2和下侧3、布置在上侧上的p掺杂层11、布置在下侧3上的强n掺杂层12、弱n掺杂层13和中等强度n掺杂层14。此外，在边缘4的区域中还有边缘沟槽21。然而，与图1不同，弱n掺杂层13和中等强度n掺杂层14不是并排布置，而是叠置布置，其中，在边缘4或边缘沟槽21的区域中，p层11又仅接触弱掺杂层13。由于这种构造，根据图2的二极管上的击穿过程仅由p掺杂层11和n掺杂层14之间的pn结确定。
根据图1和2的二极管的正向行为主要由中等强度n掺杂层14和弱n掺杂层13的电阻和厚度决定。强掺杂层12的电阻可以由于相应的强掺杂而选择得相对较小。基本上只能影响中等强度n掺杂层14和弱n掺杂层13的厚度，以使通流方向上的电压降保持小。然而，该层的厚度受到器件总厚度的限制，因为半导体元件1的厚度的进一步全面减小是由用来制造该器件的大的板形半导体晶片的断裂风险决定的。然而，从DE 199 38 209已知一种方法，利用该方法可以至少局部地减小半导体器件1的厚度，由此已经可以明显改进二极管通流方向上的电阻。
为此，图3示出了一种基本上对应于图1的构型的替代构型。然而，与图1不同，在上侧2上引入了另外的沟槽结构22。通过布置在半导体元件1的中间区域中的该沟槽结构22，该中间区域中器件的总厚度减小，使得p层11至少在该另一沟槽22的区域中在更高的深度已经接触中等n掺杂层。即，通过沟槽结构22产生p层11和中等n掺杂层14之间的接触。因此，例如在晶片的总厚度为200μm并且另外的沟槽结构22的深度为30μm的情况下，半导体衬底的厚度在该部位处仅为170μm，特别是，中等强度n掺杂层14也至少在该层构造得较薄的部位处被接触。尽管在此仅在另外的沟槽22的区域中发生这种接触，但通过该另外的沟槽结构22明显降低了半导体元件在通流方向上的电阻。
图4还示出了根据图3的半导体元件的上侧3的俯视图。如在该俯视图中可见，边缘4形成方形半导体元件1，该半导体元件在边缘4的区域中总是完全被边缘沟槽21围绕。
在板形元件的中间区域中，还可以在俯视图中看到另外的沟槽22。这些沟槽结构21和22在上侧2的俯视图中、即在p掺杂层11的俯视图中可以看到，因为在边缘沟槽21或者另外的沟槽22的区域中，半导体元件1的厚度减小。
根据本发明，现在设置为，参考图1，2或3和4描述的半导体元件附加地通过从下侧3开始的另外的沟槽结构来补充。在图5和6中示出了根据本发明的半导体元件。
图5再次示出了半导体元件1的俯视图，其基本上相应于根据图4的俯视图。与图4一致的是，再次示出了半导体元件1的上侧2的俯视图，其中，存在边缘沟槽21和另外的沟槽22。此外，在半导体元件1的下侧上还示出沟槽23。这些沟槽在俯视图中实际上不可见，但在这里被示出以解释本发明。在此涉及引入到下侧3中的沟槽，由此，在下侧3中的这些另外的沟槽23的区域中，半导体元件1的厚度也进一步减小。
在此重要的是，该另外的沟槽23相对于边缘沟槽21具有角度。对于角度在此理解为一种取向，该取向不平行于边缘沟槽21或构造为直线的边缘4地延伸。在根据图5的例子中，例如，另外的沟槽23构造为相对于边缘沟槽21或构造为直线的边缘4具有45度或者说135度的角度。通过这种措施，也就是说，通过另外的沟槽23相对于边缘沟槽21或构造为直线的边缘4具有角度地取向，减小了半导体元件1的破损风险。相应地减小了制造过程中、即在之后用于从中锯出半导体元件1的半导体晶片工艺过程中的破损风险。在另外的沟槽23相对于边缘沟槽21这种成角度地取向的情况下，在半导体元件1的边缘沟槽21和下侧3上的另外的沟槽23始终仅点式地相叠置，而不存在这些沟槽的局部叠置或平行走向。如果上侧和下侧上的沟槽具有一定距离地彼此平行，则在搬运大面积半导体晶片时可能会在两个这样的相互平行走向沟槽之间出现应力集中，这会导致半导体晶片破裂。但通过彼此成角度地布置，这种危险被可靠阻止。
在根据图5的示例中，引入半导体元件1的上侧2中的另外的沟槽22也平行于边缘沟槽21取向，由此它们自动也与引入下侧3中的另外的沟槽23形成角度。如果边缘沟槽21和另外的沟槽22不是彼此平行地定向，而是也形成角度，则要注意，上侧2上的另外的沟槽22也与下侧3上的另外的沟槽23形成角度。
通常，半导体元件构造为矩形半导体元件。但是，由于通过直锯切也可以实现其他几何形状，例如三角形。因而也可以设置边缘沟槽21相对于彼此并且相对于下侧3上的另外的沟槽23的其他取向。在此重要的是，下侧上的另外的沟槽23相对于边缘4分别具有角度。
在根据图5的示例中，下侧3上的另外的沟槽23的相对取向选择为相对于直的边缘4具有45度或者说135度的角度。替换地，其他角度也是可能的，但可能优选在20至70度或者说110至160度之间的范围内，或者甚至更好地在40至50度或者说130至140度的范围内。通过这样的角度，可以可靠地降低这种半导体元件的破损风险。
在图5中附加地还示出了四个点51,52,53和54，这些点相应地在如图6所示的横截面中也被找到。
在图6中示出通过根据图5的半导体器件1的横截面。该横截面选取成使得图5中所示的点51至54再次相应地出现在图6中。
在点51处，边缘沟槽21和下侧上的另外的沟槽23点状地同时出现。可以看出，在该部位处在p层11和强n掺杂层12之间仅布置了非常薄的弱n掺杂层13。因此，在该部位上，正向上的电阻仅由弱n掺杂层13的非常小的厚度决定。虽然这里发生流过弱n掺杂层13的电流，但是在该部位51处的总电阻特别低，并且因此相应地有助于减小器件的总电阻。这种状况总是在引入上侧的沟槽21或22与引入下侧的沟槽23点状重合之处出现。
在点52处，上面的p层接触中等n掺杂层14，其中，电流沿正向方向流过中等强度n掺杂层14的整个厚度。因此，在该部位上，电压降、即电阻相对较高。
在点53处，p层11接触弱n掺杂层13，然而，该弱n掺杂层构造得比中等n掺杂层14薄。因此，在该部位处，与部位52相比电阻减小。
在点54处，在上侧没有设置沟槽。然而在下侧引入另外的沟槽23。在此还应该注意的是，在引入沟槽23之后发生进一步的扩散步骤，在该步骤中，强杂层12的掺杂再次增加。为此，下侧3被n掺杂材料覆盖，该n掺杂材料由于所引入的沟槽而也在沟槽23的底部扩散到半导体材料中。因此，在另外的沟槽23的区域中，强n掺杂层12变厚并且轻微地伸入到中等强度n掺杂层14中或者在点51处伸入到弱n掺杂层13中。因而，通过该措施，在半导体元件的下侧3上的另外的沟槽23的区域中，位于其上的弱n掺杂层13和14的厚度减小。因而，在部位54处，中等强度n掺杂层14厚度也减小，由此，通过减小电阻来促进该部位处的电流流动。因此，在点54处，二极管的正向电阻也减小。
电阻或电压降在这些不同位置51至54处按照52,54,53到51的顺序降低。即使此时分别在各个部位或者说沿着沟槽23实现正向方向上的电阻减小或电压降减小，也可以实现二极管在正向上的整体改进。这种改进表现为二极管在正向通电流时损耗更小。总体而言，可以制造有利地改进的二极管。
另外要注意的是，所有在这里提到的掺杂可以相应地互换，即，p掺杂变成n掺杂并且所有n掺杂变成相应强度掺杂的p掺杂。
上侧22和下侧23上的沟槽的宽度和深度可以选择得相同或不同。

Claims (6)

1.半导体二极管，具有板形半导体元件(1)，所述板形半导体元件具有上侧(2)、下侧(3)和边缘(4)，其中，边缘(4)构造为直线，所述上侧(2)设置有连续的p掺杂层(11)并且所述下侧(3)设置有连续的强n掺杂层(12)，在所述强n掺杂层(12)和p掺杂层(11)之间布置有弱n掺杂层(13)和中等强度n掺杂层(14)，其中，所述边缘(4)具有边缘沟槽(21)，在该边缘沟槽中所述板形半导体元件(1)的厚度减小，其中，在边缘沟槽(21)的区域中所述p掺杂层(11)直接接触所述弱n掺杂层(13)，其特征在于，从所述下侧(3)开始引入另外的沟槽(23)，所述另外的沟槽定向为不平行于所述边缘沟槽(21)。
2.根据权利要求1所述的半导体二极管，其特征在于，从所述下侧(3)开始的所述另外的沟槽(23)相对于所述边缘沟槽(21)具有20度至70度、优选40度至50度的角度。
3.根据前述权利要求中任一项所述的方法，其特征在于，在所述下侧(3)中引入多个互相平行的另外的沟槽(23)。
4.根据前述权利要求中任一项所述的半导体二极管，其特征在于，从所述半导体元件(1)的上侧(2)开始引入定向为不平行于所述下侧(3)的所述另外的沟槽(23)的另外的沟槽(22)。
5.根据前述权利要求中任一项所述的半导体二极管，其特征在于，在所述上侧(2)上在所述p掺杂层(11)上施加金属化部并且在所述下侧(3)上在所述强n掺杂层(12)上施加另外的金属化部，其中，所述金属化部与所述p掺杂层(11)具有欧姆接触并且所述另外的金属化部与所述强n掺杂层(12)具有欧姆接触。
6.根据权利要求5所述的半导体二极管，其特征在于，所述金属化部或所述另外的金属化部构造为可焊接的金属化部。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5541140A (en) * 1993-06-23 1996-07-30 Robert Bosch Gmbh Semiconductor arrangement and method for its manufacture
US6716714B1 (en) * 1999-08-12 2004-04-06 Robert Bosch Gmbh Semiconductor diode and method for producing the same
US20060097280A1 (en) * 2002-09-20 2006-05-11 Richard Spitz Semiconductor diode and method for the production thereof
CN1885575A (zh) * 2005-06-21 2006-12-27 新世纪光电股份有限公司 发光二极管的制法
CN105280638A (zh) * 2014-06-02 2016-01-27 英飞凌科技奥地利有限公司 包括沟槽结构的半导体器件
WO2016037863A1 (de) * 2014-09-08 2016-03-17 Osram Opto Semiconductors Gmbh Verfahren zum herstellen eines laserchips

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5541140A (en) * 1993-06-23 1996-07-30 Robert Bosch Gmbh Semiconductor arrangement and method for its manufacture
US6716714B1 (en) * 1999-08-12 2004-04-06 Robert Bosch Gmbh Semiconductor diode and method for producing the same
US20060097280A1 (en) * 2002-09-20 2006-05-11 Richard Spitz Semiconductor diode and method for the production thereof
CN1885575A (zh) * 2005-06-21 2006-12-27 新世纪光电股份有限公司 发光二极管的制法
CN105280638A (zh) * 2014-06-02 2016-01-27 英飞凌科技奥地利有限公司 包括沟槽结构的半导体器件
WO2016037863A1 (de) * 2014-09-08 2016-03-17 Osram Opto Semiconductors Gmbh Verfahren zum herstellen eines laserchips

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