CN109001617B - Ate测试板及基于ate测试板的电子元器件设置方法 - Google Patents

Abstract

本发明公开了一种ATE测试板，包括：从上至下依次设置的顶层，中间层，以及底层；凹部，其从所述底层向所述中间层延伸设置；电子元器件，其设于所述凹部内；所述顶层与所述底层通过所述电子元器件电气连接。因此，同本申请的在测试板的底部开设一个凹部，并将电子元器件放置在凹槽内，实现电气连接，这种电路结构的改进，缩短了过孔长度，实现信号链路阻抗的高精度控制，优化了插损回损，保证测试系统高速信号的完整性。

Description

ATE测试板及基于ATE测试板的电子元器件设置方法

技术领域

本发明涉及芯片测试领域，特别涉及一种ATE测试板及一种基于ATE测试板的电子元器件设置方法。

背景技术

随着电子通讯技术的快速发展，集成电路的封装与PCB互联，对信号传输的带宽要求越来越高。目前已经到达了30Gbps，未来几年，信号传输速率还会进一步增加到40-60Gbps。信号传输速率的不断增加，对ATE(Automatic Test Equipment自动测试设备)测试中loadboard(自动测试板)的设计带来了大大的挑战，既要控制传输线阻抗，也要控制信号过孔阻抗、信号插损以及回损，确保整个链路的信号完整性。

通常在测量高速IP时会采用一种高速环回链路，如图1所示。图中PCB案例板厚250mil，层数44层，走线在第6层和第8层。在设计时，由于ATE的loadboard板TOP层(顶层)只能放置DUT(测试设备Device Under Test)，其他器件不能放置在TOP层，通常将电容放在bottom层(底层)，但是loadboard需要考虑到硬度设计而把板子做得很厚，一般在180mil-250mil，这样就会导致电容处的过孔特别长，从而过孔的阻抗不好控制，插损和回损也都会变差，无法满足高带宽的要求。

基于以上存在的技术问题，本申请提供了解决以上技术问题的技术缺陷。

发明内容

本发明的目的是提供一种ATE测试板及一种基于ATE测试板的电子元器件设置方法，通过测试板的底部开设一个凹部，并将电子元器件放置在凹槽内，实现电气连接，这种电路结构的改进，缩短了过孔长度，实现信号链路阻抗的高精度控制，优化了插损回损，保证测试系统高速信号的完整性。。

本发明提供的技术方案如下：

一种ATE测试板，包括：从上至下依次设置的顶层，中间层，以及底层；

凹部，其从所述底层向所述中间层延伸设置；电子元器件，其设于所述凹部内；所述顶层与所述底层通过所述电子元器件电气连接。

具体的，本申请的在测试板的底部开设一个凹部，并将电子元器件放置在凹槽内，实现电气连接，这种电路结构的改进，缩短了过孔长度，实现信号链路阻抗的高精度控制，优化了插损回损，保证测试系统高速信号的完整性。

进一步优选的，包括：在所述中间层中包括多层信号层；在多层信号层中包括信号设定层，且在所述信号设定层上设置焊盘，所述焊盘与所述电子元器件进行电气连接。

本申请中，通过信息参数计算，得到设置电子元器件的信号设定层，进一步的引出对应的焊盘，为后续的放置电子元器件提供了可靠依据。

进一步优选的，还包括：从所述顶层开始，向下至所述中间层的信号设定层构成为所述ATE测试板的上板面；从所述信号设定层紧邻的下方一个信号层开始，向下至所述底层构成为所述ATE测试板的下板面；所述凹部设置在所述下板面。

进一步优选的，包括：在所述ATE测试板的下板面的无信号区域内设置凹部，并将所述电子元器件设置在所述凹部；在所述ATE测试板的下板面设置至少一个凹部。

进一步优选的，还包括：从所述顶层开始，向下至所述中间层的信号设定层以压合的方式形成所述上板面；从所述信号设定层紧邻的下方一个信号层开始，向下至所述底层以压合的方式形成所述下板面；将所述上板面与所述下板面以压合的方式形成所述ATE测试板。

本发明中，通过设置凹槽，将电子元器件设置在凹槽内，大大提高了此种测试板结构的测试带宽，同时也为今后发展的更高速率测量提供了可靠的支柱。

因此，本申请，以电容为例进行阐明，使电容处的两对差分过孔长度明显缩短，降低了过孔的损耗以及保证了阻抗连续性，能够满足高频、高速的需要。在类似于ATE中loadboard这种板厚要求很厚的设计中对改善过孔阻抗有明显的作用，有助于信号到达40-60Gbps时Loadboard设计也能够满足信号完整性要求。

一种基于ATE测试板的电子元器件设置方法，所述ATE测试板从上至下依次设置的顶层，中间层，以及底层；包括：获取ATE测试板上的预设控制信号的参数；根据所述预设控制信号的参数计算所述ATE测试板的顶层与电子元器件间的路径参数；根据所述ATE测试板的顶层与电子元器件间的所述路径参数，设置所述电子元器件在ATE测试板的位置。

具体的，本申请使电子元器件处的两对差分过孔长度明显缩短，降低了过孔的损耗以及保证了阻抗连续性，能够满足高频、高速的需要。在类似于ATE中loadboard这种板厚要求很厚的设计中对改善过孔阻抗有明显的作用，有助于信号到达40-60Gbps时Loadboard设计也能够满足信号完整性要求。

进一步优选的，包括：根据所述ATE测试板的顶层与电子元器件间的所述路径参数，进一步的在多层所述信号层中获取信号设定层；在所述信号设定层上获取用于连接所述电子元器件的位置信息。

进一步优选的，包括：从所述顶层开始，向下至所述中间层的信号设定层构成为所述ATE测试板的上板面；从所述信号设定层紧邻的下方一个信号层开始，向下至所述底层构成为所述ATE测试板的下板面；在所述ATE测试板的上板面上设置信号孔；在所述ATE测试板的下板面设置连接所述电子元器件的位置。

进一步优选的，包括：在所述ATE测试板的下板面的获取无信号流通的区域信息；根据获取的所述无信号流通的区域信息，开设用于放置所述电子元器件的位置；在所述ATE测试板的下板面设置至少一个开设用于放置所述电子元器件的位置。

进一步优选的，包括：从所述顶层开始，向下至所述中间层的信号设定层以压合的方式形成所述上板面；从所述信号设定层紧邻的下方一个信号层开始，向下至所述底层以压合的方式形成所述下板面；将所述上板面与所述下板面以压合的方式形成所述ATE测试板。

本发明的加工工艺需要使用二次压合，在DUT(待测设备Device Under Test)处的过孔钻刀选取上可以选择更小的孔径，对于小pitch的DUT芯片更加便于过孔的阻抗优化。通常设计时会包含多条通道，可以将这些多路通道的电子元器件按照多对一起集中为一个槽来挖空处理。减小了挖槽数量以及焊接电子元器件的难度，同时也保证了挖空后底层电源的通流能力。

因此，本发明中，通过设置凹槽，将电子元器件设置在凹槽内，大大提高了此种测试板结构的测试带宽，同时也为今后发展的更高速率测量提供了可靠的支柱。

本发明提供的一种ATE测试板及一种基于ATE测试板的电子元器件设置方法，有益效果如下：

本发明，针对此处电路结构进行改进，缩短了过孔长度，实现信号链路阻抗的高精度控制，优化了插损回损，保证测试系统高速信号的完整性，大大提高了此种结构的测试带宽。也为今后发展的更高速率测量提供了可靠的支柱。

附图说明

下面将以明确易懂的方式，结合附图说明优选实施方式，对一种ATE测试板及一种基于ATE测试板的电子元器件设置方法的上述特性、技术特征、优点及其实现方式予以进一步说明。

图1为现有技术中的测试板的拓扑结构三维图

图2为现有技术中的测试板的拓扑结构剖面图

图3为本发明ATE测试板的三维结构图；

图4为本发明ATE测试板的剖面图；

图5为本发明在ATE测试板上的设置多个凹部的结构图；

图6为本发明一种基于ATE测试板的电子元器件设置方法的实施例流程图；

图7为链路TDR曲线示意图；

图8为链路的插入损耗示意图；

图9为链路的回波损耗示意图。

附图标号说明：

1.顶层，2.底层，3.电子元器件，4.中间层，5.凹部；

具体实施方式

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

为使图面简洁，各图中的只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。

如图3所示，图3示出了一种ATE测试板的一个实施例包括：从上至下依次设置的顶层1，中间层4，以及底层2；凹部5，其从底层2向中间层4延伸设置；电子元器件3，其设于凹部5内；顶层1与底层4通过电子元器件3电气连接。

具体的，在本申请中是针对现有技术中由于ATE的loadboard板TOP层只能放置DUT(Device UnderTest)，其他器件不能放置在TOP层，通常将电容放在bottom层，但是loadboard(测试板)需要考虑到硬度设计而把板子做得很厚，因此导致电子元器件的连接端处的过孔特别长，例如会导致连接电容处的过孔特别长，从而过孔的阻抗不好控制，插损和回损也都会变差，无法满足高带宽的要求。因此在本申请中为了改善这个问题，在ATE测试板的底层上开设一个凹部，即一个凹槽，将电容或者电子元器件设置在凹槽内，这样就缩短了过孔的长度，将其在现有技术中的设置在ATE测试板底部的电子元器件，将其通过计算等手段，放置的电路板上开设的凹槽内。

因此，本申请的在测试板的底部开设一个凹部，并将电子元器件放置在凹槽内，实现电气连接，这种电路结构的改进，缩短了过孔长度，实现信号链路阻抗的高精度控制，优化了插损回损，保证测试系统高速信号的完整性。

本发明还提供一个实施例；参考图所示；包括：在中间层中包括多层信号层；在多层信号层中包括信号设定层，且在信号设定层上设置焊盘，焊盘与电子元器件进行电气连接。

在本申请中的测试板也是印制电路板中的一种，并包括很多层，在最上层为顶层；信号层，阻焊层，丝印层，以及禁止布线层等在本申请中都统称为中间层；最下面一层为底层，可放置电子元器件；由于本申请中是将需要连接的电子元器件放置在凹槽内；那么凹槽是介于在中间层内的；在中间层根据电气参数、电阻、阻抗、以及信号的插损信息等，进行专业的计算，计算出电子元器件设置位置参数，在具体的哪一个位置，也即哪一层，可实现良好的数据信息通信；通过计算得出，将电子元器件设置在中间层中的一个信号设定层；在信号设定层上引出对应元器件的焊盘，也即焊盘，可实现电气连接。

本申请中，通过信息参数计算，得到设置电子元器件的信号设定层，进一步的引出对应的焊盘，为后续的放置电子元器件提供了可以依据。

优选的，还包括：从顶层开始，向下至中间层的信号设定层构成为ATE测试板的上板面；从信号设定层紧邻的下方一个信号层开始，向下至底层构成为ATE测试板的下板面；凹部设置在下板面。

优选的，包括：在ATE测试板的下板面的无信号区域内设置凹部，并将电子元器件设置在凹部；在ATE测试板的下板面设置至少一个凹部。

优选的，还包括：从顶层开始，向下至中间层的信号设定层以压合的方式形成上板面；从信号设定层紧邻的下方一个信号层开始，向下至底层以压合的方式形成下板面；将上板面与下板面以压合的方式形成ATE测试板。

具体的，在一块测试板上可以设置多个用于设置电子元器件的凹槽，本发明通过将链路结构中设置的电子元器件区域的背面挖空，如果将电子元器件焊接在中间层L10层，从而减小了现有技术中图1和图2链路结构中电子元器件处的过孔长度，保证了此处过孔的阻抗连续性。链路的三维结构如图3所示，剖面图如图4所示。同时，本发明的加工工艺需要使用二次压合，在DUT(待测设备Device UnderTest)处的过孔钻刀选取上可以选择更小的孔径，对于小pitch(间距)的DUT芯片更加便于过孔的阻抗优化。通常设计时会包含多条通道，可以将这些多路通道的电子元器件按照多对一起集中为一个槽来挖空处理，这样减小了挖槽数量以及焊接电子元器件的难度，同时也保证了挖空后底层电源的通流能力。同时也可以设置多个槽；参见如图5所示。

测试板的具体加工工艺方法：

需要采用二次压合工艺，假设将TOP层至L10层和L11层至BOTTOM层分别压合，压合后的板子分别命名为上半部分和下半部分；将上半部分的高速环回信号孔进行钻孔等工艺加工；将下半部分的开槽区域进行铣槽处理；再将上下两部分整体压合，并对其他孔做钻孔处理；最后进行电子元器件处焊接处理。

本发明中，通过设置凹槽，将电子元器件设置在凹槽内，大大提高了此种测试板结构的测试带宽，同时也为今后发展的更高速率测量提供了可靠的支柱。

本发明与现有技术的实施结果对比：

通过三维仿真软件对电容焊接在bottom层以及电容焊接在中间层(L10层)两种结构的TDR(Time-Domain Reflectometry-时域反射技术)曲线、插入损耗、以及回波损耗进行了仿真对比。图7为两种结构的阻抗值随时间变化的示意图；(其中横轴为时间，纵轴为阻抗值)，结果A表示电容焊接在bottom层的TDR仿真结果，结果B表示电容焊接在中间层(L10层)的TDR仿真结果，可以看出电容焊接在中间层时的电容处两对差分过孔的阻抗控制的更好，且过孔更短。图8为两种结构的插入损耗示意图(其中横轴为频率，纵轴为插损值)，结果C表示电容焊接在bottom层的插损仿真结果，结果D表示电容焊接在中间层(L10层)的插损仿真结果，可以看出电容焊接在中间层时的插损控制的更小且更平滑。图9为两种结构的回波损耗示意图(其中横轴为频率，纵轴为回损值)，结果E表示电容焊接在bottom层的回损仿真结果，结果F表示电容焊接在中间层(L10层)的回损仿真结果，可以看出电容焊接在中间层时的回损更好。

因此，本申请，以电容为例进行阐明，使电容处的两对差分过孔长度明显缩短，降低了过孔的损耗以及保证了阻抗连续性，能够满足高频、高速的需要。在类似于ATE中loadboard这种板厚要求很厚的设计中对改善过孔阻抗有明显的作用，有助于信号到达40-60Gbps时Loadboard设计也能够满足信号完整性要求。

本发明还包括一种基于ATE测试板的电子元器件设置方法的一个实施例，参考图5所示；ATE测试板从上至下依次设置的顶层，中间层，以及底层；包括：

步骤S110获取ATE测试板上的预设控制信号的参数；

步骤S120根据预设控制信号的参数计算ATE测试板的顶层与电子元器件间的路径参数；

步骤S130根据ATE测试板的顶层与电子元器件间的路径参数，设置电子元器件在ATE测试板的位置。

具体的，在本申请中是针对现有技术中将由于ATE的loadboard板TOP层只能放置DUT(Device UnderTest)，其他器件不能放置在TOP层，通常将电容放在bottom层，但是loadboard(测试板)需要考虑到硬度设计而把板子做得很厚，因此导致电子元器件的连接端处的过孔特别长，例如会导致连接电容处的过孔特别长，从而过孔的阻抗不好控制，插损和回损也都会变差，无法满足高带宽的要求。因此在本申请中为了改善这个问题，在ATE测试板的底层上开设一个凹部，即一个凹槽，将电容或者电子元器件设置在凹槽内，这样就缩短了过孔的长度，将其电子元器件由现有技术中设置在ATE测试板的底部，将其通过计算等手段，放置的电路板上开设的凹槽内。具体的凹槽的设置位置，与底层之间的距离参数；在整个电路通信过程的相关电学参数息息相关；因此本申请中首先要了解使用的参数，根据使用参数包括，电容值，以及电子元器件的参数，打孔的直径，金属层的厚度，也即中间层中各层的厚度不同，信号线的直径等各参数，以及信号的插损信息等，进行专业的计算，计算出电子元器件设置位置参数，在具体的哪一个位置，也即哪一层，可实现良好的数据信息通信；通过计算得出，电子元器件布线的路径，进而求得电子元器件在ATE测试板的位置。

因此，本申请使电子元器件处的两对差分过孔长度明显缩短，降低了过孔的损耗以及保证了阻抗连续性，能够满足高频、高速的需要。在类似于ATE中loadboard这种板厚要求很厚的设计中对改善过孔阻抗有明显的作用，有助于信号到达40-60Gbps时Loadboard设计也能够满足信号完整性要求。

优选的，包括：根据ATE测试板的顶层与电子元器件间的路径参数，进一步的在多层信号层中获取信号设定层；在信号设定层上获取用于连接电子元器件的位置信息。

一块测试板包括很多层，在最上层为顶层；中间的一些信号层及电源层在本申请中都统称为中间层；最下面一层为底层，顶层和底层可放置电子元器件；由于本申请中是将需要连接的电子元器件放置在凹槽内；那么凹槽是介于在中间层内的；将电子元器件设置在中间层中的一个信号设定层；在信号设定层上引出对应元器件的焊盘，可实现电气连接。

优选的，包括：从顶层开始，向下至中间层的信号设定层构成为ATE测试板的上板面；从信号设定层紧邻的下方一个信号层开始，向下至底层构成为ATE测试板的下板面。

优选的，包括：在ATE测试板的下板面的获取无信号流通的区域信息；根据获取的无信号流通的区域信息，开设用于放置电子元器件的位置，也就是凹槽；在ATE测试板的下板面设置至少一个开设用于放置电子元器件的位置。

优选的，包括：从顶层开始，向下至中间层的信号设定层以压合的方式形成上板面；从信号设定层紧邻的下方一个信号层开始，向下至底层以压合的方式形成下板面；将上板面与下板面以压合的方式形成ATE测试板。

具体的，参见图3-9所示；在一块测试板上可以设置多个用于设置电子元器件的凹槽，本发明通过将链路结构中的设置电子元器件区域的背面挖空，假设将电子元器件焊接在中间层L10层，从而减小上述链路结构中电子元器件处的过孔长度，保证了此处过孔的阻抗连续性。链路的三维结构如图3所示，剖面图如图4所示。同时，本发明的加工工艺需要使用二次压合，在DUT(待测设备Device UnderTest)处的过孔钻刀选取上可以选择更小的孔径，对于小pitch的DUT芯片更加便于过孔的阻抗优化。通常设计时会包含多条通道，可以将这些多路通道的电子元器件按照多对一起集中为一个槽来挖空处理。减小了挖槽数量以及焊接电子元器件的难度，同时也保证了挖空后底层电源的通流能力。最终挖槽情况如图5所示。

测试板的具体加工工艺方法：

需要采用二次压合工艺，假设将TOP至L10层和L11层至BOTTOM层分别压合，压合后的板子分别命名为上半部分和下半部分；将上半部分的高速环回信号孔进行钻孔等工艺加工；将下半部分的开槽区域进行铣槽处理；再将上下两部分整体压合，并对其他孔做钻孔处理；最后进行电子元器件处焊接处理。

因此，本发明中，通过设置凹槽，将电子元器件设置在凹槽内，大大提高了此种测试板结构的测试带宽，同时也为今后发展的更高速率测量提供了可靠的支柱。

本发明与现有技术的实施结果对比：

通过三维仿真软件对电容焊接在bottom层以及电容焊接在中间层(L10层)两种结构的TDR曲线、插入损耗、以及回波损耗进行了仿真对比。图7为两种结构的阻抗值随时间变化的示意图；(其中横轴为时间，纵轴为阻抗值)，结果A表示电容焊接在bottom层的TDR仿真结果，结果B表示电容焊接在中间层(L10层)的TDR仿真结果，可以看出电容焊接在中间层时的电容处两对差分过孔的阻抗控制的更好，且过孔更短。图8为两种结构的插入损耗示意图(其中横轴为频率，纵轴为插损值)，结果C表示电容焊接在bottom层的插损仿真结果，结果D表示电容焊接在中间层(L10层)的插损仿真结果，可以看出电容焊接在中间层时的插损控制的更小且更平滑。图9为两种结构的回波损耗示意图(其中横轴为频率，纵轴为回损值)，结果E表示电容焊接在bottom层的回损仿真结果，结果F表示电容焊接在中间层(L10层)的回损仿真结果，可以看出电容焊接在中间层时的回损更好。

应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种ATE测试板，其特征在于，包括：

从上至下依次设置的顶层，中间层，以及底层；

凹部，其从所述底层向所述中间层延伸设置；

电子元器件，其设于所述凹部内；

所述顶层与所述底层通过所述电子元器件电气连接。

2.如权利要求1所述的一种ATE测试板，其特征在于，包括：

在所述中间层中包括多层信号层；

在多层信号层中包括信号设定层，且在所述信号设定层上设置焊盘，所述焊盘与所述电子元器件进行电气连接。

3.如权利要求2所述的一种ATE测试板，其特征在于，还包括：

从所述顶层开始，向下至所述中间层的信号设定层构成为所述ATE测试板的上板面；

从所述信号设定层紧邻的下方一个信号层开始，向下至所述底层构成为所述ATE测试板的下板面；

所述凹部设置在所述下板面。

4.如权利要求3所述的一种ATE测试板，其特征在于，包括：

在所述ATE测试板的下板面的无信号区域内设置凹部，并将所述电子元器件设置在所述凹部；

在所述ATE测试板的下板面设置至少一个凹部。

5.如权利要求3所述的一种ATE测试板，其特征在于，还包括：

从所述顶层开始，向下至所述中间层的信号设定层以压合的方式形成所述上板面；

从所述信号设定层紧邻的下方一个信号层开始，向下至所述底层以压合的方式形成所述下板面；

将所述上板面与所述下板面以压合的方式形成所述ATE测试板。

6.一种基于ATE测试板的电子元器件设置方法，所述ATE测试板为权利要求1-5任一所述的ATE测试板；其特征在于，包括：

获取ATE测试板上的预设控制信号的参数；

根据所述预设控制信号的参数计算所述ATE测试板的顶层与电子元器件间的路径参数；

根据所述ATE测试板的顶层与电子元器件间的所述路径参数，设置所述电子元器件在ATE测试板的位置。

7.如权利要求6所述的基于ATE测试板的电子元器件设置方法，其特征在于，包括：

根据所述ATE测试板的顶层与电子元器件间的所述路径参数，进一步的在多层信号层中获取信号设定层；

在所述信号设定层上获取用于连接所述电子元器件的位置信息。

8.如权利要求6所述的基于ATE测试板的电子元器件设置方法，其特征在于，包括：

从所述顶层开始，向下至所述中间层的信号设定层构成为所述ATE测试板的上板面；

从所述信号设定层紧邻的下方一个信号层开始，向下至所述底层构成为所述ATE测试板的下板面；

在所述ATE测试板的上板面上设置信号孔；

在所述ATE测试板的下板面设置连接所述电子元器件的位置。

9.如权利要求6所述的基于ATE测试板的电子元器件设置方法，其特征在于，包括：

在所述ATE测试板的下板面的获取无信号流通的区域信息；

根据获取的所述无信号流通的区域信息，开设用于放置所述电子元器件的位置；

在所述ATE测试板的下板面设置至少一个开设用于放置所述电子元器件的位置。

10.如权利要求8所述的基于ATE测试板的电子元器件设置方法，其特征在于，包括：

从所述顶层开始，向下至所述中间层的信号设定层以压合的方式形成所述上板面；

从所述信号设定层紧邻的下方一个信号层开始，向下至所述底层以压合的方式形成所述下板面；

将所述上板面与所述下板面以压合的方式形成所述ATE测试板。