CN108984945A - 基于多核心联合仿真被验证设计的仿真验证平台 - Google Patents

基于多核心联合仿真被验证设计的仿真验证平台 Download PDF

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Abstract

本发明公开了一种基于多核心联合仿真被验证设计的仿真验证平台，包括具有以下结构中的至少一种结构：数字逻辑仿真工具和算法仿真工具分时联合仿真验证平台结构、数字逻辑仿真工具和算法仿真工具同时联合仿真验证平台结构、数字逻辑仿真工具和硬件原型平台联合仿真验证平台结构以及硬件原型平台作和算法仿真工具借助DSP联合仿真验证平台结构。本发明的基于多核心联合仿真被验证设计的仿真验证平台能够联合使用三类仿真验证工具，能够更好的提升定位问题的精准度、功能/算法的覆盖率、执行仿真的速度，大大提升了仿真效率。

Description

基于多核心联合仿真被验证设计的仿真验证平台
技术领域
本发明是关于半导体集成电路领域，特别是关于一种基于多核心联合仿真被验证设计的仿真验证平台。
背景技术
在数字IC设计流程中，针对被验证设计的仿真验证是十分重要的环节，其贯穿RTL级逻辑设计、门级电路设计始末。验证人员需对被验证设计的功能、性能、可靠性安全性等方面进行仿真验证，将发现的异常部分反馈于设计人员进行修改，通过反复迭代，直至被验证设计在仿真验证过程中再未发现异常。
在对被验证设计的仿真验证过程中，验证人员常使用数字逻辑仿真工具(如Cadence公司的Xcelium、Synopsys公司的VCS等)、算法仿真工具(如Mathworks公司的Matlab、Cadence公司的SPW)、硬件原型平台(包含FPGA、DSP、存储器、数据通信接口等)等工具验证被验证设计功能的正确性。
目前，在仿真验证环节，本领域验证人员大都仅使用某一类仿真验证工具，而各类工具均有其优点和缺点。例如：仅使用数字逻辑仿真工具时，可通过搭建的测试环境对设计的正确性进行验证，结合验证方法学，可以对设计进行更多随机化(Randomize)测试，能够更加充分覆盖被验证设计，但是由于其仿真机理是通过电脑CPU模拟硬件环境，硬件环境中的并行操作、复杂算法均需要通过CPU实现，因此在验证速度上处于劣势，面对大型设计中若干秒功能仿真，很可能要花数小时乃至数天的时间。
算法仿真工具针对复杂算法开发的设计可以更加得心应手，相关深度优化的算法软件包可以被直接调用，验证速度更快。算法环境基于C语言，功能可以更加灵活。但由于其功能所限，尚无法直接对RTL代码或门级网表文件直接进行验证。
被验证设计的功能基本实现后，可通过硬件原型平台加载该设计，对其进行功能、性能等方面的仿真验证。由于硬件原型平台非常接近甚至相同于最终设计，因此被验证设计在硬件原型平台上的执行速度明显优于软件仿真工具。但硬件原型平台在使用上对设计的要求较多：首先，设计应基本完成，因为硬件原型平台的激励多为真实外界输入，难以针对初期、中期设计或单独某个模块发送特定的半成品激励；其次，硬件原型平台多用于查看结果而非过程，发生错误时，难以定位故障原因和故障点。
即使有使用多种工具的情况，在实际操作中，数字逻辑仿真工具、算法仿真工具和硬件原型平台的使用大都也是非同时进行的。因为各类工具互相有依托，设计开发过程中难免会出现在不同的开发阶段中脱节的情况，致使项目周期加长。而且，由于不同验证人员的思路不同，在使用仿真验证工具时也会出现交互上的偏差，导致问题遗漏率增大。
综上，针对上述三类仿真验证工具，需要有一种更加新颖的使用方式，专注于提升定位问题的精准度、功能/算法的覆盖率、执行仿真的速度等方面。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种基于多核心联合仿真被验证设计的仿真验证平台，其能够联合使用三类仿真验证工具，大大提升了仿真效率。
为实现上述目的，本发明提供了一种基于多核心联合仿真被验证设计的仿真验证平台，包括具有以下结构中的至少一种结构：数字逻辑仿真工具和算法仿真工具分时联合仿真验证平台结构、数字逻辑仿真工具和算法仿真工具同时联合仿真验证平台结构、数字逻辑仿真工具和硬件原型平台联合仿真验证平台结构以及硬件原型平台作和算法仿真工具借助DSP联合仿真验证平台结构。
在一优选的实施方式中，其中，在数字逻辑仿真工具和算法仿真工具分时联合仿真验证平台结构中，验证平台被配置为：能够先调用算法仿真工具，以使算法仿真工具执行以下操作：按设计要求生成被验证设计的输入数据作为激励源数据；以及计算出各算法模块和整个被验证设计的输出数据，作为参考比对数据。
在一优选的实施方式中，验证平台被配置为：能够随后调用数字逻辑仿真工具，以使数字逻辑仿真工具执行以下操作：导入激励源数据，作为被验证设计的输入数据；导入参考比对数据，并从被验证设计的每个对应算法模块的输出端采样中间数据；以及将中间数据与参考比对数据进行比对，确认每个算法模块的计算功能是否与设计要求一致。
在一优选的实施方式中，其中，在数字逻辑仿真工具和算法仿真工具同时联合仿真验证平台结构中，验证平台被配置为：能够同时调用算法仿真工具和数字逻辑仿真工具；其中，数字逻辑仿真工具被配置为：实时向算法仿真工具发送符合设计要求的随机化参数；算法仿真工具被配置为：根据随机化参数，生成被验证设计的输入数据作为激励源数据，计算出各算法模块和整个被验证设计的输出数据，作为参考比对数据。
在一优选的实施方式中，在数字逻辑仿真工具和硬件原型平台联合仿真验证平台结构中，数字逻辑仿真工具被配置为：将验证环境代码和设计代码进行编译和高阶综合；编译和高阶综合的结果导入硬件原型平台；硬件原型平台被配置为：执行编译综合后的仿真环境；通过上位机查看个信号输出情况；以及通过通信接口将相关数据上传到上位机。
在一优选的实施方式中，在算法仿真工具借助DSP联合仿真验证平台结构中，验证平台被配置为：将被验证设计代码、仿真环境代码和算法代码进行高阶综合；将高阶综合的结果导入硬件原型平台的FPGA中；以及通过上位机监测或结果回传的方式确认被验证设计功能的正确性；
在一优选的实施方式中，在算法仿真工具借助DSP联合仿真验证平台结构中，验证平台被配置为：将被验证设计代码、仿真环境代码进行高阶综合；将高阶综合的结果导入硬件原型平台的FPGA中；将算法代码导入DSP中；以及通过上位机监测或结果回传的方式确认被验证设计功能的正确性。
与现有技术相比，根据本发明的基于多核心联合仿真被验证设计的仿真验证平台具有如下优点：本发明利用多仿真工具联合仿真的方式构建仿真验证平台，能够更好的提升定位问题的精准度、功能/算法的覆盖率、执行仿真的速度，取长补短，大大提升了仿真效率。
附图说明
图1是根据本发明一实施方式的多工具联合仿真验证平台结构；
图2是根据本发明一实施方式的数字逻辑仿真工具和算法仿真工具分时联合仿真验证平台结构；
图3是根据本发明一实施方式的数字逻辑仿真工具和算法仿真工具同时联合仿真验证平台结构；
图4是根据本发明一实施方式的数字逻辑仿真工具和硬件原型平台联合仿真验证平台结构；
图5是根据本发明一实施方式的硬件原型平台作和算法仿真工具借助DSP联合仿真验证平台结构。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
如图1所示，本发明一优选实施方式的仿真验证平台101中包括数字逻辑仿真工具102、算法仿真工具104和硬件原型平台103，使用时，可以选取其中的两者或三者，互为主从，相互调用，协同完成复杂设计的仿真验证工作。仿真验证平台101向被验证设计105提供激励，被验证设计105基于激励生成响应。
如图2所示，本发明一实施方式的数字逻辑仿真工具和算法仿真工具分时联合仿真验证平台结构中，验证平台被配置为：能够先调用算法仿真工具，以使算法仿真工具执行以下操作：按设计要求生成被验证设计的输入数据作为激励源数据；以及计算出各算法模块和整个被验证设计的输出数据，作为参考比对数据。
在一优选的实施方式中，验证平台被配置为：能够随后调用数字逻辑仿真工具，以使数字逻辑仿真工具执行以下操作：导入激励源数据，作为被验证设计的输入数据；导入参考比对数据，并从被验证设计的每个对应算法模块的输出端采样中间数据；以及将中间数据与参考比对数据进行比对，确认每个算法模块的计算功能是否与设计要求一致。
如图3所示，本发明一实施方式的数字逻辑仿真工具和算法仿真工具同时联合仿真验证平台结构中，验证平台被配置为：能够同时调用算法仿真工具和数字逻辑仿真工具；其中，数字逻辑仿真工具被配置为：实时向算法仿真工具发送符合设计要求的随机化参数；算法仿真工具被配置为：根据随机化参数，生成被验证设计的输入数据作为激励源数据，计算出各算法模块和整个被验证设计的输出数据，作为参考比对数据。借助数字逻辑仿真工具的随机化，在时间允许的情况下，可以被验证设计的仿真更充分，甚至达到遍历所有条件。
如图4所示，验证平台可以通过数字逻辑仿真工具的高阶综合方法，将验证环境综合成为可以导入硬件原型平台的逻辑，与被验证设计一同导入硬件原型平台进行验证。在验证时，可采取上位机监测的方式和结果回传的方式。如图4所示，在上位机监测方式下，验证平台可以通过上位机软件(如Xilinx公司的Chip-Scope或Altera公司的SignalTap)在线实时抓取需要被验证的数据和信号，确认内部信号或输出信号的正确性。在结果回传的方式下，验证平台可以通过在数字逻辑仿真工具中加入自动比对数据、自动保存数据/关键信号等操作，在硬件原型平台执行仿真验证的过程中进行关键数据、关键信号的比对、存储等操作，并将其保存至硬件原型平台的逻辑中或外围存储器中。在仿真验证结束后，将所需的信息一并上传上位机，通过上位机查看验证结果。
如图5所示，本发明一实施方式的硬件原型平台作和算法仿真工具借助DSP联合仿真验证平台结构中，仿真验证平台可以调用硬件原型平台中的DSP模块，将算法仿真工具的源代码放入DSP中执行，在线生成激励源数据和参考比对数据，直接传给FPGA进行后续操作或缓存至对应的存储区域等待FPGA调用。验证平台可以将被验证设计代码、仿真环境代码和算法代码进行高阶综合，全部导入硬件原型平台的FPGA中，通过上位机监测或结果回传的方式确认被验证设计功能的正确性；或将将被验证设计代码、仿真环境代码进行高阶综合，导入硬件原型平台的FPGA中，将算法代码导入DSP中，通过上位机监测或结果回传的方式确认被验证设计功能的正确性。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (7)

1.一种基于多核心联合仿真被验证设计的仿真验证平台，其特征在于，所述仿真验证平台包括具有以下结构中的至少一种结构：数字逻辑仿真工具和算法仿真工具分时联合仿真验证平台结构、数字逻辑仿真工具和算法仿真工具同时联合仿真验证平台结构、数字逻辑仿真工具和硬件原型平台联合仿真验证平台结构以及硬件原型平台作和算法仿真工具借助DSP联合仿真验证平台结构。
2.如权利要求1所述的仿真验证平台，其特征在于，其中，在所述数字逻辑仿真工具和算法仿真工具分时联合仿真验证平台结构中，所述验证平台被配置为：能够先调用所述算法仿真工具，以使所述算法仿真工具能够执行以下操作：按设计要求生成被验证设计的输入数据作为激励源数据；以及计算出各算法模块和整个被验证设计的输出数据，作为参考比对数据。
3.如权利要求2所述的仿真验证平台，其特征在于，所述验证平台被配置为：能够随后调用数字逻辑仿真工具，以使所述数字逻辑仿真工具执行以下操作：导入激励源数据，作为被验证设计的输入数据；导入参考比对数据，并从被验证设计的每个对应算法模块的输出端采样中间数据；以及将所述中间数据与所述参考比对数据进行比对，确认每个算法模块的计算功能是否与设计要求一致。
4.如权利要求1所述的仿真验证平台，其特征在于，其中，在所述数字逻辑仿真工具和算法仿真工具同时联合仿真验证平台结构中，所述验证平台被配置为：能够同时调用所述算法仿真工具和所述数字逻辑仿真工具；
其中，所述数字逻辑仿真工具被配置为：实时向算法仿真工具发送符合设计要求的随机化参数；
算法仿真工具被配置为：根据随机化参数，生成被验证设计的输入数据作为激励源数据，计算出各算法模块和整个被验证设计的输出数据，作为参考比对数据。
5.如权利要求1所述的仿真验证平台，其特征在于，在所述数字逻辑仿真工具和硬件原型平台联合仿真验证平台结构中，所述数字逻辑仿真工具被配置为：
将验证环境代码和设计代码进行编译和高阶综合；
编译和高阶综合的结果导入所述硬件原型平台；
所述硬件原型平台被配置为：
执行编译综合后的仿真环境；
通过上位机查看个信号输出情况；以及
通过通信接口将相关数据上传到上位机。
6.如权利要求1所述的仿真验证平台，其特征在于，在所述算法仿真工具借助DSP联合仿真验证平台结构中，所述验证平台被配置为：
将被验证设计代码、仿真环境代码和算法代码进行高阶综合；
将高阶综合的结果导入硬件原型平台的FPGA中；以及
通过上位机监测或结果回传的方式确认被验证设计功能的正确性。
7.如权利要求1所述的仿真验证平台，其特征在于，在所述算法仿真工具借助DSP联合仿真验证平台结构中，所述验证平台被配置为：
将被验证设计代码、仿真环境代码进行高阶综合；
将高阶综合的结果导入硬件原型平台的FPGA中；
将算法代码导入DSP中；以及
通过上位机监测或结果回传的方式确认被验证设计功能的正确性。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111985179A (zh) * 2020-08-26 2020-11-24 上海磐启微电子有限公司 一种无线通信芯片的设计验证系统及方法
CN112651199A (zh) * 2020-12-24 2021-04-13 山东高云半导体科技有限公司 质量验证平台和质量验证方法
CN115994096A (zh) * 2023-03-21 2023-04-21 安徽隼波科技有限公司 一种雷达信号处理和仿真的验证方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1560743A (zh) * 2004-03-11 2005-01-05 浙江大学 多媒体处理器协同仿真验证平台
US20150040096A1 (en) * 2012-07-30 2015-02-05 Synopsys, Inc. Emulation-based functional qualification
CN105302950A (zh) * 2015-10-19 2016-02-03 北京精密机电控制设备研究所 一种软、硬件协同的可编程逻辑器件交联仿真测试方法
CN107463473A (zh) * 2017-09-01 2017-12-12 珠海泰芯半导体有限公司 基于uvm和fpga的芯片软硬件仿真环境

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1560743A (zh) * 2004-03-11 2005-01-05 浙江大学 多媒体处理器协同仿真验证平台
US20150040096A1 (en) * 2012-07-30 2015-02-05 Synopsys, Inc. Emulation-based functional qualification
CN105302950A (zh) * 2015-10-19 2016-02-03 北京精密机电控制设备研究所 一种软、硬件协同的可编程逻辑器件交联仿真测试方法
CN107463473A (zh) * 2017-09-01 2017-12-12 珠海泰芯半导体有限公司 基于uvm和fpga的芯片软硬件仿真环境

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111985179A (zh) * 2020-08-26 2020-11-24 上海磐启微电子有限公司 一种无线通信芯片的设计验证系统及方法
CN112651199A (zh) * 2020-12-24 2021-04-13 山东高云半导体科技有限公司 质量验证平台和质量验证方法
CN112651199B (zh) * 2020-12-24 2023-08-29 山东高云半导体科技有限公司 质量验证平台和质量验证方法
CN115994096A (zh) * 2023-03-21 2023-04-21 安徽隼波科技有限公司 一种雷达信号处理和仿真的验证方法

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