CN112651199B - 质量验证平台和质量验证方法 - Google Patents

Abstract

本申请公开了一种质量验证平台和质量验证方法，其中，该平台包括：质量保障模块，用于对FPGA产品进行质量测试，其中，质量测试至少包括：设计检查，综合验证，功能仿真和逻辑验证；综合优化检测模块，用于对通过质量测试的FPGA产品进行综合优化检测，得到当前检测结果，其中，综合优化检测至少包括：时间检测、资源检测和时序检测；记忆对比模块，用于将当前检测结果与历史检测结果进行比较，以验证FPGA产品的质量。通过本申请，解决了相关技术中由于FPGA产品的质量验证的操作复杂度较高，导致对FPGA产品的质量验证效率较低的技术问题。

Description

质量验证平台和质量验证方法

技术领域

本申请涉及质量验证技术领域，具体而言，涉及一种质量验证平台和质量验证方法。

背景技术

产品验证，指的是保证产品的生产过程和质量管理以正确的方式进行，并证明这一生产过程是准确和可靠的，并具有重现性，能够保证最后得到符合质量标准的产品的一系列活动。综合质量验证，是维持FPGA产品开发的必要基础。随着日益增长的FPGA应用需求，对FPGA的质量和可靠性要求越来越高，进行综合质量验证是保障FPGA产品设计正确的前提。然而，现有技术中对FPGA产品的质量验证的操作复杂度较高，影响质量验证效率。

针对相关技术中由于FPGA产品的质量验证的操作复杂度较高，导致对FPGA产品的质量验证效率较低的技术问题，目前尚未提出有效的解决方案。

发明内容

本申请的主要目的在于提供一种质量验证平台和质量验证方法，以解决相关技术中由于FPGA产品的质量验证的操作复杂度较高，导致对FPGA产品的质量验证效率较低的技术问题。

为了实现上述目的，根据本申请的一个方面，提供了一种质量验证平台。该平台包括：质量保障模块，用于对FPGA产品进行质量测试，其中，质量测试至少包括：设计检查，综合验证，功能仿真和逻辑验证；综合优化检测模块，用于对通过质量测试的FPGA产品进行综合优化检测，得到当前检测结果，其中，综合优化检测至少包括：时间检测、资源检测和时序检测；记忆对比模块，用于将当前检测结果与历史检测结果进行比较，以验证FPGA产品的质量。

为了实现上述目的，根据本申请的另一个方面，提供了一种质量验证方法，其中，应用于上述的所述质量验证平台，包括：对FPGA产品进行质量测试，其中，所述质量测试至少包括：设计检查，综合验证，功能仿真和逻辑验证；对通过质量测试的FPGA产品进行综合优化检测，得到当前检测结果，其中，所述综合优化检测至少包括：时间检测、资源检测和时序检测；将所述当前检测结果与历史检测结果进行比较，以验证所述FPGA产品的质量。

进一步地，对FPGA产品进行设计检查包括：对所述FPGA产品中自定义设计进行语法检查，以判断所述FPGA产品中自定义设计是否符合FPGA语言要求；若不符合，则弹出提示信息，以告知错误代码行和错误原因。

进一步地，对FPGA产品进行综合验证包括：对所述FPGA产品中的用户设计的语义、内部模块关联性、原语参数的内容与原语库进行映射匹配检查，并优化所述FPGA产品的内部逻辑；在所述FPGA产品中的配置文件中以资源最优方法或时序最优方法配置综合网表。

进一步地，对FPGA产品进行功能仿真包括：根据所述FPGA产品中的设计和所述综合网表中的接口信息生成与仿真环境匹配的激励文件和脚本文件；基于所述激励文件和所述脚本文件进行仿真验证，得到仿真验证结果；基于所述仿真验证结果，确定所述综合网表功能的正确性。

进一步地，对FPGA产品进行逻辑验证包括：对所述FPGA产品中的设计和综合网表中的逻辑关系与原语库进行匹配验证，得到匹配验证结果；基于所述匹配验证结果分析所述FPGA产品中前后的内部逻辑是否等价；基于分析结果以判定所述综合网表中的逻辑正确性。

进一步地，对通过质量测试的FPGA产品进行时间检测包括：根据对所述FPGA产品的预设需求在配置文件中设置用户综合时间阈值和对所述质量验证方法内置系统综合时间阈值，其中，所述系统综合时间阈值是所述质量验证方法基于当前器件资源中的案例计算出的综合时间；若所述FPGA产品的综合时间超过所述用户综合阈值或超过所述系统综合时间阈值，则触发第一报错信息，并将所述第一报错信息发送至测试人员。

进一步地，对通过质量测试的FPGA产品进行资源检测包括：若所述FPGA产品中器件占用的资源超过当前器件最大可用资源，则触发第二报错信息，并将所述第二报错信息发送至所述测试人员。

进一步地，所述方法还包括：若所述FPGA产品中器件占用的资源超过当前器件最大可用资源，则采用预设平衡配置方法对所述FPGA产品中的资源进行分配，以进行资源的转换。

进一步地，对通过质量测试的FPGA产品进行时序检测包括：若所述FPGA产品的当前的综合时序未达到预设时序时，则在所述综合网表的基础上添加时序层次进行重新综合，得到更新后的综合时序；循环检测更新后的综合时序是否达到预设时序，若未达到则执行添加时序层次的过程，直到目标综合时序达到所述预设时序。

进一步地，将所述当前检测结果与历史检测结果进行比较，以验证所述FPGA产品的质量包括：从所述FPGA产品的历史检测结果中选择最优的检测结果；将所述当前检测结果与所述最优的检测结果进行比较，得到比较结果；基于所述比较结果，验证所述FPGA产品的质量。

进一步地，将所述当前检测结果与所述最优的检测结果进行比较，得到比较结果包括：以时间优先、资源优先的形式分析所述当前检测结果与所述最优的检测结果在资源、时序的差异，得到差异信息；将所述差异信息作为所述比较结果。

为了实现上述目的，根据本申请的另一个方面，提供了一种计算机可读存储介质，其上存储有计算机程序/指令，该计算机程序/指令被处理器执行时实现如上述任意一项所述的方法。

为了实现上述目的，根据本申请的另一个方面，提供了一种计算机程序产品，包括计算机程序/指令，该计算机程序/指令被处理器执行时实现如上述任意一项所述的方法。

综上，本申请中提供的质量验证平台，包括：质量保障模块，用于对FPGA产品进行质量测试，其中，质量测试至少包括：设计检查，综合验证，功能仿真和逻辑验证；综合优化检测模块，用于对通过质量测试的FPGA产品进行综合优化检测，得到当前检测结果，其中，综合优化检测至少包括：时间检测、资源检测和时序检测；记忆对比模块，用于将当前检测结果与历史检测结果进行比较，以验证FPGA产品的质量，解决了对FPGA产品的质量验证效率较低的技术问题，通过综合质量验证三大模块(质量保障模块、综合优化检测模块和记忆对比模块)，可以高效的进行综合质量保障，同时提供优化检测功能、记忆对比功能，提高了FPGA产品的验证速度，降低了验证的操作复杂度，进而达到了提高FPGA产品的质量验证效率的效果。另外，用户可以根据需求自由配置优化检测目标和综合工具(质量保障模块、综合优化检测模块和记忆对比模块)的对比参考对象，提高了FPGA产品的质量验证的灵活性。

附图说明

构成本申请的一部分的附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是根据本申请实施例提供的质量验证平台的示意图；

图2是根据本申请实施例提供的质量验证方法的流程图；

图3是根据本申请实施例提供的质量验证方法中质量测试的示意图；

图4是根据本申请实施例提供的质量验证方法中综合优化检测的示意图；

图5是根据本申请实施例提供的质量验证方法中记忆对比模块执行时的示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

为了便于描述，以下对本申请实施例涉及的部分名词或术语进行说明：

现场可编程逻辑门阵列：Field Programmable Gate Array，简称FPGA，FPGA器件属于专用集成电路中的一种半定制电路，是可编程的逻辑阵列。

综合网表：由HDL语言或原理图进行转换而来的结果，业界标准为EDIF格式，是可以用文本编辑器打开的文本文件。

HDL语言：包括Verilog HDL和VHDL，其中，Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，可以表示逻辑电路图、逻辑表达式、数字逻辑系统所完成的逻辑功能。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体(可以是一个元件，一个电路模块或一个系统)分成外部(或称可视部分,及端口)和内部(或称不可视部分)，既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。

LUT(Look-Up-Table)：显示查找表，本质上就是一个RAM，将数据事先写入RAM后，当信号输入时就等于输入地址进行查表，找出地址对应的内容，然后输出。

DSP资源，可满足用户对高性能数字信号的处理需求，如FIR和FFT的设计等。DSP模块具有时序性能稳定、资源利用率高和功耗低等优点。

激励文件：主要目的是为了对使用硬件描述语言(HDL)设计的电路进行仿真验证。

脚本文件：一般由应用程序提供的编程语言。

根据本申请的实施例，提供了一种质量验证平台。图1是根据本申请实施例的质量验证平台的示意图。如图1所示，该质量验证平台包括：

质量保障模块101，用于对FPGA产品进行质量测试，其中，质量测试至少包括：设计检查，综合验证，功能仿真和逻辑验证。

综合优化检测模块102，用于对通过质量测试的FPGA产品进行综合优化检测，得到当前检测结果，其中，综合优化检测至少包括：时间检测、资源检测和时序检测。

记忆对比模块103，用于将当前检测结果与历史检测结果进行比较，以验证FPGA产品的质量。

通过综合质量验证三大模块(质量保障模块101、综合优化检测模块102和记忆对比模块103)，可以高效的进行综合质量保障，同时提供优化检测功能、记忆对比功能，提高了FPGA产品的验证速度，降低了验证的操作复杂度，解决了对FPGA产品的质量验证效率较低的技术问题，进而达到了提高FPGA产品的质量验证效率的效果。

需要说明的是，上述的综合质量验证三大模块中执行的步骤不是串行的流程。例如，质量保障模块的和综合优化检测模块中的部分内容可以是穿插执行的，在本申请中不作具体限定。

根据本申请的实施例，提供了一种质量验证方法。图2是根据本申请实施例的质量验证方法的流程图。如图2所示，该方法包括以下步骤：

步骤S201，对FPGA产品进行质量测试，其中，质量测试至少包括：设计检查，综合验证，功能仿真和逻辑验证。

步骤S202，对通过质量测试的FPGA产品进行综合优化检测，得到当前检测结果，其中，综合优化检测至少包括：时间检测、资源检测和时序检测。

步骤S203，将当前检测结果与历史检测结果进行比较，以验证FPGA产品的质量。

通过上述步骤，可以高效的进行综合质量保障，同时提供综合优化检测、记忆对比，提高了FPGA产品的验证速度，降低了验证的操作复杂度，解决了对FPGA产品的质量验证效率较低的技术问题，进而达到了提高FPGA产品的质量验证效率的效果。

如图3所示，图3是质量测试的示意图，对FPGA产品进行质量测试包含设计检查、综合验证、功能仿真和逻辑验证等部分，用于保障用户设计和综合网表中的语法、语义、功能和逻辑正确性，其中，综合网表中包含从HDL语言推断出的与门、非门等组合逻辑和寄存器等时序逻辑。

可选地，在本申请实施例提供的质量验证方法中，对FPGA产品进行设计检查包括：对FPGA产品中自定义设计进行语法检查，以判断FPGA产品中自定义设计是否符合FPGA语言要求；若不符合，则弹出提示信息，以告知错误代码行和错误原因。

例如，在用户进行FPGA产品设计后，检查FPGA产品中自定义设计是否符合FPGA语言要求，若符合，则进行综合验证部分，若不符合，则弹出提示错误的提示信息，通过提示信息可以知道错误代码行和错误原因，以便用户及时、直观的得知FPGA产品中的自定义设计是否符合要求。

可选地，在本申请实施例提供的质量验证方法中，对FPGA产品进行综合验证包括：对FPGA产品中的用户设计的语义、内部模块关联性、原语参数的内容与原语库进行映射匹配检查，并优化FPGA产品的内部逻辑；在FPGA产品中的配置文件中以资源最优方法或时序最优方法配置综合网表。

在上述方案中，通过对FPGA产品中的用户设计中语义、关联性、参数与原语库进行映射匹配检查，优化FPGA产品的内部逻辑，同时，综合网表中的配置文件根据FPGA产品的综合验证内容，以资源最优方法或时序最优方法配置综合网表，以保证FPGA产品中的内部逻辑的正确性。

需要说明的是，综合网表中除了包含逻辑部分外，还包含FPGA产品特有的各种原语，比如LUT、DSP等模块，以及这些模块的属性和约束信息。当产品设计检查符合FPGA语言要求时，进行FPGA产品的综合验证，若综合网表的各项模块内容符合原语库，则可以继续执行功能仿真。

可选地，在本申请实施例提供的质量验证方法中，对FPGA产品进行功能仿真包括：根据FPGA产品中的设计和综合网表中的接口信息生成与仿真环境匹配的激励文件和脚本文件；基于激励文件和脚本文件进行仿真验证，得到仿真验证结果；基于仿真验证结果，确定综合网表功能的正确性。

需要说明的是，激励文件对HDL语言设计的电路进行仿真验证包含测试设计电路的功能、部分性能是否与预期的匹配目标相符，若相符，则确定综合网表的功能正确，则可以继续执行逻辑验证。

可选地，在本申请实施例提供的质量验证方法中，对FPGA产品进行逻辑验证包括：对FPGA产品中的设计和综合网表中的逻辑关系与原语库进行匹配验证，得到匹配验证结果；基于匹配验证结果分析FPGA产品中前后的内部逻辑是否等价；基于分析结果以判定综合网表中的逻辑正确性。

在上述方案中，在确定综合网表的正确性后，对用户设计与综合网表的逻辑关系与原语库进行匹配验证，通过匹配验证结果分析HDL语言或者原理图进行转换前后的内部逻辑是否等价，若等价，则证明综合网表中的逻辑正确。

在通过上述方案对FPGA产品进行质量测试，以使得综合质量验证更有依据、更加可信、更加自动化。

可选地，在本申请实施例提供的质量验证方法中，对通过质量测试的FPGA产品进行时间检测包括：根据对FPGA产品的预设需求在配置文件中设置用户综合时间阈值和对质量验证平台和质量验证方法内置系统综合时间阈值，其中，系统综合时间阈值是质量验证平台和质量验证方法基于当前器件资源中的案例计算出的综合时间；若FPGA产品的综合时间超过用户综合阈值或超过系统综合时间阈值，则触发第一报错信息，并将第一报错信息发送至测试人员。

需要说明的是，系统综合时间阈值可以是该平台综合当前器件资源为99％以上的案例的综合时间，系统综合时间阈值可自动根据当前综合结果进行更新。

通过上述方案，若FPGA产品的综合时间若超过该用户综合阈值或系统综合阈值则触发报错，及时反馈给测试人员，以便测试人员及时、直观的得知FPGA产品中的时间测试出现错误。

可选地，在本申请实施例提供的质量验证方法中，对通过质量测试的FPGA产品进行资源检测包括：若FPGA产品中器件占用的资源超过当前器件最大可用资源，则触发第二报错信息，并将第二报错信息发送至测试人员。

通过上述方案，若FPGA产品中器件占用的资源超过当前器件最大可用资源则触发报错，及时反馈给测试人员，以便测试人员及时、直观的得知FPGA产品中的资源测试出现错误。

可选地，若FPGA产品中器件占用的资源超过当前器件最大可用资源，则采用预设平衡配置方法对FPGA产品中的资源进行分配，以进行资源的转换。

一般来说FPGA产品器件最大可用资源是固定的，当FPGA产品中器件占用的资源超过当前器件最大可用资源时，若系统根据配置文件指定的平衡配置方法可以进行资源合理分配，比如FPGA产品案例资源包含A资源、B资源、C资源、D资源。若A资源超出，则按照平衡配置方法可以进行资源合理分配给B或C或D，从而进行资源的转换，从而解决FPGA产品中器件占用的资源超过当前器件最大可用资源的问题。

可选地，在本申请实施例提供的质量验证方法中，对通过质量测试的FPGA产品进行时序检测包括：若FPGA产品的当前的综合时序未达到预设时序时，则在综合网表的基础上添加时序层次进行重新综合，得到更新后的综合时序；循环检测更新后的综合时序是否达到预设时序，若未达到则执行添加时序层次的过程，直到目标综合时序达到预设时序。

在综合网表中的综合时间以及FPGA产品器件资源都满足条件时，执行时序检测。若FPGA产品的当前的综合时序不满足时序要求，则通过系统自动添加时序层次的方法进行重新综合，直至时序满足要求为止。通过上述方案保证了FPGA产品的时序符合要求。

需要说明的是，FPGA产品设计开始可以设置时序的最大频率，由于案例的逻辑层级不同，可能导致当前的综合时序会达不到预设时序的最大频率，因此本申请通过添加时序层次的方法，缩短时序层次，使得当前的综合时序达到预设时序的最大频率，满足时序要求。

如图4所示，图4是综合优化检测的示意图。在用户设计好FPGA产品在执行综合后进行系统综合进行时间阈值的判断，若FPGA产品的综合时间未超出用户综合阈值或未超出系统综合时间阈值，则更新系统综合时间阈值并进行时序检测，其中，若FPGA产品的综合时间超过用户综合阈值或超过系统综合时间阈值，则触发报错信息并反馈给测试人员。对FPGA产品在执行综合后还可以并行进行FPGA产品器件资源的判断，若FPGA产品中器件占用的资源超过当前器件最大可用资源，并且配置文件指定的平衡配置方法无法资源合理分配，则触发报错信息并反馈给测试人员。若FPGA产品中器件占用的资源不超过当前器件最大可用资源，则可执行时序检测。若FPGA产品的当前的综合时序不满足时序要求，可以通过系统自动添加时序层次方法进行重新综合，直至满足时序要求为止。待FPGA产品的当前的综合时序满足时序要求后，则输入至记忆对比模板的处理。

综上，通过综合优化检测模块对通过质量测试的FPGA产品进行综合优化检测，便于监控当前检测结果，并可以自动根据配置文件进行自适应调整检测结果以达到用户需求。

可选地，在本申请实施例提供的质量验证方法中，将当前检测结果与历史检测结果进行比较，以验证FPGA产品的质量包括：从FPGA产品的历史检测结果中选择最优的检测结果；将当前检测结果与最优的检测结果进行比较，得到比较结果；基于比较结果，验证FPGA产品的质量。

在上述方案中，通过将当前检测结果与最优的检测结果进行比较，得到比较结果；基于比较结果，验证FPGA产品的质量，从而提升验证FPGA产品的质量的效率。

可选地，在本申请实施例提供的质量验证方法中，将当前检测结果与最优的检测结果进行比较，得到比较结果包括：以时间优先、资源优先的形式分析当前检测结果与最优的检测结果在资源、时序的差异，得到差异信息；将差异信息作为比较结果。

例如，时间优先是指在历史检测结果中综合时间不超过综合时间阈值且综合时间最短的情况，资源优先是在历史检测结果中案例资源不超过器件最大资源且资源占用最少的情况。若当前检测的综合结果优于最优的检测结果选出的综合参考，则确定当前检测的综合结果。

需要说明的是，对于同一案例，该平台可以保存以前所有历史综合结果，可以选取历史检测结果中最优的综合结果作为下次综合的参考，也可以根据用户需求在配置文件中配置综合结果版本选择以作为当前综合的参考，分别以时间优先、资源优先的形式分析当前检测的综合结果与参考对象在资源、时序等方面的差异，以确保当前综合结果达到最好。

如图5所示，图5是一种记忆对比模块执行时的示意图，当对用户设计的FPGA产品执行综合测试后，若通过综合优化检测模块的优化测试，则执行记忆对比模块，将当前综合结果与综合参考进行判断，对于综合参考的选择可以选取历史检测结果中最优的综合结果作为下次综合的参考，也可以根据用户需求在配置文件中配置综合结果版本选择以作为当前综合的参考。在确定综合参考之后，将当前综合结果与综合参考进行分析判断，分析可以以时间优先、资源优先的形式分析当前检测的综合结果与综合参考在资源、时序等方面的差异，若当前综合结果优于综合参考，则将当前综合结果反馈至测试人员。若当前综合结果并未优于当前综合参考，则重新执行综合优化测试，以确保当前综合结果达到最好。

综上所述，本申请实施例提供的质量验证方法，通过对FPGA产品进行质量测试，其中，质量测试至少包括：设计检查，综合验证，功能仿真和逻辑验证；对通过质量测试的FPGA产品进行综合优化检测，得到当前检测结果，其中，综合优化检测至少包括：时间检测、资源检测和时序检测；将当前检测结果与历史检测结果进行比较，以验证FPGA产品的质量，可以高效的进行综合质量保障，同时提供综合优化检测、记忆对比，提高了FPGA产品的验证速度，降低了验证的操作复杂度，解决了对FPGA产品的质量验证效率较低的技术问题，进而达到了提高FPGA产品的质量验证效率的效果。

需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

处理器中包含内核，由内核去存储器中调取相应的程序单元。内核可以设置一个或以上，通过调整内核参数来进行提高FPGA产品的质量验证效率。

存储器可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)，存储器包括至少一个存储芯片。

本发明实施例提供了一种存储介质，其上存储有程序，该程序被处理器执行时实现质量验证方法。

本发明实施例提供了一种处理器，处理器用于运行程序，其中，程序运行时执行质量验证方法。

本发明实施例提供了一种设备，设备包括处理器、存储器及存储在存储器上并可在处理器上运行的程序，处理器执行程序时还实现以下步骤：对FPGA产品进行质量测试，其中，所述质量测试至少包括：设计检查，综合验证，功能仿真和逻辑验证；对通过质量测试的FPGA产品进行综合优化检测，得到当前检测结果，其中，所述综合优化检测至少包括：时间检测、资源检测和时序检测；将所述当前检测结果与历史检测结果进行比较，以验证所述FPGA产品的质量。

处理器执行程序时还实现以下步骤：对FPGA产品进行设计检查包括：对所述FPGA产品中自定义设计进行语法检查，以判断所述FPGA产品中自定义设计是否符合FPGA语言要求；若不符合，则弹出提示信息，以告知错误代码行和错误原因。

处理器执行程序时还实现以下步骤：对FPGA产品进行综合验证包括：对所述FPGA产品中的用户设计的语义、内部模块关联性、原语参数的内容与原语库进行映射匹配检查，并优化所述FPGA产品的内部逻辑；在所述FPGA产品中的配置文件中以资源最优方法或时序最优方法配置综合网表。

处理器执行程序时还实现以下步骤：对FPGA产品进行功能仿真包括：根据所述FPGA产品中的设计和所述综合网表中的接口信息生成与仿真环境匹配的激励文件和脚本文件；基于所述激励文件和所述脚本文件进行仿真验证，得到仿真验证结果；基于所述仿真验证结果，确定所述综合网表功能的正确性。

处理器执行程序时还实现以下步骤：对FPGA产品进行逻辑验证包括：对所述FPGA产品中的设计和综合网表中的逻辑关系与原语库进行匹配验证，得到匹配验证结果；基于所述匹配验证结果分析所述FPGA产品中前后的内部逻辑是否等价；基于分析结果以判定所述综合网表中的逻辑正确性。

处理器执行程序时还实现以下步骤：对通过质量测试的FPGA产品进行时间检测包括：根据对所述FPGA产品的预设需求在配置文件中设置用户综合时间阈值和对所述质量验证方法内置系统综合时间阈值，其中，所述系统综合时间阈值是所述质量验证方法基于当前器件资源中的案例计算出的综合时间；若所述FPGA产品的综合时间超过所述用户综合阈值或超过所述系统综合时间阈值，则触发第一报错信息，并将所述第一报错信息发送至测试人员。

处理器执行程序时还实现以下步骤：对通过质量测试的FPGA产品进行资源检测包括：若所述FPGA产品中器件占用的资源超过当前器件最大可用资源，则触发第二报错信息，并将所述第二报错信息发送至所述测试人员。

处理器执行程序时还实现以下步骤：对通过质量测试的FPGA产品进行时序检测包括：若所述FPGA产品的当前的综合时序未达到预设时序时，则在所述综合网表的基础上添加时序层次进行重新综合，得到更新后的综合时序；循环检测更新后的综合时序是否达到预设时序，若未达到则执行添加时序层次的过程，直到目标综合时序达到所述预设时序。

处理器执行程序时还实现以下步骤：将所述当前检测结果与历史检测结果进行比较，以验证所述FPGA产品的质量包括：从所述FPGA产品的历史检测结果中选择最优的检测结果；将所述当前检测结果与所述最优的检测结果进行比较，得到比较结果；基于所述比较结果，验证所述FPGA产品的质量。

处理器执行程序时还实现以下步骤：将所述当前检测结果与所述最优的检测结果进行比较，得到比较结果包括：以时间优先、资源优先的形式分析所述当前检测结果与所述最优的检测结果在资源、时序的差异，得到差异信息；将所述差异信息作为所述比较结果。

本申请还提供了一种计算机程序产品，当在数据处理设备上执行时，适于执行初始化有如下步骤的程序：对FPGA产品进行质量测试，其中，所述质量测试至少包括：设计检查，综合验证，功能仿真和逻辑验证；对通过质量测试的FPGA产品进行综合优化检测，得到当前检测结果，其中，所述综合优化检测至少包括：时间检测、资源检测和时序检测；将所述当前检测结果与历史检测结果进行比较，以验证所述FPGA产品的质量。

当在数据处理设备上执行时，还适于执行初始化有如下步骤的程序：对FPGA产品进行设计检查包括：对所述FPGA产品中自定义设计进行语法检查，以判断所述FPGA产品中自定义设计是否符合FPGA语言要求；若不符合，则弹出提示信息，以告知错误代码行和错误原因。

当在数据处理设备上执行时，还适于执行初始化有如下步骤的程序：对FPGA产品进行综合验证包括：对所述FPGA产品中的用户设计的语义、内部模块关联性、原语参数的内容与原语库进行映射匹配检查，并优化所述FPGA产品的内部逻辑；在所述FPGA产品中的配置文件中以资源最优方法或时序最优方法配置综合网表。

当在数据处理设备上执行时，还适于执行初始化有如下步骤的程序：对FPGA产品进行功能仿真包括：根据所述FPGA产品中的设计和所述综合网表中的接口信息生成与仿真环境匹配的激励文件和脚本文件；基于所述激励文件和所述脚本文件进行仿真验证，得到仿真验证结果；基于所述仿真验证结果，确定所述综合网表功能的正确性。

当在数据处理设备上执行时，还适于执行初始化有如下步骤的程序：对FPGA产品进行逻辑验证包括：对所述FPGA产品中的设计和综合网表中的逻辑关系与原语库进行匹配验证，得到匹配验证结果；基于所述匹配验证结果分析所述FPGA产品中前后的内部逻辑是否等价；基于分析结果以判定所述综合网表中的逻辑正确性。

当在数据处理设备上执行时，还适于执行初始化有如下步骤的程序：对通过质量测试的FPGA产品进行时间检测包括：根据对所述FPGA产品的预设需求在配置文件中设置用户综合时间阈值和对所述质量验证方法内置系统综合时间阈值，其中，所述系统综合时间阈值是所述质量验证方法基于当前器件资源中的案例计算出的综合时间；若所述FPGA产品的综合时间超过所述用户综合阈值或超过所述系统综合时间阈值，则触发第一报错信息，并将所述第一报错信息发送至测试人员。

当在数据处理设备上执行时，还适于执行初始化有如下步骤的程序：对通过质量测试的FPGA产品进行资源检测包括：若所述FPGA产品中器件占用的资源超过当前器件最大可用资源，则触发第二报错信息，并将所述第二报错信息发送至所述测试人员。

当在数据处理设备上执行时，还适于执行初始化有如下步骤的程序：所述方法还包括：若所述FPGA产品中器件占用的资源超过当前器件最大可用资源，则采用预设平衡配置方法对所述FPGA产品中的资源进行分配，以进行资源的转换。

当在数据处理设备上执行时，还适于执行初始化有如下步骤的程序：对通过质量测试的FPGA产品进行时序检测包括：若所述FPGA产品的当前的综合时序未达到预设时序时，则在所述综合网表的基础上添加时序层次进行重新综合，得到更新后的综合时序；循环检测更新后的综合时序是否达到预设时序，若未达到则执行添加时序层次的过程，直到目标综合时序达到所述预设时序。

当在数据处理设备上执行时，还适于执行初始化有如下步骤的程序：将所述当前检测结果与历史检测结果进行比较，以验证所述FPGA产品的质量包括：从所述FPGA产品的历史检测结果中选择最优的检测结果；将所述当前检测结果与所述最优的检测结果进行比较，得到比较结果；基于所述比较结果，验证所述FPGA产品的质量。

当在数据处理设备上执行时，还适于执行初始化有如下步骤的程序：将所述当前检测结果与所述最优的检测结果进行比较，得到比较结果包括：以时间优先、资源优先的形式分析所述当前检测结果与所述最优的检测结果在资源、时序的差异，得到差异信息；将所述差异信息作为所述比较结果。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

在一个典型的配置中，计算设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。

存储器可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。存储器是计算机可读介质的示例。

计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

本领域技术人员应明白，本申请的实施例可提供为方法、系统或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (9)

1.一种质量验证平台，其特征在于，包括：

质量保障模块，用于对FPGA产品进行质量测试，其中，所述质量测试至少包括：设计检查，综合验证，功能仿真和逻辑验证；

综合优化检测模块，用于对通过质量测试的FPGA产品进行综合优化检测，得到当前检测结果，其中，所述综合优化检测至少包括：时间检测、资源检测和时序检测；

记忆对比模块，用于将所述当前检测结果与历史检测结果进行比较，以验证所述FPGA产品的质量，其中，若当前检测结果未优于所述历史检测结果，则重新执行所述综合优化检测；

其中，所述平台还用于若所述FPGA产品中器件占用的资源超过当前器件最大可用资源，则触发第二报错信息，并将所述第二报错信息发送至测试人员；

其中，所述平台还用于若所述FPGA产品中器件占用的资源超过当前器件最大可用资源，则采用预设平衡配置方法对所述FPGA产品中的资源进行分配，以进行资源的转换；

其中，记忆对比模块还用于从所述FPGA产品的历史检测结果中选择最优的检测结果；以时间优先、资源优先的形式分析所述当前检测结果与所述最优的检测结果在资源、时序的差异，得到差异信息；将所述差异信息作为比较结果；基于所述比较结果，验证所述FPGA产品的质量。

2.一种质量验证方法，其特征在于，应用于权利要求1所述质量验证平台，包括：

对FPGA产品进行质量测试，其中，所述质量测试至少包括：设计检查，综合验证，功能仿真和逻辑验证；

对通过质量测试的FPGA产品进行综合优化检测，得到当前检测结果，其中，所述综合优化检测至少包括：时间检测、资源检测和时序检测；

将所述当前检测结果与历史检测结果进行比较，以验证所述FPGA产品的质量，其中，若当前检测结果未优于所述历史检测结果，则重新执行所述综合优化检测；

其中，对通过质量测试的FPGA产品进行资源检测包括：

若所述FPGA产品中器件占用的资源超过当前器件最大可用资源，则触发第二报错信息，并将所述第二报错信息发送至测试人员；

其中，所述方法还包括：

若所述FPGA产品中器件占用的资源超过当前器件最大可用资源，则采用预设平衡配置方法对所述FPGA产品中的资源进行分配，以进行资源的转换；

其中，将所述当前检测结果与历史检测结果进行比较，以验证所述FPGA产品的质量包括：

从所述FPGA产品的历史检测结果中选择最优的检测结果；

以时间优先、资源优先的形式分析所述当前检测结果与所述最优的检测结果在资源、时序的差异，得到差异信息；

将所述差异信息作为比较结果；

基于所述比较结果，验证所述FPGA产品的质量。

3.根据权利要求2所述的质量验证方法，其特征在于，对FPGA产品进行设计检查包括：

对所述FPGA产品中自定义设计进行语法检查，以判断所述FPGA产品中自定义设计是否符合FPGA语言要求；

若不符合，则弹出提示信息，以告知错误代码行和错误原因。

4.根据权利要求3所述的质量验证方法，其特征在于，对FPGA产品进行综合验证包括：

对所述FPGA产品中的用户设计的语义、内部模块关联性、原语参数的内容与原语库进行映射匹配检查，并优化所述FPGA产品的内部逻辑；

在所述FPGA产品中的配置文件中以资源最优方法或时序最优方法配置综合网表。

5.根据权利要求4所述的质量验证方法，其特征在于，对FPGA产品进行功能仿真包括：

根据所述FPGA产品中的设计和所述综合网表中的接口信息生成与仿真环境匹配的激励文件和脚本文件；

基于所述激励文件和所述脚本文件进行仿真验证，得到仿真验证结果；

基于所述仿真验证结果，确定所述综合网表功能的正确性。

6.根据权利要求4所述的质量验证方法，其特征在于，对FPGA产品进行逻辑验证包括：

对所述FPGA产品中的设计和综合网表中的逻辑关系与原语库进行匹配验证，得到匹配验证结果；

基于所述匹配验证结果分析所述FPGA产品中前后的内部逻辑是否等价；

基于分析结果以判定所述综合网表中的逻辑正确性。

7.根据权利要求6所述的质量验证方法，其特征在于，对通过质量测试的FPGA产品进行时间检测包括：

根据对所述FPGA产品的预设需求在配置文件中设置用户综合时间阈值和对所述质量验证方法内置系统综合时间阈值，其中，所述系统综合时间阈值是所述质量验证方法基于当前器件资源中的案例计算出的综合时间；

若所述FPGA产品的综合时间超过所述用户综合时间阈值或超过所述系统综合时间阈值，则触发第一报错信息，并将所述第一报错信息发送至测试人员。

8.根据权利要求7所述的质量验证方法，其特征在于，对通过质量测试的FPGA产品进行时序检测包括：

若所述FPGA产品的当前的综合时序未达到预设时序时，则在所述综合网表的基础上添加时序层次进行重新综合，得到更新后的综合时序；

循环检测更新后的综合时序是否达到预设时序，若未达到则执行添加时序层次的过程，直到目标综合时序达到所述预设时序。

9.一种计算机可读存储介质，其上存储有计算机程序/指令，其特征在于，该计算机程序/指令被处理器执行时实现如权利要求2至8中任意一项所述的方法。