CN108984451A - 信号驱动方法及通信设备 - Google Patents

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Abstract

本发明实施例提出一种信号驱动方法及通信设备，涉及通信技术领域。该通信设备包括控制芯片、复杂可编程逻辑器件及多个物理层芯片，复杂可编程逻辑器件包括多个逻辑组，控制芯片及多个物理层芯片均包括管理接口，多个逻辑组共同用于提供与多个管理接口的工作电压对应的多个输出电压，控制芯片及多个物理层芯片各自的管理接口分别连接到提供与管理接口的工作电压对应输出电压的一个逻辑组,复杂可编程逻辑器件在接收到控制芯片输出的第一时钟信号和第一数据信号时，对第一时钟信号和第一数据信号进行驱动，得到第二时钟信号和第二数据信号并通过多个逻辑组输出至与多个逻辑组对应连接的多个物理层芯片，增强了驱动能力，减少了硬件成本。

Description

信号驱动方法及通信设备
技术领域
本发明涉及通信技术领域，具体而言，涉及一种信号驱动方法及通信设备。
背景技术
MDIO(Management Data Input/Output，管理数据输入输出)由IEEE通过以太网标准IEEE 802.3及802.3ae的若干条款加以定义，是一种简单的双线串行接口，可将管理器件(如微处理器)与具备管理功能的收发器(如多端口千兆位以太网收发器或10GbE XAUI收发器)相连接，从而控制收发器并从收发器收集状态信息。MDIO接口是以太网MAC层和PHY层之间进行控制和状态信息通信的重要接口，读写操作时序要符合IEEE802.3标准，协议规定MDIO接口最多可以下接32个物理层设备。
MDIO接口可广泛应用在交换机等通信设备的媒体访问控制层(Medium AccessControl，MAC)芯片和物理层(Physical Layer，PHY)芯片，MAC芯片与PHY芯片之间通过MDIO总线连接，当MAC芯片下挂PHY芯片比较多时，往往导致MDIO总线上的驱动能力不足。现有的解决方案是在MAC芯片和PHY芯片之间增加驱动芯片，通过驱动芯片对信号进行驱动输出(可参照图1和图2)，在图1中，MAC芯片连接到一个驱动芯片Driver，该驱动芯片Driver下连接多个PHY芯片，驱动芯片Driver对MAC芯片输出的信号进行驱动后输出到多个PHY芯片，故驱动芯片Driver需要一驱多；在图2中，MAC芯片连接到多个驱动芯片，每个驱动芯片连接一个PHY芯片，每个驱动芯片对MAC芯片输出的信号进行驱动后输出到对应的PHY芯片，故MAC芯片需要一驱多。在现有的解决方案中，驱动芯片Driver或MAC芯片会面临一驱多的情况，导致MDIO总线上的实际驱动能力仍然偏弱；而且单独增加驱动芯片还额外增加了硬件成本。
发明内容
本发明实施例的目的在于提供一种信号驱动方法及通信设备，以改善上述问题。
为了实现上述目的，本发明实施例采用的技术方案如下：
第一方面，本发明实施例提出一种信号驱动方法，应用于通信设备，所述通信设备包括控制芯片、复杂可编程逻辑器件及多个物理层芯片，所述复杂可编程逻辑器件包括多个逻辑组，所述控制芯片及所述多个物理层芯片均包括管理接口，所述多个逻辑组共同用于提供与多个管理接口的工作电压对应的多个输出电压，所述控制芯片及所述多个物理层芯片各自的管理接口分别连接到提供与所述管理接口的工作电压对应输出电压的一个逻辑组,所述方法包括：所述复杂可编程逻辑器件在接收到所述控制芯片输出的第一时钟信号和第一数据信号时，对所述第一时钟信号和所述第一数据信号进行驱动，得到第二时钟信号和第二数据信号；
所述复杂可编程逻辑器件将所述第二时钟信号和所述第二数据信号通过所述多个逻辑组输出至与所述多个逻辑组对应连接的所述多个物理层芯片。
第二方面，本发明实施例还提出一种通信设备，所述通信设备包括控制芯片、复杂可编程逻辑器件及多个物理层芯片，所述复杂可编程逻辑器件包括多个逻辑组，所述控制芯片及所述多个物理层芯片均包括管理接口，所述多个逻辑组共同用于提供与多个管理接口的工作电压对应的多个输出电压，所述控制芯片及所述多个物理层芯片各自的管理接口分别连接到提供与所述管理接口的工作电压对应输出电压的一个逻辑组；所述复杂可编程逻辑器件用于在接收到所述控制芯片输出的第一时钟信号和第一数据信号时，对所述第一时钟信号和所述第一数据信号进行驱动，得到第二时钟信号和第二数据信号，并将所述第二时钟信号和所述第二数据信号通过所述多个逻辑组输出至与所述多个逻辑组对应连接的所述多个物理层芯片。
相对现有技术，本发明实施例具有以下有益效果：
在本发明实施例中，所述通信设备包括控制芯片、复杂可编程逻辑器件及多个物理层芯片，所述复杂可编程逻辑器件包括多个逻辑组，所述控制芯片及所述多个物理层芯片均包括管理接口，所述多个逻辑组共同用于提供与多个管理接口的工作电压对应的多个输出电压，所述控制芯片及所述多个物理层芯片各自的管理接口分别连接到提供与所述管理接口的工作电压对应输出电压的一个逻辑组，所述复杂可编程逻辑器件在接收到所述控制芯片输出的第一时钟信号和第一数据信号时，对所述第一时钟信号和所述第一数据信号进行驱动，得到第二时钟信号和第二数据信号；所述复杂可编程逻辑器件将所述第二时钟信号和所述第二数据信号通过所述多个逻辑组输出至与所述多个逻辑组对应连接的所述多个物理层芯片。在本申请中，由于控制芯片及多个物理层芯片各自的管理接口分别连接到提供与所述管理接口的工作电压对应输出电压的一个逻辑组，控制芯片与复杂可编程逻辑器件的一个逻辑组之间是一对一的关系，每个物理层芯片与复杂可编程逻辑器件的一个逻辑组之间也是一对一的关系，因此无论是控制芯片将第一时钟信号和第一数据信号输出到复杂可编程逻辑器件的一个逻辑组，还是复杂可编程逻辑器件通过多个逻辑组将第二时钟信号和第二数据信号输出至多个逻辑组对应连接的多个物理层芯片，对于控制芯片与复杂可编程逻辑器件而言，均是采用一驱一的驱动形式，有效提升了驱动能力，同时相比现有技术中通过增加驱动芯片提升驱动能力的方式，能有效减少硬件成本。
本发明的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明实施例了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1示出了现有技术通过驱动芯片对信号进行驱动的一种示意图。
图2示出了现有技术通过驱动芯片对信号进行驱动的另一种示意图。
图3示出了本发明实施例所提供的通信设备的一种结构框图。
图4示出了本发明实施例所提供的信号驱动方法的一种流程示意图。
图5示出了本发明实施例所提供的第一时钟信号和第二时钟信号的示意图。
图6示出了本发明实施例所提供的第一数据信号和第二数据信号的示意图。
图7示出了本发明实施例所提供的信号驱动方法的另一种流程示意图。
图8示出了本发明实施例所提供的时序调整前的第一数据信号的保持时间的示意图。
图9示出了本发明实施例所提供的时序调整后的第二数据信号的保持时间及建立时间的示意图。
图10示出了本发明实施例所提供的信号驱动方法的另一种流程示意图。
图11示出了本发明实施例所提供的信号驱动方法的另一种流程示意图。
图标：100-通信设备；110-控制芯片；120-复杂可编程逻辑器件；130-物理层芯片；121-引脚。
具体实施方式
下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本发明的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
请参照图3，为本发明实施例所提供的通信设备100的一种结构框图。该通信设备100可以是交换机、路由器等设备，通信设备100包括控制芯片110、复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)120及多个物理层芯片130，复杂可编程逻辑器件120包括多个逻辑组，控制芯片110及多个物理层芯片130均包括管理接口，所述多个逻辑组共同用于提供与多个管理接口的工作电压对应的多个输出电压，控制芯片110及多个物理层芯片130各自的管理接口分别连接到提供与所述管理接口的工作电压对应输出电压的一个逻辑组。
在本实施例中，该控制芯片110可以是MAC芯片、微处理器等管理器件，用于对多个物理层芯片130进行管理。控制芯片110和多个物理层芯片130通过各自的管理接口的工作电压确定各自的管理接口所对应的逻辑组。例如，该多个逻辑组包括BANK0、BANK1、BANKn、BANKm，逻辑组BANK0用于提供3.3V的输出电压，逻辑组BANK1用于提供2.5V的输出电压，逻辑组BANKn用于提供3.3V的输出电压，逻辑组BANKm用于提供1.2V的输出电压；当控制芯片110的管理接口的工作电压为3.3V时，可将控制芯片110的管理接口连接到逻辑组BANK0(或逻辑组BANKn)；当物理层芯片130的管理接口的工作电压为3.3V时，可将物理层芯片130的管理接口连接到逻辑组BANKn(或逻辑组BANK0)；当物理层芯片130的管理接口的工作电压为2.5V时，可将物理层芯片130的管理接口连接到逻辑组BANK1；当物理层芯片130的管理接口的工作电压为1.2V时，可将物理层芯片130的管理接口连接到逻辑组BANKm。
在本实施例中，物理层芯片130和控制芯片110可以连接到一个逻辑组上，也可以连接到不同的逻辑组上，本申请对此不做限制；该复杂可编程逻辑器件120包括，但不限于，上述的BANK0、BANK1、BANKn、BANKm这四个逻辑组，在实际应用中，上述的多个逻辑组以及多个逻辑组提供的输出电压可以根据控制芯片110和多个物理层芯片130各自的管理接口的工作电压进行设置。
在本实施例中，每个逻辑组包括多个引脚121，复杂可编程逻辑器件120的每个所述引脚121均被配置来连接控制芯片110及多个物理层芯片130的管理接口中的其中之一。可以理解，每个逻辑组中的多个引脚121均是复杂可编程逻辑器件120与外部电路连接的输入/输出接口，故复杂可编程逻辑器件120上的多个逻辑组实际上是通过将复杂可编程逻辑器件120上的多个引脚121按照对应输出电压划分得到，从而使每个逻辑组都有对应的输出电压；由于每个逻辑组包括多个引脚121，故每个逻辑组均可以连接多个物理层芯片130。
在本实施例中，该管理接口为管理数据输入/输出(Management Data Input/Output，MDIO)接口，其包括两个管脚：管理数据时钟(ManagementDataClock，MDC)管脚和MDIO管脚。可以理解，当控制芯片110及多个物理层芯片130各自的管理接口分别连接到提供与管理接口的工作电压对应输出电压的一个逻辑组时，控制芯片110及多个物理层芯片130各自的管理接口的MDC管脚和MDIO管脚分别连接到对应逻辑组的两个引脚121，在本实施例中，将与MDIO管脚连接的引脚121称为数据引脚，与MDC管脚连接的引脚121称为时钟引脚，MDIO管脚与数据引脚之间的连线为双向的数据线，MDC管脚与时钟引脚之间的连线为单向的时钟线。如此，控制芯片110输出的时钟信号可以通过其管理接口的MDC管脚及时钟线传输到复杂可编程逻辑器件120的时钟引脚,进而通过复杂可编程逻辑器件120输出至多个物理层芯片130。控制芯片110输出的数据信号可以通过其管理接口的MDIO管脚及数据线传输到复杂可编程逻辑器件120的数据引脚，进而通过复杂可编程逻辑器件120输出至多个物理层芯片130或多个物理层芯片130；同理，任意一个物理层芯片130输出的数据信号可以通过其管理接口的MDIO管脚及数据线传输到复杂可编程逻辑器件120的数据引脚，进而通过复杂可编程逻辑器件120输出至控制芯片110。
请参照图4，为本发明实施例所提供的信号驱动方法的一种流程示意图。需要说明的是，本发明实施例所述的信号驱动方法并不以图4以及以下所述的具体顺序为限制，应当理解，在其它实施例中，本发明实施例所述的信号驱动方法其中部分步骤的顺序可以根据实际需要相互交换，或者其中的部分步骤也可以省略或删除。该信号驱动方法可以应用于图3所示的通信设备100，下面结合图4对该信号驱动方法的具体流程及步骤进行详细阐述。
步骤S201，所述复杂可编程逻辑器件在接收到所述控制芯片输出的第一时钟信号和第一数据信号时，对所述第一时钟信号和所述第一数据信号进行驱动，得到第二时钟信号和第二数据信号。
步骤S202，所述复杂可编程逻辑器件将所述第二时钟信号和所述第二数据信号通过所述多个逻辑组输出至与所述多个逻辑组对应连接的所述多个物理层芯片。
在本实施例中，当控制芯片110输出第一数据信号和第一时钟信号时，复杂可编程逻辑器件120上与控制芯片110的管理接口的MDIO管脚相连的数据引脚用于接收控制芯片110输出的第一数据信号；复杂可编程逻辑器件120上与物理层芯片130的管理接口的MDIO管脚相连的数据引脚用于将第二数据信号输出至多个物理层芯片130；复杂可编程逻辑器件120上与控制芯片110的管理接口的MDC管脚相连的时钟引脚用于接收控制芯片110输出的第一时钟信号；复杂可编程逻辑器件120上与物理层芯片130的管理接口的MDC管脚相连的时钟引脚为输出引脚用于将第二时钟信号输出至多个物理层芯片130。
下面，以图3所示的通信设备100为例，对步骤S201～步骤S202做进一步阐述。如图5所示，控制芯片110可以通过管理接口的MDC管脚将第一时钟信号MDC1输出至逻辑组BANK0中与该MDC管脚相连的时钟引脚，复杂可编程逻辑器件120在接收到第一时钟信号MDC1后，对第一时钟信号MDC1进行驱动，得到第二时钟信号MDC2，并将该第二时钟信号MDC2通过逻辑组BANK1、BANKn、BANKm中的时钟引脚输出至与该时钟引脚对应连接的多个物理层芯片130。如图6所示，控制芯片110可以通过管理接口的MDIO管脚将第一数据信号MDIO输出至逻辑组BANK0中与该MDIO管脚相连的数据引脚，复杂可编程逻辑器件120在接收到第一数据信号MDIO1后，对第一数据信号MDIO1进行驱动，得到第二数据信号MDIO2，并将该第二数据信号MDIO2通过逻辑组BANK1、BANKn、BANKm中的数据引脚输出至与该数据引脚对应连接的多个物理层芯片130。
在本实施例中，复杂可编程逻辑器件120对第一时钟信号MDC1和第一数据信号MDIO1进行驱动，实际上是给逻辑组BANK1、BANKn、BANKm中的时钟引脚与数据引脚提供驱动电流，从而使时钟引脚与数据引脚分别向对应连接的多个物理层芯片130输出第二时钟信号MDC2和第二数据信号MDIO2。由图5及图6可知，第一时钟信号MDC1与第二时钟信号MDC2之间、第一数据信号MDIO1与第二数据信号MDIO2之间高低电平的对应关系没有发生改变，但可能存在幅值的变化。
可见，由于控制芯片110及多个物理层芯片130各自的管理接口的MDC管脚和MDIO管脚分别连接到对应逻辑组的一个时钟引脚和一个数据引脚，即控制芯片110的管理接口的MDC管脚和MDIO管脚均只连接对应逻辑组的一个时钟引脚和一个数据引脚，每个物理层芯片130的管理接口的MDC管脚和MDIO管脚也只连接对应逻辑组的一个时钟引脚和一个数据引脚，因此无论是控制芯片110将第一时钟信号和第一数据信号输出到复杂可编程逻辑器件120，还是复杂可编程逻辑器件120通过时钟引脚和数据引脚分别将第二时钟信号和第二数据信号输出至对应连接的多个物理层芯片130，对于控制芯片110与复杂可编程逻辑器件120而言，均是采用一驱一的驱动形式，有效提升了驱动能力。
进一步地，如图7所示，在本实施例中，由于信号都是在PCB板的走线上传输的，当走线比较长时，会对信号形成衰减和各种干扰，进而影响信号质量，为了使信号受走线影响降到最小，增强信号抵抗外部干扰的能力，提高信号的可靠性，复杂可编程逻辑器件120可对接收的第一数据信号进行时序调整，具体可参照以下步骤S301～步骤S304。
步骤S301，所述复杂可编程逻辑器件在接收到所述控制芯片输出的第一时钟信号和第一数据信号时，依据所述第一时钟信号对所述第一数据信号进行采样，并判断所述第一数据信号的保持时间是否在第一预设时间范围。
在本实施例中，可以在第一时钟信号的边沿(上升沿或下降沿)对第一数据信号进行采样，在时钟边沿到来之后，第一数据信号的保持时间(即数据稳定不变的时间)应在第一预设时间范围，以保证数据的稳定传输和稳定读取。其中，该第一预设时间范围在100ns至300ns之间。
步骤S302，所述复杂可编程逻辑器件在所述第一数据信号的保持时间未在第一预设时间范围时，将所述第一数据信号相对所述第一时钟信号进行延时，以使所述第一数据信号的保持时间落入所述第一预设时间范围。
步骤S303，所述复杂可编程逻辑器件对所述第一时钟信号和延时后的所述第一数据信号进行驱动，得到所述第二时钟信号和所述第二数据信号。
步骤S304，所述复杂可编程逻辑器件将所述第二时钟信号和所述第二数据信号通过所述多个逻辑组输出至与所述多个逻辑组对应连接的所述多个物理层芯片。
在本实施例中，复杂可编程逻辑器件120在接收到第一时钟信号和第一数据信号后，对于第一时钟信号，复杂可编程逻辑器件120将第一时钟信号驱动后得到第二时钟信号直接输出到各个物理层芯片130即可；对于第一数据信号，复杂可编程逻辑器件120需要在第一时钟信号的边沿对第一数据信号进行采样，并判断第一数据信号的保持时间是否在第一预设时间范围，当第一数据信号的保持时间未在第一预设时间范围时，表明数据稳定不变的时间不够，需要将第一数据信号相对第一时钟信号进行延时，以使第一数据信号的保持时间落入第一预设时间范围；复杂可编程逻辑器件120对第一时钟信号和延时后的第一数据信号进行驱动，得到并向各个物理层芯片130输出第二时钟信号和第二数据信号，此时各个物理层芯片130接收的第二数据信号，实际上是复杂可编程逻辑器件120对第一数据信号进行时序调整和驱动后得到的信号；各个物理层芯片130接收的第二时钟信号是复杂可编程逻辑器件120对第一时钟信号进行驱动后得到的信号。当第一数据信号的保持时间在第一预设时间范围时，则复杂可编程逻辑器件120不需要对第一数据信号进行时序调整，直接将第一时钟信号和第一数据信号进行驱动后输出至各个物理层芯片130。
下面，对步骤S301～步骤S304做进一步阐述。请参照图8，在实际的波形测试中，第一时钟信号MDC1的频率为2MHz左右，复杂可编程逻辑器件120在第一时钟信号MDC1的上升沿对第一数据信号MDIO1进行采样，并判断第一数据信号MDIO1的保持时间Tab＝18ns，Tab未在第一预设时间范围，则将第一数据信号MDIO1相对第一时钟信号MDC1进行延时，使得第一数据信号的保持时间Tab落入第一预设时间范围；复杂可编程逻辑器件120对第一时钟信号MDC1和延时后的第一数据信号MDIO1进行驱动后，得到图9所示的第二时钟信号MDC2和第二数据信号MDIO2，在图9中，第二数据信号MDIO2的保持时间Tab＝115ns，在第一预设时间范围内，并且第二数据信号MDIO2的建立时间Tbc(即在第一时钟信号MDC1的上升沿到来以前，数据稳定不变的时间)为295ns。可见，当复杂可编程逻辑器件120不对第一数据信号MDIO1进行时序调整和逻辑驱动时，其保持时间很短，仅有十几个纳秒，不利于数据的稳定传输和读取，复杂可编程逻辑器件120在对第一数据信号MDIO1进行时序调整和驱动后，得到的第二数据信号MDIO2的建立时间和保持时间都在100ns以上，时序上明显优于复杂可编程逻辑器件120进行逻辑处理前，保证了数据的稳定传输和读取，并且时序的调整和优化还能使第二数据信号MDIO2从复杂可编程逻辑器件120传输到各个物理层芯片130时，不容易受到走线的影响，抵抗外部干扰的能力强，可靠性高。
进一步地，如图10所示，当控制芯片110对物理层芯片130进行读操作而向复杂可编程逻辑器件120输出第一时钟信号MDC1和第一数据信号MDIO1时，复杂可编程逻辑器件120在对第一时钟信号MDC1和第一数据信号MDIO1进行逻辑驱动后，以广播的方式将得到的第二时钟信号MDC2和第二数据信号MDIO2发送至与复杂可编程逻辑器件120连接的所有物理层芯片130，该第二数据信号MSIO2中携带有物理层芯片130的地址，具有该地址的物理层芯片130将会通过复杂可编程逻辑器件120向控制芯片110返回相应的数据，具体可参照以下步骤S401～步骤S402。
步骤S401，所述复杂可编程逻辑器件在接收到任一所述物理层芯片输出的第三数据信号时，对所述第三数据信号进行驱动，得到第四数据信号。
步骤S402，所述复杂可编程逻辑器件将所述第四数据信号通过与所述控制芯片连接的逻辑组输出至所述控制芯片。
在本实施例中，当任一物理层芯片130输出第三数据信号时，则复杂可编程逻辑器件120上与该物理层芯片130的管理接口的MDIO管脚相连的数据引脚将由输出变为输入，用于接收该物理层芯片130输出的第三数据信号；复杂可编程逻辑器件120上与控制芯片110的管理接口的MDIO管脚相连的数据引脚将由输入变为输出，用于将第四数据信号输出至控制芯片110；而控制芯片110对物理层芯片130进行读操作的整个过程中，控制芯片110将会一直输出第一时钟信号MDC1。
需要说明的是，在本实施例中，复杂可编程逻辑器件120对接收的第三数据信号进行驱动输出的基本原理与上述对第一数据信号进行驱动输出的基本原理相同，故本实施例仅进行简要描述。例如，与逻辑组BANK1相连的物理层芯片130通过管理接口的MDC管脚向逻辑组BANK1中与该MDC管脚相连的时钟引脚输出第三数据信号，复杂可编程逻辑器件120对第三数据信号进行驱动，得到第四数据信号，并将该第四数据信号通过逻辑组BANK0中与控制芯片110相连的数据引脚输出至该控制芯片110，从而实现控制芯片110从物理层芯片130读取数据。可以理解，复杂可编程逻辑器件120对第三数据信号进行驱动后得到的第四数据信号与第三数据信号之间也仅是存在幅值变化的可能,高低电平的对应关系没有发生改变。
进一步地，如图11所示，复杂可编程逻辑器件120在接收到第三数据信号时，还要对接收的第三数据信号进行时序调整，具体可参照以下步骤S501～步骤S504。
步骤S501，所述复杂可编程逻辑器件在接收到任一所述物理层芯片输出的第三数据信号时，依据所述第一时钟信号对所述第三数据信号进行采样，并判断所述第三数据信号的保持时间是否在第二预设时间范围。
步骤S502，所述复杂可编程逻辑器件在所述第三数据信号的保持时间未在所述第二预设时间范围时，将所述第三数据信号相对所述第一时钟信号进行延时，以使所述第三数据信号的保持时间落入所述第二预设时间范围。
在本实施例中，该第二预设时间范围可以与上述的第一预设时间范围相同，也可以不同，本申请对此不做限制。
步骤S503，所述复杂可编程逻辑器件对延时后的所述第三数据信号进行驱动，得到所述第四数据信号。
步骤S504，所述复杂可编程逻辑器件将所述第四数据信号通过与所述控制芯片连接的逻辑组输出至所述控制芯片。
在本实施例中，由于控制芯片110一直输出第一时钟信号，复杂可编程逻辑器件120在接收到任一物理层芯片130输出的第三数据信号后，仍在第一时钟信号的边沿对第三数据信号进行采样，并判断第三数据信号的保持时间是否在第二预设时间范围，当第三数据信号的保持时间未在第二预设时间范围时，表明数据稳定不变的时间不够，需要将第三数据信号相对第一时钟信号进行延时，以使第三数据信号的保持时间落入第二预设时间范围；复杂可编程逻辑器件120对延时后的第三数据信号进行驱动，得到第四数据信号并将该第四数据信号输出至控制芯片110。
需要说明的是，在本实施例中，复杂可编程逻辑器件120对接收的第三数据信号进行时序调整和驱动输出的基本原理与上述对第一数据信号进行时序调整和驱动输出的基本原理相同，故本实施例仅进行简要描述。假设第二预设时间范围与第一预设时间范围相同，即在100ns至300ns之间，与逻辑组BANK1相连的物理层芯片130通过管理接口的MDC管脚向逻辑组BANK1中与该MDC管脚相连的时钟引脚输出第三数据信号，复杂可编程逻辑器件120在第一时钟信号的上升沿对第三数据信号进行采样，判断第三数据信号的保持时间未在第二预设时间范围，则将第三数据信号相对第一时钟信号进行延时，使得第三数据信号的保持时间落入第二预设时间范围；复杂可编程逻辑器件120对延时后的第三数据信号进行驱动后，得到第四数据信号并将该第四数据信号通过逻辑组BANK0中与控制芯片110相连的数据引脚输出至该控制芯片110，此时控制芯片110获取的第四数据信号在时序上优于复杂可编程逻辑器件120进行逻辑处理前，而时序的调整和优化可使第四数据信号从复杂可编程逻辑器件120传输到控制芯片110时，不容易受到走线的影响，抵抗外部干扰的能力强，可靠性高。
综上所述，本发明实施例提供的信号驱动方法及通信设备，所述通信设备包括控制芯片、复杂可编程逻辑器件及多个物理层芯片，所述复杂可编程逻辑器件包括多个逻辑组，所述控制芯片及所述多个物理层芯片均包括管理接口，所述多个逻辑组共同用于提供与多个管理接口的工作电压对应的多个输出电压，所述控制芯片及所述多个物理层芯片各自的管理接口分别连接到提供与所述管理接口的工作电压对应输出电压的一个逻辑组,所述复杂可编程逻辑器件在接收到所述控制芯片输出的第一时钟信号和第一数据信号时，对所述第一时钟信号和所述第一数据信号进行驱动，得到第二时钟信号和第二数据信号；所述复杂可编程逻辑器件将所述第二时钟信号和所述第二数据信号通过所述多个逻辑组输出至与所述多个逻辑组对应连接的所述多个物理层芯片。由于控制芯片及多个物理层芯片各自的管理接口分别连接到提供与所述管理接口的工作电压对应输出电压的一个逻辑组，控制芯片与复杂可编程逻辑器件的一个逻辑组之间是一对一的关系，每个物理层芯片与复杂可编程逻辑器件的一个逻辑组之间也是一对一的关系，因此无论是控制芯片将第一时钟信号和第一数据信号输出到复杂可编程逻辑器件的一个逻辑组，还是复杂可编程逻辑器件通过多个逻辑组将第二时钟信号和第二数据信号输出至多个逻辑组对应连接的多个物理层芯片，对于控制芯片与复杂可编程逻辑器件而言，均是采用一驱一的驱动形式，有效提升了驱动能力，同时相比现有技术中通过增加驱动芯片提升驱动能力的方式，能有效减少硬件成本，从而实现了低成本高可靠性的驱动方案。
需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

Claims (10)

1.一种信号驱动方法，应用于通信设备，其特征在于，所述通信设备包括控制芯片、复杂可编程逻辑器件及多个物理层芯片，所述复杂可编程逻辑器件包括多个逻辑组，所述控制芯片及所述多个物理层芯片均包括管理接口，所述多个逻辑组共同用于提供与多个管理接口的工作电压对应的多个输出电压，所述控制芯片及所述多个物理层芯片各自的管理接口分别连接到提供与所述管理接口的工作电压对应输出电压的一个逻辑组,所述方法包括：
所述复杂可编程逻辑器件在接收到所述控制芯片输出的第一时钟信号和第一数据信号时，对所述第一时钟信号和所述第一数据信号进行驱动，得到第二时钟信号和第二数据信号；
所述复杂可编程逻辑器件将所述第二时钟信号和所述第二数据信号通过所述多个逻辑组输出至与所述多个逻辑组对应连接的所述多个物理层芯片。
2.如权利要求1所述的信号驱动方法，其特征在于，所述对所述第一时钟信号和所述第一数据信号进行驱动，得到第二时钟信号和第二数据信号的步骤之前，所述方法还包括：
所述复杂可编程逻辑器件依据所述第一时钟信号对所述第一数据信号进行采样，并判断所述第一数据信号的保持时间是否在第一预设时间范围；
所述复杂可编程逻辑器件在所述第一数据信号的保持时间未在第一预设时间范围时，将所述第一数据信号相对所述第一时钟信号进行延时，以使所述第一数据信号的保持时间落入所述第一预设时间范围；
所述对所述第一时钟信号和所述第一数据信号进行驱动，得到第二时钟信号和第二数据信号的步骤包括：
对所述第一时钟信号和延时后的所述第一数据信号进行驱动，得到所述第二时钟信号和所述第二数据信号。
3.如权利要求2所述的信号驱动方法，其特征在于，所述第一预设时间范围在100ns至300ns之间。
4.如权利要求1所述的信号驱动方法，其特征在于，所述方法还包括：
所述复杂可编程逻辑器件在接收到任一所述物理层芯片输出的第三数据信号时，对所述第三数据信号进行驱动，得到第四数据信号；
所述复杂可编程逻辑器件将所述第四数据信号通过与所述控制芯片连接的逻辑组输出至所述控制芯片。
5.如权利要求4所述的信号驱动方法，其特征在于，所述对所述第三数据信号进行驱动，得到第四数据信号的步骤之前，所述方法还包括：
所述复杂可编程逻辑器件依据所述第一时钟信号对所述第三数据信号进行采样，并判断所述第三数据信号的保持时间是否在第二预设时间范围；
所述复杂可编程逻辑器件在所述第三数据信号的保持时间未在所述第二预设时间范围时，将所述第三数据信号相对所述第一时钟信号进行延时，以使所述第三数据信号的保持时间落入所述第二预设时间范围；
所述对所述第三数据信号进行驱动，得到第四数据信号的步骤包括：
对延时后的所述第三数据信号进行驱动，得到所述第四数据信号。
6.一种通信设备，其特征在于，所述通信设备包括控制芯片、复杂可编程逻辑器件及多个物理层芯片，所述复杂可编程逻辑器件包括多个逻辑组，所述控制芯片及所述多个物理层芯片均包括管理接口，所述多个逻辑组共同用于提供与多个管理接口的工作电压对应的多个输出电压，所述控制芯片及所述多个物理层芯片各自的管理接口分别连接到提供与所述管理接口的工作电压对应输出电压的一个逻辑组；
所述复杂可编程逻辑器件用于在接收到所述控制芯片输出的第一时钟信号和第一数据信号时，对所述第一时钟信号和所述第一数据信号进行驱动，得到第二时钟信号和第二数据信号，并将所述第二时钟信号和所述第二数据信号通过所述多个逻辑组输出至与所述多个逻辑组对应连接的所述多个物理层芯片。
7.如权利要求6所述的通信设备，其特征在于，所述复杂可编程逻辑器件还用于依据所述第一时钟信号对所述第一数据信号进行采样，并判断所述第一数据信号的保持时间是否在第一预设时间范围；
所述复杂可编程逻辑器件还用于在所述第一数据信号的保持时间未在所述第一预设时间范围时，将所述第一数据信号相对所述第一时钟信号进行延时，以使所述第一数据信号的保持时间落入所述第一预设时间范围，并对所述第一时钟信号和延时后的所述第一数据信号进行驱动，得到所述第二时钟信号和所述第二数据信号。
8.如权利要求6所述的通信设备，其特征在于，所述复杂可编程逻辑器件还用于在接收到任一所述物理层芯片输出的第三数据信号时，对所述第三数据信号进行驱动，得到第四数据信号，并将所述第四数据信号通过与所述控制芯片连接的逻辑组输出至所述控制芯片。
9.如权利要求8所述的通信设备，其特征在于，所述复杂可编程逻辑器件还用于依据所述第一时钟信号对所述第三数据信号进行采样，并判断所述第三数据信号的保持时间是否在第二预设时间范围；
所述复杂可编程逻辑器件还用于在所述第三数据信号的保持时间未在所述第二预设时间范围时，将所述第三数据信号相对所述第一时钟信号进行延时，以使所述第三数据信号的保持时间落入所述第二预设时间范围，并对延时后的所述第三数据信号进行驱动，得到所述第四数据信号。
10.如权利要求6所述的通信设备，其特征在于，每个逻辑组包括多个引脚，所述复杂可编程逻辑器件的每个所述引脚均被配置来连接所述控制芯片及所述多个物理层芯片的管理接口中的其中之一。
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