CN109238480B - 一种多光子符合计数方法及装置 - Google Patents

Abstract

本发明公开了一种多光子符合计数方法及装置，相关装置采用多相时钟TDC和数字窗口比较器并行地对各个通道的脉冲进行时间标记和事件符合，并对符合结果进行实时的筛选，以减轻后继数据传输、存储和分析的压力，同时也设计了通道扫描和对部分符合结果进行实时统计分析的功能。这些设计大部分都可以在一片FPGA内部实现，支持时间和通道的二维符合，并且可以支持的通道数达到上百个，兼容性和可扩展性好；同时，相关方法通过时间测量工具对脉冲边沿进行时间标记，然后为各通道上定义想要的时间窗，通过窗口比较器判断脉冲是否在定义的时间窗里出现，记录所有窗口比较器的结果便得到通道和时间两个维度上的符合。

Description

一种多光子符合计数方法及装置

技术领域

本发明涉及光子符合计数领域，尤其涉及一种多光子符合计数方法及装置。

背景技术

多光子纠缠是一种奇特的量子现象，其在研究量子非定域性，量子纠错和量子模拟的研究中都是不可缺少的资源。光子数越多，单个光子的自由度越大，多光子系统处理信息的能力就越强，在最新的实验进展中，十个光子的纠缠得以实现。另一方面，光子也是实现量子计算机的一种很有潜力的媒介，光量子计算机也成为一个很热门的研究方向，尤其是以玻色取样为目的的光量子计算机的计算能力已经超过了早期经典计算机，涉及的光子数达到了5个。在多光子纠缠和光量子计算等光量子信息研究中，都需要对来自多个探测通道的光子信号进行光子统计分析，常见的就是符合计数。

在多光子纠缠实验中，将纠缠这种量子特性转化为我们经验世界能观测的量需要对光子数进行计数统计，由于纠缠是一种多体的过程，所以计数是符合计数。符合计数器的功能是对两个或两个以上信号之间的符合进行判断和计数。多光子纠缠和光量子计算领域涉及的符合计数技术要求信号输入通道非常多，符合的种类总数非常大并且要对所有的符合情况都要进行计数，与传统的有非常大的不同。近年来随着光量子信息研究的快速进步，也出现了许多新的多光子符合计数技术，以解决各种新问题。

2005年，Gaertner等人提出地址映射的方案，其结构框图如图1(a)所示，系统由符合探测单元，先入先出缓存器(FIFO)，微控制器(Micro controller)和片上random accessmemory(RAM)组成。符合探测单元详细结构图如图1(b)所示，其工作原理是将输入信号取逻辑或后的信号作为取样触发，取样得到的码型作为计数器的地址缓存至FIFO。

2015年，BYUNG KWON PARK等人在FPGA上用与门也实现了八体符合的计数器。其整体方案结构框图如图2(a)所示，系统集成在FPGA上，其中包含延时模块(Internal Delay)，脉冲整型模块(Pulse Reshaping)，符合信号发生器(Coincidence Signal Generator)，计数器(Counter)和处理器(Processor)，FPGA通过串口转USB与PC通信。符合信号发生器的结构如图2(b)所示，其原理是通过多路器选通多输入与门来决定符合配置，每个多输入与门对应一种符合种类。

随着实验技术的快速发展，纠缠光子的个数、光子探测通道数和光源亮度都会不断增加。八光子纠缠的实验通道数已经达到16个，符合种类多达2¹⁶-1，剔除一些无意义的符合，符合种类至少也是随光子数增长而呈几何增长的；同时，纠缠光源的亮度(单位时间内纠缠光子的个数)也达到单通道计数率兆赫兹，系统事件率十兆赫兹的水平。2016年，专利CN201610961414.X公开了一种基于可编程逻辑器件的多光子符合计数器，基于DDR的大容量，可以支持对多符合种类同时进行计数，且采用分流机制解决了DDR读写速度不够的问题，提高了符合系统的事件率。

然而，技术进步是非常快的，目前已经正在开展光子数达到十几个、光子探测通道数上百个的光量子实验。并且现在为了充分利用光子的量子特性，有一种新的实验方案需要实现分布于不同通道上多个时刻到达的光子之间的符合计数，这不仅需要像传统场景下在不同通道之间进行符合，还要求在每个通道上定义不同的时间窗，在这些时间窗之间也需要进行符合，也就是说符合发生在时间和空间两个维度上，我们称之为二维符合，目前还没有哪种多光子符合技术能很好地解决这一难题。

另外，之前的这些多光子符合计数技术都需要解决一个共同的问题，就是要在进行符合计数之前把所有通道上的光脉冲到达时间对准到一起，对准精度要小于符合窗口的大小，并且信号链路上的器件更换了的话，就需要重新进行对准。目前的多光子实验的光子探测通道数已经达到数十个，符合窗口也要到纳秒甚至亚纳秒量级，脉冲延迟对准的工作越来显得困难和重要。很早以前，在通道数还比较少的时候，人们通过调节电缆长度并用示波器进行检验就能完成脉冲延迟对准的工作，后来人们在每个通道上加入了精细的可调延时单元来使得这个工作可以以程控的方式自动进行，可调延时单元有温度漂移问题，并且会消耗很多逻辑资源。

来自Universal Quantum Devices(UQD)公司的Coincidence Logic Unit产品采用一种基于时间标记(Time tagged)的符合技术，可以不需要精细的延时对准。通过对使用手册的分析，虽然现在它不具有完善的二维符合能力，但可能可以通过软件的升级在PC机上以离线的方式实现分布于不同通道上多个时刻到达的光子之间的符合和计数。但其采用的时间数字转换器(TDC)消耗过多逻辑资源，通道数有限，目前仅为16通道，未来也很难满足近百通道的需求。另外其符合和计数都是在PC机上实现，不便于在做实验的时候看到实时的结果，对做实验前的光路调试以及做实验时的系统状态监视都不利。光子会在被探测到之前损失掉，所以会有很多只包含少量光子的符合事件，它们的时间标记会占用大量的传输带宽和存储空间，通常在做实验的时候需要对它们进行实时的过滤，目前看到的UQD产品没有很好地做到这一点。它们采用折衷的过滤办法，即在一定的时间里的光子时间标记达到某个数量以后才进行传输。这种过滤方法不是直接根据符合结果进行，所以可能会有差错，特别是需要进行二维符合的时候，并且无法实现一些更加复杂的过滤。总之，这种产品没有专门为二维符合场景做更多的考虑，并且其实现方案没有被公开。

发明内容

本发明的目的是提供一种多光子符合计数方法及装置，以实现分布于不同通道上多个时刻到达的光子之间的符合计数，并消除由于光子损失导致的大量少体符合的时间标记对传输带宽和存储空间的占用问题，同时具备一定的实时监视能力，使通道数可以比较容易达到上百通道。

本发明的目的是通过以下技术方案实现的：

一种多光子符合计数装置，包括：输入处理模块、时间标记模块、数据缓存模块、事件符合模块、结果处理模块与控制模块；其中：

所述输入处理模块，用于完成所有输入通道上预处理操作，其输出脉冲连接到所述时间标记模块；

所述时间标记模块，用于对每个输入通道的脉冲上升沿到达时刻与特定参考时刻的差分别进行测量，得到数字化的时间标记数据，并将其传输至所述数据缓存模块的相应通道；

所述数据缓存模块，用于对来自各通道上的时间标记数据进行缓存；

所述事件符合模块，用于为每个通道定义相对于参考时刻的一个或者多个时间窗，并将来自所述数据缓存模块的时间标记数据通过数字窗口比较器与这些时间窗口分别进行比较，从而得到相对于同一参考时刻的各个通道的各个时间窗里是否有脉冲沿出现的结果，也即符合结果；将符合结果以所需的规则进行编码以唯一地识别每种符合结果，然后把编码后的符合结果交给所述结果处理模块进行处理；

所述结果处理模块，用于对每一个参考时刻下的符合结果进行筛选，并将结果传给所述控制模块；

所述控制模块，用于对结所述果处理模块筛选出来的符合结果进行存储和离线分析。

所述时间标记模块中的时间测量功能采用基于多相时钟TDC方案实现，或者采用高速串并转换器实现；

若采用基于多相时钟TDC方案，则其包含与输入处理模块通道数相同数量的N个多相时钟TDC以及一个锁相环；所述锁相环用于将周期性标记信号进行若干倍频，得到高频的多相时钟，每一多相时钟TDC在该多相时钟的作用下，对输入信号的上升沿到达时刻与特定参考时刻的差分别进行测量，得到数字化的时间标记数据；所述参考时刻为周期性标记信号或者某个固定的时刻，测量时要求死时间要小于设定标准，且不能漏掉连续到达的有用脉冲。

所述数据缓存模块包括N个FIFO模块，所述事件符合模块包括N个数字窗口比较器；也即，所述多相时钟TDC、所述FIFO模块、所述数字窗口比较器的数量都与通道数一致，即每个通道之间是独立的，能够实现并行处理。

所述输入处理模块中的预处理操作包括：延迟调节、脉宽调整、毛刺去除、极性控制与通道使能操作；所述输入处理模块由一块或者多块子电路板实现，所述时间标记模块、所述数据缓存模块、所述事件符合模块及所述结果处理模块都由一块主控电路板上的FPGA的片内资源实现；

实现输入处理模块的一块或者多块子电路板直接插在所述主控电路板上或者通过背板与所述主控电路板连接在一起；若输入处理模块由多块子电路板实现，则多块子电路板和主控电路板之间的信号连接采用星形结构；

所述控制模块采用嵌入式处理单元或者PC实现，与所述主控电路板能够进行高速数据通信。

所述结果处理模块包括：数据多路器、第一计数控制模块、第一双口RAM、第一筛选器、第二筛选器、第二计数控制模块、第二双口RAM、WISHBONE总线和传输控制模块；其中：

所述数据多路器，用于将数据缓存模块输出的N个通道的时间标记数据选择其中感兴趣的一个通道送给所述第一计数控制模块；

所述第一计数控制模块以得到的时间标记数据为地址，读出所述第一双口RAM上的值并加1以后写回所述第一双口RAM原地址；

所述第一双口RAM以时间标记数据为索引保存该时间标记数据出现的次数，用于分析和监视选定通道脉冲到达时间的分布，且在开始时，所述第一双口RAM的内容被清零；

所述第一筛选器，用于对所述事件符合模块输出的符合结果按照特定条件进行筛选，并存储；

所述第二筛选器，用于对所述事件符合模块输出的符合结果按照特定条件进行筛选，得到用于实时监视的结果；

所述第二计数控制模块以所述第二筛选器的筛选结果为地址，读出所述第二双口RAM上的值并加1以后写回所述第二双口RAM原地址；

所述第二双口RAM以所述第二筛选器的筛选结果为索引保存该筛选结果出现的次数，用于对选定的几种符合种类的符合结果进行实时的计数统计，且在开始时，所述第二双口RAM的内容被清零；

所述WISHBONE总线将所述传输控制模块和所述第一双口RAM、所述第二双口RAM以及所述第一筛选器连接起来，使得所述传输控制模块能够直接读取这三个模块的数据；

所述传输控制模块，用于控制FPGA外部的传输接口，将结果处理模块的输出送给所述控制模块。

所述控制模块具有扫描、监视和数据采集三种运行模式，分别使传输控制模块对应读取所述第一双口RAM、所述第二双口RAM和所述第一筛选器的数据；

在扫描模式下，控制所述结果处理模块的数据多路器依次选择每个通道，在每个通道停留一定的时间，然后通过读取结果处理模块的第一双口RAM内容以得到相应通道上的脉冲到达时间的分布情况，根据分析峰值情况得到相应通道的时间窗的设定值；

在监视模式下，控制所述结果处理模块的第二筛选器选择想要监视的符合种类，然后通过读取第二双口RAM的内容得到所需监视的符合种类的分布情况；

在数据采集模式下，读取所述第一筛选器的结果进行分析和保存。

一种基于前述多光子符合计数装置实现多光子符合计数的方法，包括：

对所有输入通道上进行预处理操作；

对预处理操作后每个输入通道的脉冲上升沿到达时刻与特定参考时刻的差分别进行测量，得到数字化的时间标记数据；

对各通道上的时间标记数据进行缓存；

为每个通道定义相对于参考时刻的一个或者多个时间窗，并将来自所述数据缓存模块的时间标记数据通过数字窗口比较器与这些时间窗口分别进行比较，从而得到相对于同一参考时刻的各个通道的各个时间窗里是否有脉冲沿出现的结果，也即符合结果；将符合结果以所需的规则进行编码以唯一地识别每种符合结果；

对每一个参考时刻下的符合结果进行筛选；

对筛选出来的符合结果进行存储和离线分析。

由上述本发明提供的技术方案可以看出，其主要具有如下优点：

1)与传统采用逻辑门实现的符合不同，采用对脉冲进行时间标记然后再符合的办法，使得符合窗口可以很灵活地设置，符合窗口也可以很小，各个通道上也不需要精细的延时对准和校正，非常适合用于同时需要在通道和时间两个维度上进行符合或者通道数非常多的场景。

2)独立和并行地对每个通道脉冲进行时间标记和时间窗比较，使得符合的速度可以非常快。

3)快速的符合使得可以对符合结果进行精确、灵活和实时的筛选，可以有效地降低不感兴趣且数量很大的符合对传输带宽、存储空间和离线分析的压力。

4)采用多相时钟TDC或者高速串并转换实现脉冲的时间标记，使得通道数的增加对资源的消耗并不多，非常适合通道数多的场景。

5)设计了可以对选定通道进行光子到达时间分布进行实时统计的功能，可以快速地进行每个通道符合窗的确定，并且可以在做实验时对系统状态的实时监测且不消耗数据传输带宽，对系统调试和实验运行都很有帮助。

6)设计了在所有可能的符合结果中筛选出小部分感兴趣的符合结果进行实时统计计数的功能，可以在一个长时的实验周期当中实时地监测符合结果是否正常，比如从12个光子中选择4个进行纠缠度评价，并且不占用过多的数据传输带宽。这对光子数达到十几个以上时的情况非常有用。

7)可以在单片FPGA里实现所有的时间标记、事件符合和结果处理、监测等功能，鉴于FPGA逻辑资源容量越来越大和IO管脚非常丰富，这非常适合光子探测通道非常多的应用，可以支持上百通道。

8)可以在单片FPGA里实现所有的时间标记、事件符合和结果处理、监测等功能，鉴于FPGA逻辑资源容量越来越大和IO管脚非常丰富，这非常适合光子探测通道非常多的应用，目前的技术水平可以支持上百通道。

9)采用子电路板负责输入处理、以FPGA为核心的主控电路板负责符合的架构，非常适合将系统扩展到上百通道，并且升级非常方便，具有很好的扩展性和可靠性。

10)所采用的FPGA逻辑可以在各大FPGA厂商的各种主流FPGA芯片中实现，具有很好的兼容性。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明背景技术提供的地址映射方案示意图；其中，(a)为结构框图；(b)为符合探测单元详细结构图；

图2为本发明背景技术提供的在FPGA上用与门实现八体符合计数器的示意图；其中，(a)为整体方案结构框图；(b)为符合信号发生器结构图；

图3为本发明实施例提供的一种多光子符合计数装置的示意图；

图4为本发明实施例提供的多光子符合计数装置及其在一个典型的量子光学实验中的应用场景示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

本发明实施例提供一种多光子符合计数装置，如图3所示，其主要包括：输入处理模块、时间标记模块、数据缓存模块、事件符合模块、结果处理模块与控制模块；其中：

所述输入处理模块，用于完成所有输入通道上预处理操作，其输出脉冲连接到所述时间标记模块；

所述时间标记模块，用于对每个输入通道的脉冲上升沿到达时刻与特定参考时刻的差分别进行测量，得到数字化的时间标记数据，并将其传输至所述数据缓存模块的相应通道；

所述数据缓存模块，用于对来自各通道上的时间标记数据进行缓存；

所述事件符合模块，用于为每个通道定义相对于参考时刻的一个或者多个时间窗，并将来自所述数据缓存模块的时间标记数据通过数字窗口比较器与这些时间窗口分别进行比较，从而得到相对于同一参考时刻的各个通道的各个时间窗里是否有脉冲沿出现的结果，也即符合结果；将符合结果以所需的规则进行编码以唯一地识别每种符合结果，然后把编码后的符合结果交给所述结果处理模块进行处理；

所述结果处理模块，用于对每一个参考时刻下的符合结果进行筛选，并将结果传给所述控制模块；

所述控制模块，用于对结所述果处理模块筛选出来的符合结果进行存储和离线分析。

为了便于理解，下面针对各模块做详细的介绍。

1、输入处理模块。

本发明实施例中，所述输入处理模块中的预处理操作包括：延迟调节、脉宽调整、毛刺去除、极性控制与通道使能等操作；所述输入处理模块由一块或者多块子电路板实现。

2、时间标记模块。

本发明实施例中，所述时间标记模块中的时间测量功能采用基于多相时钟TDC方案实现，或者采用高速串并转换器实现；

若采用基于多相时钟TDC(多相时钟的时间-数字转化)方案，则其包含与输入处理模块通道数相同数量的N个多相时钟TDC以及一个锁相环；所述锁相环用于将周期性标记信号进行若干倍频，得到高频的多相时钟，每一多相时钟TDC在该多相时钟的作用下，对输入信号的上升沿到达时刻与特定参考时刻的差分别进行测量，得到数字化的时间标记数据；所述参考时刻为周期性标记信号或者某个固定的时刻，测量时要求死时间要小于设定标准，且不能漏掉连续到达的有用脉冲。

多相时钟TDC是一种常见的时间测量方法。在本发明实施例中，它由FPGA芯片内部的锁相环对外部输入的76MHz参考时钟进行4倍频，并生成8相时钟，然后用在8相时钟对输入脉冲进行采样，等效的采样率为76MHz×4×8＝2432MHz，采样间隔小于0.5ns，满足常见光量子实验的要求。采用这种方式实现的多相时钟TDC最大好处在于占用非常少的资源就能达到一个中等的时间测量精度，很容易在一个常见的中等密度的FPGA中就能实现上百个通道，非常适合用于基于时间标记的多光子符合。采用这种方式实现的多相时钟TDC的另一个好处在于死时间为采样间隔，在本例中小于0.5ns，这非常有利于处理高事件率的应用，使得系统能处理的最大事件率通常由数据传输带宽决定，在本例中为USB接口的可用带宽。采用这种方式实现的TDC还有一个好处就是可以对脉冲上升沿和下降沿都进行时间标记。

3、数据缓存模块。

本发明实施例中，所述数据缓存模块包括N个FIFO模块。

4、事件符合模块。

本发明实施例中，所述事件符合模块包括N个数字窗口比较器

本发明实施例中，所述多相时钟TDC、所述FIFO模块、所述数字窗口比较器的数量都与通道数一致，即每个通道之间是独立的，能够独立和并行地进行时间标记、缓冲和时间窗符合。

5、结果处理模块。

本发明实施例中，结果处理模块对每一个参考时刻下的符合结果进行筛选，并将结果传给控制模块；进行筛选的原因是因为随着通道数和每个通道上的时间窗数量的增加，每两个个参考时刻期间得到的符合种类会非常地大，符合结果产生的数据量也会非常大，筛选操作把不需要关心的符合结果剔除，以减轻数据传输、存储和离线分析的压力；结果处理模块还可以对选定的几种符合种类的符合结果进行实时的计数统计，以便快速地评估符合情况；结果处理模块还可以从数据缓存模块获得一个或者多个通道的时间标记数据，按照通道分别进行直方图统计，用于分析和监视各通道脉冲到达时间分布。

还请参见图3，所述结果处理模块包括：数据多路器、第一计数控制模块、第一双口RAM、第一筛选器、第二筛选器、第二计数控制模块、第二双口RAM、WISHBONE总线和传输控制模块；第一筛选器实现对事件符合结果的实时和精确的筛选，只留下那些感兴趣的符合事例，以减小对后继传输带宽、存储空间和数据分析的压力。第一筛选器的筛选条件可以根据需要灵活地设置，一般至少会把由于光子损失导致的少体符合筛掉，这种符合的数量极大。也可以把一些在原理上不可能发生但又由现实条件不理想而发生的符合去掉。数据多路器、第一计数控制模块、第一双口RAM一起实现了时间分布测量和监视模块，可以对所选通道上所有的脉冲到达时间进行统计分析，得到每个通道上光子出现的位置，进而得出事件符合模块的时间窗设置参数。而第二筛选器、第二计数控制模块、第二双口RAM则可以实现对符合结果的实时统计功能。由于FPGA内部的存储空间有限，无法保存现代光量子实验所有的符合结果种类的计数，只能由第二筛选器选出部分符合结果进行这样的实时统计。在本发明实施例中，第二筛选器支持选出可以位于相同或者不同通道上的8个时间窗进行实时统计分析。对部分符合结果进行实时统计分析的能力对于实验搭建前的光路调试以及实验进行过程中的状态监视非常有用。

具体来说：

所述数据多路器，用于将数据缓存模块输出的N个通道的时间标记数据选择其中感兴趣的一个通道送给所述第一计数控制模块；

所述第一计数控制模块以得到的时间标记数据为地址，读出所述第一双口RAM上的值并加1以后写回所述第一双口RAM原地址；

所述第一双口RAM以时间标记数据为索引保存该时间标记数据出现的次数，用于分析和监视选定通道脉冲到达时间的分布，且在开始时，所述第一双口RAM的内容被清零；

所述第一筛选器，用于对所述事件符合模块输出的符合结果按照特定条件进行筛选，并存储；

所述第二筛选器，用于对所述事件符合模块输出的符合结果按照特定条件进行筛选，得到用于实时监视的结果；

所述第二计数控制模块以所述第二筛选器的筛选结果为地址，读出所述第二双口RAM上的值并加1以后写回所述第二双口RAM原地址；

所述第二双口RAM以所述第二筛选器的筛选结果为索引保存该筛选结果出现的次数，用于对选定的几种符合种类的符合结果进行实时的计数统计，且在开始时，所述第二双口RAM的内容被清零；

所述WISHBONE总线将所述传输控制模块和所述第一双口RAM、所述第二双口RAM以及所述第一筛选器连接起来，使得所述传输控制模块能够直接读取这三个模块的数据；

所述传输控制模块，用于控制FPGA外部的传输接口，将结果处理模块的输出送给所述控制模块。

6、控制模块。

本发明实施例中，所述控制模块具有扫描、监视和数据采集三种运行模式，分别使传输控制模块对应读取所述第一双口RAM、所述第二双口RAM和所述第一筛选器的数据；

在扫描模式下，控制所述结果处理模块的数据多路器依次选择每个通道，在每个通道停留一定的时间，然后通过读取结果处理模块的第一双口RAM内容以得到相应通道上的脉冲到达时间的分布情况，根据分析峰值情况得到相应通道的时间窗的设定值；

在监视模式下，控制所述结果处理模块的第二筛选器选择想要监视的符合种类，然后通过读取第二双口RAM的内容得到所需监视的符合种类的分布情况；

在数据采集模式下，读取所述第一筛选器的结果进行分析和保存。

上述三种模式可以根据实际需求来进行选择：1)当选择扫描模式时，其作用在于确定兴趣脉冲的位置，其实现方式为第一计数控制模块从N路TDC FIFO的数据中选择一路作为第一双口RAM的地址，读出其中的计数，加1并写回，所有RAM地址的计数初始值为0。第一双口RAM的数据被USB传输控制模块通过WISHBONE总线读出，并经由外部USB接口传输至控制模块。2)当选择监控模式时，其作用在于给出计数率较高的符合结果，其实现方式为将N路中的M路FIFO数据与M个窗口比较器的上下界比大小，若大于下界小于等于上界则该比特位为‘1’，否则为‘0’，最后产生M bit的数据，第二计数控制模块将所述M bit数据作为第二双口RAM的地址，读出其中的计数，加一并写回，所有RAM地址的计数初始值为0；第二双口RAM的数据被USB传输控制模块通过WISHBONE总线读出，并经由外部USB接口传输至控制模块。3)当选择采数模式，其作用在于给出符合体数较高的符合结果，其实现方式为将N路FIFO数据与N个窗口比较器的上下界比大小，若大于下界小于等于上界则该比特位为‘1’，否则为‘0’，最后产生N bit的数据，该数据被USB传输控制模块通过WISHBONE总线读出，并经由外部USB接口传输至控制模块。

本发明实施例中，所涉及的具体数值均为举例并非构成限制；示例性的，上述实施例中，可以应用于十二光子纠缠实验中，有24个单光子探测器，即上述N＝24。

示例性的，FPGA芯片可以选用XILINX公司SPARTAN-6XC6SLX16-2CSG324C，USB接口选用CYPRESS公司的CY7C68013A。可根据实验方案灵活调整各器件参数，例如，选择XILINX公司的新一代7系列FPGA，带宽在10MBps以上的串行通讯如千兆网。

本发明实施例中，所述时间标记模块、所述数据缓存模块、所述事件符合模块及所述结果处理模块都由一块主控电路板上的FPGA的片内资源实现；

实现输入处理模块的一块或者多块子电路板直接插在所述主控电路板上或者通过背板与所述主控电路板连接在一起；若输入处理模块由多块子电路板实现，则多块子电路板和主控电路板之间的信号连接采用星形结构；

所述控制模块采用嵌入式处理单元或者PC实现，与所述主控电路板能够进行高速数据通信。

此外，所述主控电路板、子电路板都可以做成常见的标准机箱插卡的形式，插到自定义的背板上。

如图4所示，为整个符合计数装置及其在一个典型的量子光学实验中的应用场景示意图；图4中，虚线箭头为光信号，其他箭头为电信号。激光(laser)入射至光学系统(Optical System)中，生成若干个纠缠光子，经过一系列的光学操作以后，在空间分离成N个光路分别被N个单光子探测器接受，转化为N路电脉冲后，被送到若干块子电路板进行电平转换、毛刺去除、极性控制和通道使能等操作，然后经背板送给主控电路板上FPGA芯片的普通IO管脚。激光器给出的与激光脉冲同步的76MHz电脉冲经由FPGA的时钟专用脚送给FPGA芯片内部的锁相环。

从图4可以看出，本发明实施例主要由若干块子电路板、以FPGA芯片为核心的主控电路板，以及运行控制程序的PC机(控制模块)组成。子电路板和主控电路板通过背板相连，主控电路板通过USB接口与PC机相连。主控电路板和子电路板都做成标准3U机箱插件的形式，插入标准的3U高、19英寸宽、14插槽的机箱中，通过自己定义背板连接到一起。子电路板的数量根据总共的光子探测通道数N和每块子电路板能处理的通道数M而定。通常M为8，这样对于14槽的标准机箱，有一个槽需要用来插主控电路板，剩下13个槽都可以插子电路板，这样在一个机箱里就可以实现最大104个通道。

FPGA芯片含有大量的可编程逻辑资源，然而只有当用户将这些逻辑资源有机地互联连成一整体，才能完成特定的任务。本发明的FPGA逻辑包含时间标记模块(多相时钟TDC、锁相环)、数据缓冲模块(FIFO)、事件符合模块(窗口比较器)和结果处理模块(数据多路器、第一计数控制模块、第一双口RAM、第一筛选器、第二筛选器、第二计数控制模块、第二双口RAM、WISHBONE总线以及USB传输控制模块)。

本发明实施例的上述方案，主要获得了如下有益效果：

1)与传统采用逻辑门实现的符合不同，采用对脉冲进行时间标记然后再符合的办法，使得符合窗口可以很灵活地设置，符合窗口也可以很小，各个通道上也不需要精细的延时对准和校正，非常适合用于同时需要在通道和时间两个维度上进行符合或者通道数非常多的场景。

2)独立和并行地对每个通道脉冲进行时间标记和时间窗比较，使得符合的速度可以非常快。

3)快速的符合使得可以对符合结果进行精确、灵活和实时的筛选，可以有效地降低不感兴趣且数量很大的符合对传输带宽、存储空间和离线分析的压力。

4)采用多相时钟TDC或者高速串并转换实现脉冲的时间标记，使得通道数的增加对资源的消耗并不多，非常适合通道数多的场景。

5)设计了可以对选定通道进行光子到达时间分布进行实时统计的功能，可以快速地进行每个通道符合窗的确定，并且可以在做实验时对系统状态的实时监测且不消耗数据传输带宽，对系统调试和实验运行都很有帮助。

6)设计了在所有可能的符合结果中筛选出小部分感兴趣的符合结果进行实时统计计数的功能，可以在一个长时的实验周期当中实时地监测符合结果是否正常，比如从12个光子中选择4个进行纠缠度评价，并且不占用过多的数据传输带宽。这对光子数达到十几个以上时的情况非常有用。

7)可以在单片FPGA里实现所有的时间标记、事件符合和结果处理、监测等功能，鉴于FPGA逻辑资源容量越来越大和IO管脚非常丰富，这非常适合光子探测通道非常多的应用，可以支持上百通道。

8)可以在单片FPGA里实现所有的时间标记、事件符合和结果处理、监测等功能，鉴于FPGA逻辑资源容量越来越大和IO管脚非常丰富，这非常适合光子探测通道非常多的应用，目前的技术水平可以支持上百通道。

9)采用子电路板负责输入处理、以FPGA为核心的主控电路板负责符合的架构，非常适合将系统扩展到上百通道，并且升级非常方便，具有很好的扩展性和可靠性。

10)所采用的FPGA逻辑可以在各大FPGA厂商的各种主流FPGA芯片中实现，具有很好的兼容性。

另一方面，本发明实施例还提供一种多光子符合计数的方法，该方法基于前述多光子符合计数装置实现，主要过程包括：

对所有输入通道上进行预处理操作；

对预处理操作后每个输入通道的脉冲上升沿到达时刻与特定参考时刻的差分别进行测量，得到数字化的时间标记数据；

对各通道上的时间标记数据进行缓存；

为每个通道定义相对于参考时刻的一个或者多个时间窗，并将来自所述数据缓存模块的时间标记数据通过数字窗口比较器与这些时间窗口分别进行比较，从而得到相对于同一参考时刻的各个通道的各个时间窗里是否有脉冲沿出现的结果，也即符合结果；将符合结果以所需的规则进行编码以唯一地识别每种符合结果；

对每一个参考时刻下的符合结果进行筛选；

对筛选出来的符合结果进行存储和离线分析。

需要说明的是，上述方法中包含的各个模块的具体实现方式及其功能在前面的实施例中已经有详细描述，故在这里不再赘述。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (2)

1.一种多光子符合计数装置，其特征在于，包括：输入处理模块、时间标记模块、数据缓存模块、事件符合模块、结果处理模块与控制模块；其中：

所述输入处理模块，用于完成所有输入通道上预处理操作，其输出脉冲连接到所述时间标记模块；

所述时间标记模块，用于对每个输入通道的脉冲上升沿到达时刻与特定参考时刻的差分别进行测量，得到数字化的时间标记数据，并将其传输至所述数据缓存模块的相应通道；

所述数据缓存模块，用于对来自各通道上的时间标记数据进行缓存；

所述事件符合模块，用于为每个通道定义相对于参考时刻的一个或者多个时间窗，并将来自所述数据缓存模块的时间标记数据通过数字窗口比较器与这些时间窗口分别进行比较，从而得到相对于同一参考时刻的各个通道的各个时间窗里是否有脉冲沿出现的结果，也即符合结果；将符合结果以所需的规则进行编码以唯一地识别每种符合结果，然后把编码后的符合结果交给所述结果处理模块进行处理；

所述结果处理模块，用于对每一个参考时刻下的符合结果进行筛选，并将结果传给所述控制模块；

所述控制模块，用于对结所述果处理模块筛选出来的符合结果进行存储和离线分析；

所述时间标记模块中的时间测量功能采用基于多相时钟TDC方案实现，或者采用高速串并转换器实现；若采用基于多相时钟TDC方案，则其包含与输入处理模块通道数相同数量的N个多相时钟TDC以及一个锁相环；所述锁相环用于将周期性标记信号进行若干倍频，得到高频的多相时钟，每一多相时钟TDC在该多相时钟的作用下，对输入信号的上升沿到达时刻与特定参考时刻的差分别进行测量，得到数字化的时间标记数据；所述参考时刻为周期性标记信号或者某个固定的时刻，测量时要求死时间要小于设定标准，且不能漏掉连续到达的有用脉冲；

所述数据缓存模块包括N个FIFO模块，所述事件符合模块包括N个数字窗口比较器；也即，所述多相时钟TDC、所述FIFO模块、所述数字窗口比较器的数量都与通道数一致，即每个通道之间是独立的，能够实现并行处理；

所述输入处理模块中的预处理操作包括：延迟调节、脉宽调整、毛刺去除、极性控制与通道使能操作；所述输入处理模块由一块或者多块子电路板实现，所述时间标记模块、所述数据缓存模块、所述事件符合模块及所述结果处理模块都由一块主控电路板上的FPGA的片内资源实现；实现输入处理模块的一块或者多块子电路板直接插在所述主控电路板上或者通过背板与所述主控电路板连接在一起；若输入处理模块由多块子电路板实现，则多块子电路板和主控电路板之间的信号连接采用星形结构；所述控制模块采用嵌入式处理单元或者PC实现，与所述主控电路板能够进行高速数据通信。

所述结果处理模块包括：数据多路器、第一计数控制模块、第一双口RAM、第一筛选器、第二筛选器、第二计数控制模块、第二双口RAM、WISHBONE总线和传输控制模块；其中：

所述数据多路器，用于将数据缓存模块输出的N个通道的时间标记数据选择其中感兴趣的一个通道送给所述第一计数控制模块；

所述第一计数控制模块以得到的时间标记数据为地址，读出所述第一双口RAM上的值并加1以后写回所述第一双口RAM原地址；

所述第一双口RAM以时间标记数据为索引保存该时间标记数据出现的次数，用于分析和监视选定通道脉冲到达时间的分布，且在开始时，所述第一双口RAM的内容被清零；

所述第一筛选器，用于对所述事件符合模块输出的符合结果按照特定条件进行筛选，并存储；

所述第二筛选器，用于对所述事件符合模块输出的符合结果按照特定条件进行筛选，得到用于实时监视的结果；

所述第二计数控制模块以所述第二筛选器的筛选结果为地址，读出所述第二双口RAM上的值并加1以后写回所述第二双口RAM原地址；

所述第二双口RAM以所述第二筛选器的筛选结果为索引保存该筛选结果出现的次数，用于对选定的几种符合种类的符合结果进行实时的计数统计，且在开始时，所述第二双口RAM的内容被清零；

所述WISHBONE总线将所述传输控制模块和所述第一双口RAM、所述第二双口RAM以及所述第一筛选器连接起来，使得所述传输控制模块能够直接读取这三个模块的数据；

所述传输控制模块，用于控制FPGA外部的传输接口，将结果处理模块的输出送给所述控制模块；

所述控制模块具有扫描、监视和数据采集三种运行模式，分别使传输控制模块对应读取所述第一双口RAM、所述第二双口RAM和所述第一筛选器的数据；

在扫描模式下，控制所述结果处理模块的数据多路器依次选择每个通道，在每个通道停留一定的时间，然后通过读取结果处理模块的第一双口RAM内容以得到相应通道上的脉冲到达时间的分布情况，根据分析峰值情况得到相应通道的时间窗的设定值；

在监视模式下，控制所述结果处理模块的第二筛选器选择想要监视的符合种类，然后通过读取第二双口RAM的内容得到所需监视的符合种类的分布情况；

在数据采集模式下，读取所述第一筛选器的结果进行分析和保存。

2.一种基于权利要求1所述多光子符合计数装置实现多光子符合计数的方法，其特征在于，包括：

对所有输入通道上进行预处理操作；

对预处理操作后每个输入通道的脉冲上升沿到达时刻与特定参考时刻的差分别进行测量，得到数字化的时间标记数据；

对各通道上的时间标记数据进行缓存；

为每个通道定义相对于参考时刻的一个或者多个时间窗，并将来自所述数据缓存模块的时间标记数据通过数字窗口比较器与这些时间窗口分别进行比较，从而得到相对于同一参考时刻的各个通道的各个时间窗里是否有脉冲沿出现的结果，也即符合结果；将符合结果以所需的规则进行编码以唯一地识别每种符合结果；

对每一个参考时刻下的符合结果进行筛选；

对筛选出来的符合结果进行存储和离线分析。