JP2004129274A

JP2004129274A - データ・ネットワークのテスト方法

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Publication number: JP2004129274A
Application number: JP2003345325A
Authority: JP
Inventors: Charles James Burnett; チャールズ・ジェイムズ・バーネット
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 2002-10-04
Filing date: 2003-10-03
Publication date: 2004-04-22
Also published as: US20040066748A1

Abstract

【課題】データ・ネットワークのためのテスト方法を提供する。
【解決手段】ネットワークのテスト方法は、ネットワークからのセル２００を解析するステップと、そのセルに基づいてネットワーク性能データを取得するステップとを含む。この方法では、ライブ・メモリ・フラグ３０５の状態を評価するステップと、ライブ・メモリ・フラグ３０５が肯定値を示している場合には、第１のメモリ素子３０１にネットワーク性能データを記憶するステップ５１４と、ライブ・メモリ・フラグ３０５が否定値を示している場合には、第２のメモリ素子３０２にネットワーク性能データを記憶するステップ５２０が求められる。解析、取得、評価、及び、記憶ステップを繰り返して、高速度でネットワークのテストが実施される。
【選択図】図７

Description

　本発明は、データ・ネットワークのテスト方法及び装置に関する。

　データ・ネットワーキングは、現在の通信システムにおける強力なツールである。データ・ネットワーキングが、長年の間に成熟し、より広く行き渡るにつれて、データ・プロトコルの複雑性及びデータ転送速度が増してきた。非同期転送モード（ＡＴＭ）・ネットワークは、広く利用されているデータ通信プロトコルの１つである。ＡＴＭは、物理的媒体を介した伝送用に、上位レベル・データ・ユニットを５３バイトのセルに分割するセル・リレー技術である。ＡＴＭは、上位層によって発生する伝送タイプに関係なく、また、それより下位の物理層媒体のタイプ及び速度に関係なく機能する。ＡＴＭ技術によって、既存のＴ１／Ｅ１ラインからＳＯＮＥＴ　ＯＣ−３にまで及ぶ任意の媒体を介して、１５５Ｍｂｐｓの速度で単一統合データ・ストリームをなす伝送物（例えば、データ、音声、ビデオ等）を転送することが可能になる。ＡＴＭを定義する基本規格には、ＡＴＭ層機能を定義するＩＴＵ−ＴＩ．３６１、ＡＴＭ適合層プロトコルを定義するＩＴＵ−ＴＩ．３６３、及び、ＡＴＭ運用及び保守（ＯＡＭ）機能を定義するＩＴＵ−ＴＩ．６１０がある。

　ＡＴＭデータ・ネットワークを保守するためには、ネットワークの高速動作中に、データ通信トラフィックを不能にすることなく、問題を検出し、診断できることが役に立つ。データ通信の障害を検出し、診断するのに役立つツールは、ネットワークによるデータ・トラフィックに関連した情報の収集及び統計的処理である。通常の当業者には明らかなように、収集される生データは、生データをテスト・オペレータによる解釈が可能な情報にする追加処理が施されていない、最小限の値である。データ・ネットワーキングの統計処理は、テスト・オペレータにデータ・フローのパターンに関する情報を提供することによって、生データを情報に変換するのに役立つ。

　オペレータが、その時々で、ネットワークが被る問題に応じて、ＡＴＭネットワークに関して収集したくなる可能性のある、いくつかの異なる統計的データが存在する。さらに、チャネル毎に統計的データを取得することが有益である。ＡＴＭプロトコルは、一度に２５６，０００，０００ストリームを超える処理を行う能力を備えている。本明細書において、ストリームは、ネットワーク上の２つのエンティティ間における個々の通信を表わすために用いられている。各ストリームは、ＡＴＭネットワークを介して複数のセルとして転送される。各セルには、５バイトのヘッダと、４８バイトのペイロードが含まれている。ＡＴＭセルは、順次転送され、異なるストリームからのセルとインターリーブすることが可能である。各セルのヘッダを解釈して、そのセルがどのストリームを対象としたものかを判定し、それに応じて、セルの経路指定をするのが、ＡＴＭスイッチのジョブである。

　ＡＴＭネットワークを適正にテストするには、ネットワークの高速動作中に、各ＡＴＭストリーム毎に、性能データ（performance data）を収集し、計算することが必要になる。通常の当業者には明らかなように、いくつかのストリームに関する複数の異なる性能データは、ネットワーク・テスト装置が、大量の異なる数を収集し、計算し、記憶することが可能であることを必要とする。重要なことは、全ての性能データが互いに整合性があるのが最適であるという点である。すなわち、あるストリームに関連したデータが、異なるストリ−ムに関連したデータと同じ時点について有効である場合が最良である。これは、記憶されているネットワーク性能データを読み取って、テスト装置で表示する場合に、問題を生じることになる。テストは高速で実施されるので、前に記憶されたデータがメモリから読み取られ、テスト装置のディスプレイに表示される間に、さらなるデータが収集され、計算され、記憶されることになる。データが、同時に記憶され、検索される場合、メモリの始端部分から読み取られるデータは、メモリの終端部分から読み取られるデータとは異なる時点に振り当てられることになる。この場合、あるデータが他のデータと時間的に適正に相関することはない。あるいはまた、メモリからデータを検索している間、データの収集を中断することも可能である。この解決法の場合、ネットワーク・データの一部に損失が生じ、データがネットワークのアクティビティを正確に示さなくなる。

　従って、高速でネットワークのテストを継続している間に、複数ストリームに関するデータの整合性のあるグループ化が得られるようにするネットワーク・テスト装置に対する要求が存在する。

　ネットワークのテスト方法には、ネットワークからのセルを解析するステップと、セルに基づくネットワーク性能データを取得するステップとが含まれている。この方法では、ライブ・メモリ・フラグの状態を評価するステップと、ライブ・メモリ・フラグが肯定値を示している場合には、第１のメモリ素子にネットワーク性能データを記憶するステップと、ライブ・メモリ・フラグが否定値を示している場合には、第２のメモリ素子にネットワーク性能データを記憶するステップが求められる。解析、取得、評価、及び、記憶ステップを繰り返して、高速度でネットワークのテストが実施される。

　本発明のもう１つの態様によれば、ネットワークをテストするための装置には、ネットワーク上のセルを解析するための手段と、セルに基づくネットワーク性能データを取得するための手段とが含まれる。この装置には、ライブ・メモリ・フラグ記憶素子、及び、ライブ・メモリ・フラグ記憶素子の状態を評価するための手段も含まれている。第１のメモリは、ライブ・メモリ・フラグ記憶素子が肯定値を有する場合に、ネットワーク性能データを受信し、第２のメモリは、ライブ・メモリ・フラグ記憶素子が否定値を有する場合に、ネットワーク性能データを受信する。

　本発明の教示によるネットワークのテスト方法のもう１つの態様によるプロセスでは、ネットワークを傍受して、セルを解析する。セルは、統計量の計算の基になる、ネットワーク性能データを生成する。このプロセスでは、ライブ・メモリ・フラグが一定の時間間隔でトグルされる。また、一定時間間隔で、ライブ・メモリ・フラグの状態が評価され、肯定であれば、統計量は、Ａメモリ素子に記憶される。ライブ・メモリ・フラグが否定値を示す場合、統計量は、Ｂメモリ素子に記憶される。このプロセスでは、一定の時間間隔で統計量が検索され、解析、取得、計算、評価、記憶、及び、検索ステップが繰り返される。

　好都合なことには、本発明の教示による方法及び装置によれば、ネットワーク性能データの高速収集、計算、及び、記憶、並びに、所望の時間間隔における整合性のあるネットワーク性能データ・セットの捕捉が可能になる。本明細書に開示の方法及び装置は、ストリーム毎に性能を解析することから恩恵を受けるネットワーク、とりわけ、ＡＴＭ及びＴＣＰネットワークのテストに適している。

　図面のうち、とりわけ、図１を参照すると、代表的なＡＴＭデータ・ネットワークの説明図が示されている。ＡＴＭネットワークは、第１と第２のＡＴＭスイッチ１０２、１０３の間に１つ以上の物理的ケーブル１００、１１０が設けられている。物理的ケーブル１００、１１０は、ＡＴＭデータ・スイッチ１０２、１０３に／から電気または光データ信号を伝送する。従来のＡＴＭネットワークは、一般に、受信用（１００）と送信用（１１０）に、それぞれ、１つずつ、２つの専用ケーブルを備える、全二重システムである。ＡＴＭデータ・スイッチは、ローカル・ネットワークに接続される場合が多い。ＡＴＭスイッチ１０２または１０３は、ＡＴＭネットワークとローカル・ネットワークの間でインターフェイスの働きをする。ＡＴＭデータ・スイッチ１０２または１０３は、発信ローカル・ネットワーク１０４からのデータを、ＡＴＭネットワークによる伝送に備えて、５３バイト・セルにセグメント化する。セルが宛先ＡＴＭスイッチ１０３または１０２に到達すると、ＡＴＭスイッチ１０３または１０２は、回路内における次のＡＴＭスイッチにそのセルを伝送するか、または、宛先ローカル・ネットワーク１０５への提供に備えて、セルを再アセンブルする。実際問題として、一般に、単一ＡＴＭネットワークには、活動状態にあるストリームが、常に、何百も存在する。他のストリームは、非活動状態にあり、結局、時間切れで、無関係になる。従って、ストリームの一部は、時間切れの過程にあるので、いつでも、追跡しなければならないストリームが約１５００〜２０００ほど存在することになる。これに留意して、４０９６のアクティブ・ストリームを上限として追跡可能なテスト装置は、最悪の事態のシナリオに十分に対処することが可能であると仮定する。通常の当業者には明らかなように、ＡＴＭネットワークは、技術の進歩につれて、さらに高速になり、より多くのストリームに適応できるようになるであろう。従って、ネットワーク機能及び処理能力の向上につれて、４０９６を超えるストリームに適応するように、本発明の教示を調整することが可能である。

　ＡＴＭネットワークをテストするため、テスト装置のプローブ１０６が、タップを備えたケーブル１００、１１０、または、１つ以上のＡＴＭスイッチ１０２、１０３によって、その全長に沿った任意のポイントにおいてＡＴＭネットワークに接続される。プローブ１０６は、ＡＴＭネットワークによるデータの伝送を決して妨げることなく、データ・トラフィックを傍受する。好都合なことには、ＡＴＭネットワークは、高速度で、プローブ１０６の存在に合わせて調整しなくても、動作可能である。プローブ１０６は、ＡＴＭネットワークに存在するデータを受信して、処理を施すテスト装置１０７に通じている。

　図面のうち、とりわけ、図２を参照すると、ＡＴＭネットワークに存在する複数セル２００が提示されている。各セル２００には、５３バイトの情報が含まれている。ヘッダ２０１をなす５バイトと、４８バイトのペイロード２０２が含まれている。各セルは、固有の情報ストリームの一部であり、複数セルによって、単一ストリームが構成される。さらに、接続性検証及び警報監視を含む、ＡＴＭネットワーク内におけるさまざまな保守機能を可能にするために用いられる運用及び保守（ＯＡＭ）セルが設けられている。運用及び保守セル（ＯＡＭセル）及び資源管理セル（ＲＭセル）は、５３バイトであるが、データ・セルと異なる構造を備えている。ストリームは、コンピュータのような送信元装置から宛先装置への通信を表わしている。各固有ストリームを構成するＡＴＭセルは、異なる速度で伝送可能である。ストリームを構成するセル２００は、順次送られるが、任意の速度で送ることが可能であり、一般に、異なるストリームからの他のセル並びにＯＡＭ及びＲＭセルとインターリーブされる。ストリームの一部には、他のストリームより高速度でセルを伝送することが可能なものもあり、ネットワーク上におけるインターリーブ・パターンの予測は不可能である。従って、セルをストリームに再アセンブルするためには、ペイロードの適正な処理を施す前に、各セルにおけるヘッダ情報を解析して、解釈することが必要になる。

　図面のうち、とりわけ、図３を参照すると、本発明の教示によるテスト装置１０７は、通信バス３２１を介して、１つ以上の電子プリント回路基板（「ＰＣＢ」）３２２と通じている、パーソナル・コンピュータ３２０またはその同等物のようなプロセッサを具備している。例示の実施態様の場合、プロセッサ３２０とＰＣＢ３２２がシャーシ及び電源を共用している。この説明図には、２つのＰＣＢが示されているが、ＰＣＢの数は、ユーザの要求によって決まり、シャーシの物理的容積によって制限される。代替実施態様では、内部通信バスは、プロセッサ３２０が他のハードウェア構成要素から遠く離れている、外部ＬＡＮとすることが可能である。図面のうち、もう一度図３を参照すると、各プリント回路基板３２２には、ライン・インターフェイス・モジュール（「ＬＩＭ」）３２３及びリンク層プロセッサ（「ＬＬＰ」）３２４が含まれている。ＬＩＭ及びＬＬＰは、内部通信バス３２５を介して通じている。ＰＣＢのそれぞれにおける回路構成は同じであり、従って、ＰＣＢの構造についてのみ、さらなる説明を行うことにする。ＰＣＢ３２２は、２つのチャネルを備えている。第１のチャネル３２６は、入力セル２００を伝送するケーブル１００に接続されており、第２のチャネルは、出力データ３２７を伝送するケーブル１１０に接続されている。特定の実施態様の場合、異なるタイプのＡＴＭネットワークに接続するため、異なるＰＣＢ３２２が設けられている。一例として、光ＡＴＭネットワークに接続されるＰＣＢは、電気ネットワークに接続されるものと異なる構成及び物理的コネクタを備えている。しかし、ＰＣＢに含まれる論理は同じままである。

　図面のうち、とりわけ、図４を参照すると、ＰＣＢ３２２に存在するライン・インターフェイス・モジュール（「ＬＩＭ」）３２３のブロック図が示されている。ＬＩＭには、それぞれ、第１と第２のチャネル３２６、３２７からデータを受信する第１と第２のフィールド・プログラマブル・ゲート・アレイ（「ＦＰＧＡ」）３３０及び３３１が含まれている。ＦＰＧＡは、両方とも、共用ＣＡＭバス３３３を介して、単一連想記憶装置（「ＣＡＭ」）３３２に接続されている。第１のＦＰＧＡ３３０は、専用の第１のＳＲＡＭ３３４及び第１のＳＤＲＡＭ３３５メモリ素子にも接続されている。同様に、第２のＦＰＧＡ３３１は、専用の第２のＳＲＡＭ３３６及び第２のＳＤＲＡＭ３３７メモリ素子に接続されている。第１及び第２のＳＲＡＭメモリ素子３３４、３３６は、それぞれ、幅が１６ビットで、深さが２５６キロ・エントリの、単一の５１２キロバイト部品であるが、論理的に、大域ヘッダ記憶領域、Ａメモリ素子、及び、Ｂメモリ素子に分割される。第１及び第２のＦＰＧＡは、ＦＰＧＡバス３３８を介して通じている。ＦＰＧＡは、マイクロソフト社のウィンドウズ２０００オペレーティング・システム、及び、ＶＨＤＬ言語及びＳｙｎｐｌｉｆｙＰｒｏコンパイラ／シンセサイザ・ソフトウェア・パッケージを含むＳｙｎｐｌｉｃｉｔｙ製のアプリケーションを実行するＰＣを用いた、フロント・エンド・ツールによって符号化される。バック・エンド・ツールには、Ｘｉｌｉｎｘ製のＦｏｕｎｄａｔｉｏｎソフトウェアが含まれている。

ＬＩＭ３２３は、受信方向と送信方向の両方においてＡＴＭネットワークを傍受し、各セル２００のペイロード２０２からヘッダ２０１を解析し、そのセルがどのストリームに属するものかを判定し、特定のストリームが追跡されているか否かを判定し、事象をカウントするか、統計量を計算するか、または、ある特定の時間期間にわたってそのストリームに関する巡回冗長検査（「ＣＲＣ」）結果のような誤り検査結果を求めることによって、ネットワーク性能データを取得し、ＳＲＡＭ３３４または３３６の、２つの論理並列メモリ素子の一方、すなわち、メモリ素子Ａ３０１またはメモリ素子Ｂ３０２にネットワーク性能データを記憶する。ＳＲＡＭ３３４、３３６は、１８ビットのアドレス・バスと、１６ビットのデータ・バスを備えた５１２キロバイト・メモリである。メモリ素子Ａ３０１には、１６進数のアドレス０００００−０ＦＦＦＦによってカバーされるＳＲＡＭ３３４または３３６の１２８キロバイトが含まれている。メモリ素子Ｂ３０２には、１６進数のアドレス１００００−１ＦＦＦＦによってカバーされる１２８キロバイトが含まれている。１６進数アドレス２００００−２０００７には、チャネル・セル・カウンタ毎のＡ及びＢコピーが記憶され、１６進数アドレス２０００８−２０００Ｄには、チャネルＯＡＭ／ＲＭセル・カウンタ毎のＡ及びＢコピーが記憶されている。ＳＲＡＭ３３４、３３６の残りの部分には、ＬＩＭ状況情報、及び、将来の利用に備えて確保された空間を含む、大域構成情報が保持されている。テスト装置１０７のＬＬＰ３２４は、従って、記憶されているネットワーク性能データを周期的に読み取って、処理を施し、最終的には、テスト装置１０７において表示する。収集すべきかなりの量のネットワーク性能データが存在するので、記憶データを保持するＳＲＡＭ３３４、３３６は、十分に大容量であるため、論理メモリ素子３０１及び３０２の一方からの順次読み取りには、有限で、かなりの時間量を要することになる。メモリ素子３０１、３０２全体の読み取りに要する時間は、新しいネットワーク性能データを収集し、必要に応じて計算し、記憶できるような形にすることが可能な時間を超えるので、この時間量はかなりのものである。従って、現タイム・スロットのデータは、前のタイム・スロットからのネットワーク性能データの全てを検索する前に、メモリ素子３０１、３０２の一方に書き込まなければならない。データ検索プロセス中に、前のタイム・スロットに関するネットワーク性能データが上書きされると、検索データは、整合性のある結果を示さなくなる。

　図面のうち図５を参照すると、単一タイム・スロット内の全ての統計量間における整合性を実現するため、独立した、並列エンティティとして描かれた論理Ａ及び論理Ｂメモリ素子３０１、３０２が示されている。Ａ及びＢメモリ素子３０１、３０２は、同じサイズで、並列構造を備えている。特定の実施態様の場合、各メモリ素子のワードは、特定ストリームに関連したネットワーク性能データを含むように割り当てられる。Ａメモリ素子３０１のアドレス０〜１５は、第１のＡデータ・ブロック３０３を構成している。Ｂメモリ素子３０２のアドレス０〜１５は、第１のＢデータ・ブロックを構成している。第１のＡ及びＢデータ・ブロックには、それぞれ、ストリーム＃１に関する、ストリームに固有の構成情報についての２つの３２ビット・ワードと、異なる番号のネットワーク性能データを表わした６つの３２ビット・ワードが含まれている。Ａ及びＢメモリ素子３０１、３０２は、並列エンティティであるため、各メモリ素子３０１、３０２の対応する項目は、ネットワーク性能データの同じ部分を表わした番号を保持している。それぞれの第１及び第２のメモリ素子３０１、３０２のアドレス１６〜３１によって表わされる第２のＡ及びＢデータ・ブロックには、それぞれ、ストリーム＃２に関する、ストリームに固有の情報と、６つの番号のネットワーク性能データが含まれている。それぞれ、Ａ及びＢメモリ素子３０１、３０２のアドレス３２〜４７に相当する、第３のＡ及びＢデータ・ブロックには、それぞれ、ストリーム＃３に関する、ストリームに固有の構成情報と、６つの異なる番号のネットワーク性能データが含まれており、．．．、第ｎのＡ及びＢデータ・ブロックには、ストリーム＃ｎに関する、ストリームに固有の構成情報と、６つの異なるネットワーク性能データが含まれている。各Ａ及びＢデータ・ブロック３０３、３０４は、データ・ブロック３０３、３０４における第１番のネットワーク性能データに関するそれぞれのＡ及びＢメモリ素子のアドレスである、開始アドレス３０６を有している。この特定の例では、ストリーム番号に１６を掛けると、ストリーム番号に関連したストリームについて記憶されたネットワーク性能データの開始アドレス３０６に等しくなるように、パターンが設定されている。通常の当業者であればすぐに分るように、任意の数のネットワーク性能データ項目を記憶することが可能であり、そのパターンが維持されるならば、所望のデータ・ブロックに関するストリーム番号から開始アドレス３０６を得るのは簡単である。

　Ａ及びＢメモリ素子３０１、３０２は、「ライブ」または「ラッチ」状況を実現する。メモリ素子３０１及び３０２の一方が、「ライブ」状況にある場合、メモリ素子３０１及び３０２のもう一方は、「ラッチ」状況にある。ライブ・メモリ状況ビット３０５は、Ａ及びＢメモリ素子３０１、３０２の状況についてシステムに知らせる。ある特定の実施態様の場合、ライブ・メモリ状況ビット３０５は、「１」の値が、Ａメモリ３０１が「ライブ」状況にあることを表わすものと解釈されることを意味する、Ｌｉｖｅ＿ｍｅｍｏｒｙ＿ｉｓ＿Ａビットである。各メモリ素子３０１、３０２は、「ライブ」または「ラッチ」であるが、いつも、互いに異なる状況にある。一定の時間間隔にわたって、全てのネットワーク性能データが収集され、計算される。一定の各時間間隔は、タイム・スロットと称される。テスト中、テスト装置１０７は、ネットワーク・データを収集して、現在のタイム・スロット中に伝送されるセル２００及びストリームに関する統計量を計算する。計算結果は、「ライブ」メモリ素子３０１または３０２に記憶される。現在のタイム・スロットから次のタイム・スロットへの遷移に相当する時点に、メモリ素子３０１及び３０２のどちらであれ、「ライブ」状況にあったほうが、「ラッチ」状況になるように転換される。従って、次のタイム・スロットの結果は、現在のタイム・スロットとは異なるメモリ素子に記憶される。テスト装置１０７のソフトウェア・レベルでは、テスト装置１０７で表示するため、計算されたネットワーク性能データを検索する。ソフトウェアは、ハードウェアと連係して働き、読み取りが実施される時点において「ラッチ」状況にあるメモリ素子３０１または３０２からハードウェアへの読み取りを開始させる。読み取り操作によって、「ラッチ」・メモリ素子３０１または３０２から記憶されているネットワーク性能データの全てを検索している間に、現在のタイム・スロットについて、さらなるネットワーク性能データが収集され、計算されて、「ライブ」・メモリ素子３０２または３０１に記憶される。書き込み及び読み取り操作は、各メモリ素子に関して、互いに排他的である。さらに、書き込み及び読み取り操作は、必ず、逆のメモリ素子で実施される。高速度で動作するネットワークに関するネットワーク性能データを連続して収集し、計算し、記憶し、表示することができるのは、好都合である。

　このシステムの実施態様の１つには、ＬＩＭ３２３のＦＰＧＡ３３０、３３１において実施される３つのプロセスが含まれている。３つのプロセスは、全て、同時に実施される。図面のうち、とりわけ、図６を参照すると、ネットワーク性能データが収集され、ネットワーク上に存在するデータに基づいて計算されるタイム・スロットを設定するための、本発明の教示による第１のプロセスのフローチャートが示されている。タイマがゼロ値にリセットされる（４０１）。ループにおいて、まず、ＡＣＫフラグが評価される（４０２）。ＡＣＫフラグが否定の場合（４０３）、プロセスは、次に、タイマを評価し（４０４）、タイム・スロットが完了か否かを判定する。ある特定の実施態様の場合、タイマしきい値は、１秒に設定される。一方、代替実施態様では、ユーザによるタイム・スロット値のプログラミングを可能にするレジスタを備えることが可能である。まだ時限に達していなければ（４０５）、タイマはインクリメントされ（４０６）、ループが、ＡＣＫフラグの評価ステップ４０２から繰り返される。タイマは、システム・クロックに従ってインクリメント（４０６）され、従って、プロセスの全ステップが、単一システム・クロック・サイクル内において実施される。ＡＣＫフラグが肯定の場合（４０７）、ＲＥＱビットがゼロ値にリセットされ（４０８）、次に、プロセス内において、タイマを評価して（４０４）、タイム・スロットが完了か否かを判定するステップが続行される。タイム・スロットが完了の場合（４０９）、ＲＥＱビットがセットされ（４１０）、プロセスにおいて、タイマ４０１をリセットするステップが続行される（４１１）。図６に例示のプロセスの特定実施態様は、ハードウェアで実施され、例示の各アクション・ボックス、すなわち、４０１、４０６、４０８、及び、４１０において、記述のアクションが単一クロック・サイクル内に実行され、同時に、判定菱形記号、すなわち、４０２及び４０４が即座に行われる。通常の当業者には明らかなように、図面のうち図６に例示のプロセスは、タイマをインクリメントし、タイム・スロットを測定する機能を実施する。

　図面のうち、とりわけ、図７を参照すると、図面のうち図６に例示のプロセスにおいて測定される各タイム・スロットが完了すると、ネットワーク性能データがＡまたはＢメモリ素子３０１または３０２に記憶される、本発明の教示による第２のプロセスが示されている。このプロセスには、肯定ＲＥＱビットによって、または、メモリ素子３０１、３０２の一方に記憶する、ネットワーク性能データが得られる場合に、トリガされる（５０１）ループが含まれている。ＲＥＱビットが肯定の場合（５０５）、これによって、タイム・スロットの完了が知らされ、その時点で、プロセッサは、ライブ・メモリ状況ビット３０５の値をトグルし（５０６）、ＡＣＫビットを肯定にセットする（５０６）。ライブ・メモリ状況ビット３０５をトグルし、ＡＣＫビットをセットするプロセスは、単一クロック・サイクルで行われる。このプロセスでは、さらに、次のクロック・サイクルにおいて、続行前に、ＡＣＫビットをリセットする（５０７）。ＲＥＱビットが否定の場合（５０２）、ライブ・メモリ状況ビット３０５に関するアクションは実施されない。ネットワーク・データがまだ得られない場合（５０４）、ループは、ＲＥＱビットを評価するステップ（５０１）から反復される。記憶するデータが得られると（５０８）、このプロセスは、ループから離れる。このプロセスでは、まず、評価を受けるストリームに関連したＡ及びＢメモリ素子３０１、３０２におけるデータ・ブロック３０３、３０４の開始アドレス３０６が求められる（５０９）。ある特定の実施態様の場合、連想メモリ（「ＣＡＭ」）素子を用いて、開始アドレス３０６が求められる。このシステムでは、セルを解析すると、そのセルのストリーム識別番号が得られる。ストリーム識別番号は、ＣＡＭに提示され、ＣＡＭは、その識別番号を含むアドレスを戻す。ＣＡＭのアドレスに１６を掛けると、または、ハードウェア実施例の場合、４ビットのレジスタ・シフトによって、開始アドレス３０６が得られる。ネットワーク性能データ、及び、現在評価を受けているセル及びストリームに関する関連統計量が、開始アドレス３０６から始まるＡまたはＢメモリ素子３０１、３０２に、一度に１つの数ずつ記憶される。ある特定の実施態様の場合、このプロセスにおいて、直列プロセスによる全データの記憶が試みられる。次に、ライブ・メモリ・フラグ３０５を評価して（５１２）、どちらのメモリ素子３０１、３０２がネットワーク性能データを受信することになるかが判定される。ライブ・メモリ・フラグ３０５が肯定の場合（５１３）、このプロセスでは、次に、ネットワーク性能データを検査して、適合するデータ・ブロックに記憶する一連のステップが実行される。すなわち、このプロセスでは、第１のデータの記憶準備が整っているかを確認し、整っている場合には、開始アドレス３０６によって指定されるＡメモリ素子３０１の記憶場所に、第１のデータが記憶される（５１４）。第１のデータの準備がまだ整っていない場合には、記憶ステップがスキップされる。図面のうち、とりわけ、図８を参照すると、図７と８のフローチャートがいかにつながるかを示す連続バブルＡ、Ｂ、及び、Ｃを備えた、図７のフローチャートの続きが示されている。このプロセスでは、次に、第２のデータの記憶準備が整っているかを確認し、整っている場合には（５１６）、データ・ブロックにおける、開始アドレス３０６に後続する次のアドレスに、第２のデータが記憶される。従って、１つ以上のデータの記憶準備が整っていない場合には、記憶ステップは実施されないが、記憶のためのアドレスをインクリメントするステップは実施される。データの記憶準備が整っているか否かを確認して、整っていれば、それを記憶し、整っていなければ、記憶せずに、次の記憶アドレスへとインクリメントするプロセスは、評価を受けるセル及びストリームに関する全てのネットワーク性能データが記憶されるまで続行される。ライブ・メモリ・フラグが否定の場合（５１７）、このプロセスでは、次に、第１のデータの記憶準備が整っているか否かを確認し（５１８）、整っていれば（５１９）、Ｂメモリ素子３０２の開始アドレス３０６にデータが記憶される（５２０）。このプロセスは、得られるネットワーク性能データの全てが記憶されるまで、Ａメモリ素子に関連して解説のものと同様に、直列プロセスで続行される。記憶プロセスが完了すると、プロセスは、ＲＥＱビットを評価するステップ５０１から始まる待機ループに戻る（５２１）。

　図面のうち、とりわけ、図９を参照すると、ＡまたはＢメモリ素子３０１、３０２からのデータ検索が要求されるまで（６０１）ループ内で待機する、本発明の教示による第３のプロセスが示されている。要求がなされると（６０２）、このプロセスでは、次に、ライブ・メモリ・フラグ３０５の値が評価される（６０３）。ライブ・メモリ・フラグ３０５が否定の場合（６０４）、Ｂメモリ３０２は「ライブ」状況にあり、Ａメモリ３０１は、「ラッチ」状況にある。従って、要求されたデータは、Ａメモリ３０１から検索され（６０５）、データが検索されるＡメモリ３０１の記憶場所は、０値にリセットされる（６０５）。ライブ・メモリ・フラグが肯定の場合（６０６）、Ａメモリ３０１は「ライブ」状況にあり、Ｂメモリ３０２は、「ラッチ」状況にある。従って、要求されたデータは、Ｂメモリ３０２から検索され（６０７）、ネットワーク性能データが検索されるＢメモリ３０２の記憶場所は、０値にリセットされる（６０７）。適切な検索及びリセット・ステップが済むと、プロセスは、別のデータ要求が出されるまで、待機モードに戻る。

　図面のうち、とりわけ、図１０を参照すると、図面のうち図６〜９に示すプロセスと連係して機能するプロセスのフローチャートが示されている。ある特定の実施態様の場合、図１０のプロセスは、ソフトウェアで実施され、ＡまたはＢメモリ素子３０１、３０２からデータを検索し、ユーザに表示する機能を実施する。すなわち、このプロセスは、「．０」時間についてマスタ・クロックを評価する、待機ループから開始される（７０１）。「．０」時間は、マスタ・クロックが整数の経過秒数を示す時点である。次の「．０」時間において、プロセスは、待機ループを出て（７０２）、２つの異なるハードウェア・レジスタに検索開始アドレス７０４及び量要求７０５をロードする（７０３）。ハードウェアは、データ転送時に「ラッチ」状況にあるメモリ素子３０１または３０２の開始アドレス、及び、転送されることになるある量のデータ・バイトを含んでいるレジスタを認識する。次に、このプロセスでは、ハードウェアに信号を送って、ＡまたはＢメモリ素子３０１、３０２からステージング・メモリ素子にデータを転送させる（７０６）。このプロセスは、要求された前記量のデータ・バイトが、全て、転送されるまで待機する（７０７）。ステージング・メモリ素子は、ソフトウェア・プロセスによって直接アクセス可能なメモリ素子である。ハードウェアによって、転送の完了が知らされると、プロセスは、待機ループ７０７を出て（７０８）、ステージング・メモリからデータが検索される（７０９）。検索プロセスが完了すると、プロセスは、マスタ・クロックの次の「．０」時間まで、待機ループ７０１に戻る。

　ある特定の実施態様の場合、データは、ＡまたはＢメモリ素子３０１、３０２から毎秒検索される。ある特定の実施態様の場合、Ａ及びＢメモリ素子３０１、３０２の状況をトグルする時間間隔、及び、記憶されているネットワーク性能データを検索する時間間隔は、同じである。代替実施態様では、ハードウェア・レジスタが、オーバフローしないように、十分に大容量であれば、データの検索は、データの記憶よりも頻度が少なくてよい。ハードウェア及びソフトウェアによるプロセスが互いに連係して有効に機能するように、テスト・プロセスの開始時に、一度、同期がとられる。図面のうち、とりわけ、図１１を参照すると、ある特定の実施態様において実施される、ソフトウェアがハードウェアと連絡を取り合う、同期プロセスが示されている。このシステムには、１００ｍｓｅｃ毎にパルスを生じるマスタ・クロックが含まれている。この同期プロセスは、ユーザがテスタのＳＴＡＲＴボタンを押す毎に１回実行される。このプロセスでは、ＳＴＡＲＴボタンの起動直後、まず、マスタ・クロックの次のパルスを待つことになる（８０１）。パルスが生じると、ソフトウェア・プロセスによって、同期コマンドがレジスタに書き込まれる。同期コマンドが適正なレジスタに書き込まれると、ハードウェア・プロセスによって、コマンドはすぐに実行される（８０３）。その時点で、ハードウェア・プロセスとソフトウェア・プロセスは、両方とも、マスタ・クロックの次のパルスを待つことになる（８０４）。マスタ・クロックの次のパルスが生じると（８０５）、ソフトウェア・プロセス及びハードウェア・プロセスは、マークまたはＴ₀時間として、そのパルスを識別する。ハードウェア・プロセスとソフトウェア・プロセスは、両方とも、マスタ・クロックのパルスに対して動作するので、同期のとれた状態のままである。

　本発明の実施態様は、本明細書において例証のために解説されており、例示を意図したものであって、本教示の効用によって、通常の当業者であれば思いつくであろう可能性のある全ての実施態様を排除しようとするものではない。すなわち、タイム・スロットは、本明細書において開示の１秒ではない、他の時間単位として定義することが可能である。この教示は、ＡＴＭだけではなく、連続した、リアル・タイムのデータ収集が効果的な任意のデータ・ネットワークに適用することが可能である。すなわち、本発明の教示は、通常の当業者が伝送制御プロトコル（「ＴＣＰ」）に適用することが可能である。ＴＣＰ実施態様の場合、「セル」は、業界において「パケット」と呼ばれる。この方法は、ハードウェアとソフトウェアの異なる組合せで実施可能である。ある特定の実施態様では、ＣＡＭ及びＡ及びＢメモリ素子は、ＦＰＧＡの一部ではない。ＦＰＧＡが、より高速になり、より大型になり、よりコスト有効性を増すにつれて、ＣＡＭ及びＡ及びＢメモリが、ＦＰＧＡの一部になるか、または、ＬＩＭの論理及びメモリ素子の全てが、同じ機能を実施する異なる技術で実施されるのが有利になる可能性がある。ある特定の実施態様の場合、Ａ及びＢメモリ素子は、同じメモリの論理部分である。あるいはまた、それらは、２つの別個のメモリ・チップとすることも可能である。

ＡＴＭデータ・ネットワークの説明図である。ＡＴＭネットワーク・データ・ストリームの概念説明図である。本発明の教示によるテスト装置の実施態様の１つに関するブロック図である。本発明の教示によるテスト装置のライン・インターフェイス・モジュール部分に関するブロック図である。ネットワーク統計量を記憶するための第１と第２のメモリ素子間における関係の概念説明図である。本発明の教示によるデータ記憶プロセスの実施態様に関するフローチャートである。本発明の教示によるデータ記憶プロセスの実施態様に関するフローチャートである。本発明の教示によるデータ記憶プロセスの実施態様に関するフローチャートである。本発明の教示によるデータ記憶プロセスの実施態様に関するフローチャートである。本発明の教示によるデータ検索プロセスの実施態様に関するフローチャートである。本発明の教示によるシステムにおいて用いられる同期プロセスの実施態様に関するフローチャートである。

符号の説明

２００：セル
３０１：Ａメモリ素子
３０２：Ｂメモリ素子
３０５：ライブ・メモリ・フラグ
３３０：フィールド・プログラマブル・ゲート・アレイ
３３１：フィールド・プログラマブル・ゲート・アレイ

Claims

　ネットワークからセルを解析するステップと、
　前記セルに基づいてネットワーク性能データを取得するステップと、
　一定の時間間隔でライブ・メモリ・フラグをトグルするステップと、
　前記ライブ・メモリ・フラグの状態を評価するステップと、
　前記ライブ・メモリ・フラグが肯定値を示している場合、前記一定の時間間隔で、Ａメモリ素子に前記ネットワーク性能データを記憶するステップと、
　前記ライブ・メモリ・フラグが否定値を示している場合、前記一定の時間間隔で、Ｂメモリ素子に前記ネットワーク性能データを記憶するステップと、
　前記解析、取得、評価、及び、記憶ステップを繰り返すステップと、
を含む、ネットワークのテスト方法。
　前記ネットワーク性能データを取得するステップが、前記ネットワーク性能データに基づいて統計量を計算するステップをさらに含む、請求項１に記載の方法。
　前記セルが非同期転送モード・セルである、請求項１に記載の方法。
　前記セルが伝送制御プロトコル・パケットである、請求項１に記載の方法。
　前記ライブ・メモリ・フラグが否定値を示している場合、前記Ａメモリから読み取るステップと、前記ライブ・メモリ・フラグが肯定値を示している場合、前記Ｂメモリから読み取るステップと、をさらに含む、請求項１に記載の方法。
　前記ネットワーク性能データが前記ＡまたはＢメモリ素子から利用可能な時点がタイマによって示される、請求項５に記載の方法。
　フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）によってハードウェアで実施される、請求項１に記載の方法。
　前記一定の時間間隔がプログラム可能である、請求項１に記載の方法。