CN106788399A - 一种窗口时间可配置的多路符合计数器的实现方法 - Google Patents

一种窗口时间可配置的多路符合计数器的实现方法 Download PDF

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Abstract

本发明公开了一种窗口时间可配置的多路符合计数器的实现方法，A1，多通路的输入信号通过脉冲整形和窗口时间单元内的预整形器整形为方波信号，将方波信号分别输入至脉冲整形单元及窗口时间单元；脉冲整形单元及窗口时间单元经过逻辑处理分别输出整形脉冲信号及脉宽可调的窗口时间信号；A2，整形脉冲信号以及所述窗口时间信号经过符合计数单元输出符合计数信号；A3，整形脉冲信号与符合计数信号进入计数单元进行计数。本发明通过译码器可以准确地对窗口时间大小进行动态配置，可以准确的控制窗口时间的大小，输出窗口时间精度高。

Description

一种窗口时间可配置的多路符合计数器的实现方法
技术领域
本发明涉及符合测量计数领域，尤其涉及一种符合计数器的实现方法。
背景技术
符合技术是利用电子学的方法在不同探测器的输出脉冲中把有时间关联的事件选择出来。举例来说若单个粒子被两个或者多个Geiger计数器探测到，则认为这些探测到的脉冲在时间上是同时发生的；利用这种现象，德国科学家博思发明了“符合方法”，并且设计了符合电路。符合计数器的发明为核物理、宇宙射线和超声波方面的研究提供了有效工具。近年来，量子信息作为一门新兴交叉学科迅猛发展，符合计数器被广泛应用在量子光学实验中。
符合计数器的主要作用是对一定时间内发生的事件脉冲进行符合判决并统计。简单的符合计数器可由分立元件晶体管、乘法器、与门等电路实现，但是当通道较多、精度要求较高时，该设计由于电路复杂、额外的传输延时，很难满足精度要求。随着微电子技术的发展，复杂可编程逻辑器件(CPLD)和现场可编程门阵列(FPGA)等高性能可编程逻辑器件的出现，多路符合计数器有了新的设计方法。其中FPGA拥有丰富的逻辑和布局布线资源，可以根据需求随意设计内部逻辑和布线，满足多通道符合测量系统的要求，提高了符合计数器的精度，节约符合计数器设计的成本。
现有技术如公开号为CN103364819A的中国专利所公开的一种基于FPGA的高精度符合计数器实现方法，其特征在于：所述方法是通过脉冲成形，缩短了光电探测器输出的脉冲宽度；所述方法中的整个符合计数器都可集成在FPGA的硬件平台上；所述方法可对测量通道进行选择，通过模块扩展能够获得多个不同通道的符合测量结果；所述方法中的高精度符合计数器主要包括三个功能模块，分别是脉冲成形模块、逻辑处理模块和RS232串口通信模块。但是发明人在利用该方法进行实际实验中发现，该方法仅仅是将宽的脉冲信号缩短以减小干扰来提升精度，但是脉冲的宽度是一个相对概念，如果没有其他的有效的处理模块进行配合在某一定条件下该方法的受干扰性仍然达不到发明人实际的需求。
发明内容
针对现有技术的不足之处本发明提供一种窗口时间可配置的多路符合计数器的实现方法，本发明方法通过译码器准确地动态配置窗口时间大小，并将输入信号经过脉冲整形和窗口时间单元，整形成脉宽一致的脉冲信号，同时将窗口时间截取的信号放大成脉宽一致的单稳态信号，最后使用等精度测频法进行脉冲计数以此有效提高了计数精度。
本发明的技术方案是提供一种窗口时间可配置的多路符合计数器的实现方法，所述的方法是将多通路的输入信号输入至FPGA中，并在FPGA内部完成符合计数过程，包括以下步骤，
A1，所述多通路的输入信号通过脉冲整形和窗口时间单元内的预整形器整形为方波信号，将方波信号分别输入至脉冲整形单元及窗口时间单元；
将输入脉冲整形单元的方波信号经由多条互相独立且内部延迟单元数量可控的第一延迟链进行延迟，并在所述第一延迟链的最后一级由第一多路译码器选择开通一个所述第一延迟链的通道输出延迟的方波信号，其余所述第一延迟链关闭，所有输入脉冲整形单元的方波信号经过逻辑处理形成整形脉冲信号；
将输入窗口时间单元的方波信号经由多条互相独立且内部延迟单元数量可控的第二延迟链进行延迟，并在所述第二延迟链的最后一级由第二多路译码器选择开通一个所述第二延迟链的通道输出延迟的方波信号，其余所述第二延迟链关闭，所有输入窗口时间单元的方波信号经过逻辑处理形成窗口时间信号；通过配置第二多路译码器的输入,从而调整窗口时间信号的脉宽；
A2，所述整形脉冲信号以及所述窗口时间信号经过符合计数单元输出符合计数信号；
A3，所述整形脉冲信号与所述符合计数信号进入计数单元进行计数。
作为本发明的优选，多条互相独立且内部延迟单元数量可控的第一延迟链及第二延迟链均为并联结构。
本发明可以设置第一延迟链及第二延迟链的大小；由多路译码器稳定的选择开通和关闭的延迟链，延迟时间精确。
作为本发明的优选，A1中的所述的预整形器为T触发器，所述多通路的输入信号由T触发器进行初步整形成分频的方波信号。在脉冲整形和窗口时间单元，首先使用T触发器对信号进行初步整形成分频的方波信号，将多通路的输入信号变宽，有利于后续的逻辑处理。经过T触发的信号，再次经过一系列逻辑处理，整形成脉宽较窄的信号，利于后续的窗口时间处理。
作为本发明的优选，所述输入脉冲整形单元的方波信号经过逻辑处理形成整形脉冲信号，所述的逻辑处理的方法为将输入脉冲整形单元的方波信号经过逻辑与门到达逻辑异或门，同时将经过所述第一延迟链延迟的方波信号通过逻辑与门到达逻辑异或门，所述逻辑异或门输出所述整形脉冲信号。
作为本发明的优选，所述输入窗口时间单元的方波信号经过逻辑处理形成窗口时间信号，所述的逻辑处理的方法为将输入窗口时间单元的方波信号经过逻辑与门到达逻辑异或门，同时将经过所述第二延迟链延迟的方波信号通过逻辑与门到达逻辑异或门，所述逻辑异或门输出可调的窗口时间信号。
作为本发明的优选，A1中所述第一多路译码器通过三态缓冲器实现对所述第一延迟链的输出通道进行选择开通或者关闭；所述第二多路译码器通过三态缓冲器实现对所述第二延迟链的输出通道进行选择开通或者关闭,关闭的通道为高阻态。
作为本发明的优选，A2中形成所述符合计数信号的方法包括以下步骤，
B1，将所述整形脉冲信号以及所述窗口时间信号分别通过由逻辑与门构成的第三延迟链进行延迟；
B2，通过逻辑与门，所述窗口时间信号筛除不符合的脉冲信号，并输出符合的脉冲信号；
B3，将所述符合的脉冲信号通过行为级数字单稳态电路，产生稳定脉宽的可调信号；
B4，将所述可调信号通过由数据选择器选择的符合计数的通路；
B5，将所述数据选择器输出的信号通过逻辑与门生成所述符合计数信号。
作为本发明的优选，所述第三延迟链通过调整逻辑与门的数量以保证所有所述整形脉冲信号所通过的延迟路径相等。通过等长的延迟路径，有利于窗口时间处理。
作为本发明的优选，所述的计数单元包括计数器和锁存器；
所述的计数器用于对所述整形脉冲信号以及所述符合计数信号进行计数；
所述锁存器用于对所述计数器的计数进行锁存。
作为本发明的优选，所述的计数器采用等精度测频法对所述整形脉冲信号以及所述符合计数信号进行计数。采用等精度测频法对计数脉冲进行处理，其精度不受被测信号频率变化的影响，消除了被测信号计数产生的误差。
作为本发明的优选，所述的多通路的输入信号经由FPGA的全局时钟网络到达所述脉冲整形和窗口时间单元。由于全局时钟网络有专用的时钟缓冲和驱动，具有最小偏移和最大扇出能力；多通路的输入信号走全局时钟网络时，到达脉冲整形和窗口时间单元时延时最小。
本发明具有以下有益效果：
1、本发明通过译码器可以准确地对窗口时间大小进行动态配置，可以准确的控制窗口时间的大小，输出窗口时间精度高。
2、所有输入信号经过脉冲整形和窗口时间单元，整形成脉宽一致的脉冲，利于后续逻辑处理。
3、在符合计数脉冲产生单元，使用行为级单稳态数字电路，能够将窗口时间截取的信号放大成脉宽一致的单稳态信号，利于后续逻辑处理。
4、使用等精度测频法进行脉冲计数，精度不受输入影响，稳定性更高。
附图说明
图1为本发明的逻辑设计框图；
图2为本发明的脉冲整形和窗口时间单元的电路图；
图3为本发明的第一延迟链的电路图；
图4(1)～图4(2)为本发明的整形脉冲信号产生的实施例；
图5(1)～图5(4)为本发明的窗口时间信号产生的实施例；
图6为本发明的符合计数单元的电路图；
图7为本发明的符合计数信号的波形图；
图8为等精度测频法的波形示意图；
图9为本发明实测符合计数脉冲波形示意图；
图中，CCU pulse-符合计数脉冲、CW-窗口时间信号、Reshaped signal-整形脉冲信号、MUX-数据选择器。
具体实施方式
以下结合附图对本发明作进一步详细说明。
本发明采用FPGA作为硬件平台，本发明将多通路的输入信号输入至FPGA中，并在FPGA内部完成符合计数过程。
如图1所示，多通路的信号S1、S2、S3、、、Sn通过FPGA的IO引脚通过FPGA的全局时钟走线，进入到脉冲整形和窗口时间单元，生成脉冲整形信号和窗口时间信号；生成后的脉冲整形信号和窗口时间信号进入到符合计数信号产生单元，产生符合计数信号；最终整形后的脉冲整形信号和符合计数信号到达计数单元进行计数。
全局时钟走线(Clock Tree and Nets)：S1、S2、S3、、、Sn，通过专用全局时钟输入引脚(Global Clock Inputs)，进入到FPGA全局时钟网络，通过专用时钟走线架构，到达脉冲整形单元。
由于全局时钟网络有专用的时钟缓冲和驱动，具有最小偏移和最大扇出能力；S1、S2、S3、、、Sn等通道的信号走全局时钟网络时，到达脉冲整形单元时延时最小，如果不走全局时钟网络，多通路信号在布局布线后，经过过多的开关矩阵，很难保证延迟一致。
除全局时钟网络外，也可采用内部延迟线。
如图2所示，为脉冲整形和窗口时间单元(Pulse Reshaping):该部分主要是对输入的计数信号进行整形。
信号整形有两个目的：第一，是产生符合脉冲整形信号；第二，是产生窗口时间信号(Coincidence time Window)。
如图2所示，信号Sn通过全局时钟网络后经过T触发器，进行初步整形，分频处理；生成方波信号；方波信号进入脉冲整形单元，在经过一系列数量等差数列的延迟链(delayline)，在最后一级由多路译码器选择一路延迟链通路的开关开通，其余关断，关断后为高阻，开关是三态BUF。
如图2及图3所示，其中延迟链是由0～n个逻辑门BUF组成。延迟链1～到延迟链n之间相互独立且为并联结构。该并联结构可以让两两相邻的延时链做到精确的等差延时。
如图4(1)～图4(2)所示，以下列举整形脉冲信号产生的具体实施例：
若延迟链3的延迟时间，可以将译码器AN、...、A2、A1、A0设置为0...010，那么进入到后一级的n输入逻辑与门的信号如图4(1)所示。
延迟后的信号经过多输入逻辑与门到达逻辑XOR门，而方波信号2亦经过逻辑与门，从而消除延长链信号经过逻辑与门的影响并到达逻辑XOR门。如图4(2)所示。
如图2所示，信号Sn通过全局时钟网络后经过T触发器，进行初步整形，分频处理；生成方波信号，方波信号进入窗口时间单元，在经过一系列数量等差数列的延迟链(delayline)，在最后一级由多路译码器选择一路延迟链通路的开关开通，其余关断，关断后为高阻，开关是三态BUF。
如图5(1)～图(4)所示，以下列举窗口时间信号产生的具体实施例：
若延迟链3的延迟时间，可以将译码器AN、...、A2、A1、A0设置为0...010，那么进入到后一级的n输入逻辑与门的信号如图5(1)所示。接着通过动态调整AN、...、A2、A1、A0为0...11，开启延迟链4，那么延迟和后一级的逻辑与输出如图5(2)所示。
延迟后的信号经过多输入逻辑与门到达逻辑XOR门，而方波信号2亦经过逻辑与门到达逻辑XOR门。如图5(3)及图5(4)为延迟不同的窗口时间信号CW的形成。
图6为符合计数信号产生单元(coincidence counting unit)，该单元主要是检测多通道信号的同步性，如果同步则产生脉冲计数信号。
如图6所示，在窗口时间CW(Coincidence time Window)内，如果S1、S2、S3、、、Sn的整形信号都出现，则认为符合计数，产生符合计数信号。
窗口时间信号和脉冲整形信号在窗口时间作逻辑时，需要通过等长的延迟路径；如图5所示，通过调整延迟链长度，即调整逻辑与门的数量，保持布局布线后的路径延迟一致，再将窗口时间信号和每一路Reshaped signal(脉冲整形信号)分别通过逻辑与门，筛除不符合的脉冲信号，不符合的脉冲信号为不在窗口时间时间内的信号，符合的脉冲信号通过行为级数字单稳态电路，产生暂稳态信号，以便被后续逻辑处理。
通过设置数字单稳态电路后一级的MUX，选择所需符合计数的通路；并且将选择的通路通过逻辑与门，生成符合计数信号(CCU pulse)。
数字单稳态电路的暂态时间是系统时钟CLK的整数倍，可以设置。暂态时间必须小于CW脉冲周期。CCU pulse产生波形图如图7所示。
计数单元包括计数器和锁存器，计数器主要是计数经过处理后整形脉冲信号以及符合计数脉冲的信号。由于采用等精度测频法对处理后的信号进行计数，实际门控信号是被测信号的周期的整数倍，其精度不受被测信号频率变化的影响，消除了被测信号计数的产生的误差。
等精度测频原理波形图如图8所示，每一路计数模块有三个计数器。第一计数器计数从0开始时设置预置闸门上升沿；计数到标准时钟周期数Np时，设置下降沿，获得预置闸门Tp。第二个和第三计数器分别对标准时钟和被测信号同时计数。在闸门开启信号(预置闸门上升沿)时，计数器并不开始计数，而是等到被测信号的上升沿到来时，第二个计数器和第三个计数器才真正开始计数(上升沿计数)。然后当预置闸门关闭信号(下降沿)到时，第二和第三计数器并非立即停止计数功能，而是等到被测信号的上升沿来时才停止计数，并且将计数器的数字进行锁存，完成测量。
在计数过程中，实际闸门时间Tx和预置闸门时间Tp并不严格相等，相差不超过被测信号的一个时钟周期。在实际闸门时间Tx内，计数器对被测信号的计数为Nx，对应标准信号的计数为Ns。已知标准信号的频率为fs，则被测信号的频率fx的计数公式为由于实际闸门的开启和关闭的时间都是在被测信号的上升沿，所以对被测信号的计数Nx理论上无误差，但是对标准时钟的计数Ns最多相差一个时钟周期。由于被测信号频率准确值是则相对误差的计算公式：
那么相对误差仅由标准时钟周期和闸门设置的时间长度决定。标准时钟周期越小，预设闸门时间越长，则相对误差越小。
上面所述的实施例仅是对本发明的优选实施方式进行描述，并非对本发明的构思和范围进行限定。在不脱离本发明设计构思的前提下，本领域普通人员对本发明的技术方案做出的各种变型和改进，均应落入到本发明的保护范围，本发明请求保护的技术内容，已经全部记载在权利要求书中。

Claims (10)

1.一种窗口时间可配置的多路符合计数器的实现方法，所述的方法是将多通路的输入信号输入至FPGA中，并在FPGA内部完成符合计数过程，其特征在于：包括以下步骤，
A1，所述多通路的输入信号通过脉冲整形和窗口时间单元内的预整形器整形为方波信号，将方波信号分别输入至脉冲整形单元及窗口时间单元；
将输入脉冲整形单元的方波信号经由多条互相独立且内部延迟单元数量可控的第一延迟链进行延迟，并在所述第一延迟链的最后一级由第一多路译码器选择开通一个所述第一延迟链的通道输出延迟的方波信号，其余所述第一延迟链关闭，所有输入脉冲整形单元的方波信号经过逻辑处理形成整形脉冲信号；
将输入窗口时间单元的方波信号经由多条互相独立且内部延迟单元数量可控的第二延迟链进行延迟，并在所述第二延迟链的最后一级由第二多路译码器选择开通一个所述第二延迟链的通道输出延迟的方波信号，其余所述第二延迟链关闭，所有输入窗口时间单元的方波信号经过逻辑处理形成脉宽可调的窗口时间信号；其中，通过配置第二多路译码器的输入，从而调整窗口时间信号的脉宽；
A2，所述整形脉冲信号以及所述窗口时间信号经过符合计数单元输出符合计数信号；
A3，所述整形脉冲信号与所述符合计数信号进入计数单元进行计数。
2.根据权利要求1所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：A1中的所述的预整形器为T触发器，所述多通路的输入信号由T触发器进行初步整形成分频的方波信号。
3.根据权利要求1所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：所述的逻辑处理的方法为将输入脉冲整形单元的方波信号经过逻辑与门到达逻辑异或门，同时将经过所述第一延迟链延迟的方波信号通过逻辑与门到达逻辑异或门，所述逻辑异或门输出所述整形脉冲信号。
4.根据权利要求1所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：所述的逻辑处理的方法为将输入窗口时间单元的方波信号经过逻辑与门到达逻辑异或门，同时将经过所述第二延迟链延迟的方波信号通过逻辑与门到达逻辑异或门，所述逻辑异或门输出可调的窗口时间信号。
5.根据权利要求1所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：A1中所述第一多路译码器通过三态缓冲器实现对所述第一延迟链的输出通道进行选择开通或者关闭；所述第二多路译码器通过三态缓冲器实现对所述第一延迟链的输出通道进行选择开通或者关闭。
6.根据权利要求1所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：A2中形成所述符合计数信号的方法包括以下步骤，
B1，将所述整形脉冲信号以及所述窗口时间信号分别通过由逻辑与门构成的第三延迟链进行延迟；
B2，通过逻辑与门，所述窗口时间信号筛除不符合的脉冲信号，并输出符合的脉冲信号；
B3，将所述符合的脉冲信号通过行为级数字单稳态电路，产生稳定脉宽的可调信号；
B4，将所述可调信号通过由数据选择器选择的符合计数的通路；
B5，将所述数据选择器输出的信号通过逻辑与门生成所述符合计数信号。
7.根据权利要求6所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：所述第三延迟链通过调整逻辑与门的数量以保证所有所述整形脉冲信号所通过的延迟路径相等。
8.根据权利要求1所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：所述的计数单元包括计数器和锁存器；
所述的计数器用于对所述整形脉冲信号以及所述符合计数信号进行计数；
所述锁存器用于对所述计数器的计数进行锁存。
9.根据权利要求7所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：所述的计数器采用等精度测频法对所述整形脉冲信号以及所述符合计数信号进行计数。
10.根据权利要求1所述的一种窗口时间可配置的多路符合计数器的实现方法，其特征在于：所述的多通路的输入信号经由FPGA的全局时钟网络到达所述脉冲整形和窗口时间单元。
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