CN103632635A - 功率管分组混合驱动电路 - Google Patents

Abstract

本发明涉功率管分组混合驱动电路。本发明针对现有技术中无法在保持匹配精度不受影响的前提下提高功率管栅驱动能力和抗干扰能力的缺点，提供功率管分组混合驱动电路，包括电源输入端、参考电流产生单元、恒流调节单元、缓冲单元及恒流输出单元，所述参考电流产生单元与恒流调节单元连接，恒流调节单元分别与包括电源输入端及缓冲单元连接，缓冲单元与恒流输出单元连接。本发明通过使用多路电压缓冲器驱动多通道大功率MOS管，使各大功率MOS管栅驱动电压受输出电流的开关动作的干扰程度大大减弱，在进行开关操作时，各通道功率MOS管栅电压的耦合跳变可以更快速恢复到稳定状态，从而减小功率管输出电流的快速跳变并达到稳定。适用于LED显示系统中的驱动电路。

Description

功率管分组混合驱动电路

技术领域

本发明涉及功率管分组混合驱动电路，特别涉及一种应用于LED显示系统中的驱动电路。

背景技术

随着经济的飞速发展，现代生活中信息平面显示的需求变得急剧扩大。它已广泛地应用于电信、邮政、金融、交通和体育场馆等各个行业及政府工作部门。LED显示屏的应用离不开它所需要的驱动控制电路，通过驱动电路来获得良好而平稳的电流，使LED显示更加均匀，满足各种场合的应用要求，与此同时人们对LED显示屏的显示品质也提出了更高的要求，这就要求LED驱动电路的性能获得更高水平的提高。

目前市场主流LED屏显示驱动芯片都采用8通道或16通道恒流输出架构。由于每通道需要获得足够的电流输出能力和较低的漏、源电压消耗，各通道需要足够数量的功率MOS管，从而需要很强的功率管栅驱动电压。又由于多通道输出，再加上级联应用条件，各LED点阵行和列的电流一致性将会显著影响屏的显示效果。为了获得较好的电流一致性特性，现有的多通道LED驱动电路一般采用多个相同单元的恒流源装置结合版图匹配的结构设计来提升多通道输出电流间的匹配精度，然而却没有可靠有效的方法使得在保持匹配精度不受影响的前提下提高功率管栅驱动能力和抗干扰能力。

发明内容

本发明所要解决的技术问题，就是针对现有技术中无法在保持匹配精度不受影响的前提下提高功率管栅驱动能力和抗干扰能力的缺点，提供功率管分组混合驱动电路，通过使用多路电压缓冲器驱动多通道大功率MOS管，使各大功率MOS管栅驱动电压受输出电流的开关动作的干扰程度大大减弱，在进行开关操作时，各通道功率MOS管栅电压的耦合跳变可以更快速恢复到稳定状态，从而减小功率管输出电流的快速跳变并达到稳定。

本发明解决所述技术问题，采用的技术方案是，功率管分组混合驱动电路，包括电源输入端，还包括参考电流产生单元、恒流调节单元、缓冲单元及恒流输出单元，所述参考电流产生单元与恒流调节单元连接，恒流调节单元分别与包括电源输入端及缓冲单元连接，缓冲单元与恒流输出单元连接；

所述参考电流产生单元，用于产生参考电流；

所述恒流调节单元，用于将上述参考电流产生单元产生的参考电流进行镜像，并产生驱动电压传输给缓冲单元；

所述缓冲单元，用于将上述驱动电压经过缓冲后，分别驱动恒流输出单元中的各通道输出功率管；

所述恒流输出单元，用于对镜像电流进行比例放大，实现恒流输出。

具体的，所述参考电流产生单元包括第一参考电压输入端口、第一放大器、第一MOS管及电阻，所述第一参考电压输入端口与第一放大器的正向输入端连接，第一放大器的反向输入端分别与电阻的一端及第一MOS管的源端连接，电阻的另一端到地，第一放大器的输出端与第一MOS管的栅端连接，第一MOS管的漏端与恒流调节单元连接。

具体的，所述恒流调节单元包括电流镜及电压跟随单元，电流镜包括第二MOS管及第三MOS管，电压跟随单元包括第二参考电压输入端口、第二放大器及第四MOS管，所述第二MOS管的源端及第三MOS管的源端分别与电源输入端连接，第二MOS管的栅端和漏端及第三MOS管的栅端分别与参考电流产生单元连接，第三MOS管的漏端分别与第二放大器的正向输入端、第四MOS管的漏端及恒流输出单元连接，第二放大器的反向输入端与第二参考电压输入端口连接，第二放大器的输出端分别与第四MOS管的栅端及缓冲单元连接，第四MOS管的源端接地。

具体的，所述缓冲单元为栅驱动缓冲器阵列，所述栅驱动缓冲器阵列输入端与恒流调节单元连接，栅驱动缓冲器阵列输出端与恒流输出单元连接。

具体的，所述恒流输出单元包括输出端口、第三放大器、第五MOS管及第六MOS管，第三放大器的正向输入端与恒流调节单元连接，第三放大器的反向输入端分别与第五MOS管的漏端及第六MOS管的源端连接，第五MOS管的栅端与缓冲单元连接，第五MOS管的源端接地，第三放大器的的输出端与第六MOS管的栅端连接，第六MOS管的漏端与输出端口连接。

进一步的，所述恒流输出单元还包括第七MOS管及PWM输入端，所述PWM输入端与第七MOS管的栅端连接，第七MOS管的漏端与第三放大器的输出端及第六MOS管的栅端连接，第七MOS管的源端连接到地。

进一步的，第六MOS管为HVNMOS管。

具体的，所述恒流输出单元的数量与电流镜的比例值相对应。

进一步的，所述栅驱动缓冲器阵列数与第五MOS管的数量相等，且不少于一个。

具体的，还包括控制信号产生单元、移位寄存单元及数据锁存单元，所述控制信号产生单元分别与移位寄存单元及数据锁存单元连接，移位寄存单元与数据锁存单元连接，数据锁存单元与恒流输出单元连接；

所述控制信号产生单元，用以产生串行灰阶输入数据、时钟输入信号、数据锁存控制信号以及使能控制输入信号；

所述移位寄存器单元，用于接收串行灰阶输入数据和时钟输入信号，对其进行预处理，并根据时钟输入信号将串行灰阶数据进行寄存；

所述数据锁存器单元，用于接收锁存控制信号和使能控制输入信号，对其进行预处理，并根据锁存控制信号从移位寄存器单元中读取出寄存器数据，并予以并行输出，以及根据使能控制输入信号对各输出通道的开启状态进行控制。

本发明的有益效果是，通过使用多路电压缓冲器驱动多通道大功率MOS管，使各大功率MOS管栅驱动电压受输出电流的开关动作的干扰程度大大减弱，在进行开关操作时，各通道功率MOS管栅电压的耦合跳变可以更快速恢复到稳定状态，从而减小功率管输出电流的快速跳变并达到稳定，达到提高输出驱动电流的匹配精度及开关速度的目的，从而显著提高所驱动LED显示屏幕的显示品质。

附图说明

图1为本发明功率管分组混合驱动电路的结构框图；

图2为本发明实施例中功率管分组混合驱动电路的电路图；

图3为本发明实施例中恒流输出单元各输出通道的分组示意图；

图4为本发明实施例中单通道恒流输出单元电路示意图；

图5为图3中具体输出级功率管分组混合驱动的电路示意图；

图6为本发明另一实施例的功率管驱动电路的的结构框图；

其中，200为参考电流产生单元，201为电流镜连接，202为电压跟随器，203为栅驱动缓冲器阵列，204为恒流输出单元，VDD为电源输入端，Vref1为第一参考电压输入端口,Vref2为第二参考电压输入端口，OP1为第一放大器，OP2为第二放大器，OP3为第三放大器，R为电阻，M1为第一NMOS管，M2为第二PMOS管，M3为第三PMOS管，M4为第四NMOS管，M5为第五NMOS管，M6为第六HVNMOS管，500为电压缓冲器阵列，Buf1为第一栅驱动缓冲器，Buf2为第二栅驱动缓冲器，Buf3为第三栅驱动缓冲器，Buf4为第四栅驱动缓冲器，OUT为输出端口，Group Ⅰ为第一组输出通道，Group Ⅱ为第二组输出通道，Group Ⅲ为第三组输出通道，GroupⅣ为第四组输出通道，SDI为串行灰阶输入数据、CLK为时钟输入信号、LE为数据锁存控制信号，OE为使能控制输入信号。

具体实施方式

下面结合附图及实施例详细描述本发明的技术方案：

本发明针对现有技术中无法在保持匹配精度不受影响的前提下提高功率管栅驱动能力和抗干扰能力的缺点，提供功率管分组混合驱动电路，如图1所示，包括电源输入端，还包括参考电流产生单元、恒流调节单元、缓冲单元及恒流输出单元，所述参考电流产生单元与恒流调节单元连接，恒流调节单元分别与包括电源输入端及缓冲单元连接，缓冲单元与恒流输出单元连接；所述参考电流产生单元，用于产生参考电流；所述恒流调节单元，用于将上述参考电流产生单元产生的参考电流进行镜像，并产生驱动电压传输给缓冲单元；所述缓冲单元，用于将上述驱动电压经过缓冲后，分别驱动恒流输出单元中的各通道输出功率管；所述恒流输出单元，用于对镜像电流进行比例放大，实现恒流输出。通过使用多路电压缓冲器驱动多通道大功率MOS管，使各大功率MOS管栅驱动电压受输出电流的开关动作的干扰程度大大减弱，在进行开关操作时，各通道功率MOS管栅电压的耦合跳变可以更快速恢复到稳定状态，从而减小功率管输出电流的快速跳变并达到稳定。

实施例

本例中，功率管分组混合驱动电路，如图2所示，参考电流产生单元200与比例值为1：n的电流镜201连接，电流镜201与电压跟随器202及恒流输出单元204连接，电压跟随器202与栅驱动缓冲器阵列203的输入端连接，栅驱动缓冲器阵列203的输出端与恒流输出单元204连接。具体的，第一参考电压输入端口Vref1与第一放大器OP1的正向输入端连接，第一放大器OP1的反向输入端分别与电阻R的一端及第一NMOS管M1的源端连接，电阻R的另一端到地，第一放大器OP1的输出端与第一NMOS管M1的栅端连接，第一MOS管的漏端分别与第二PMOS管M2的栅端和漏端及第三PMOS管M3的栅端连接，第二PMOS管M2的源端及第三PMOS管M3的源端分别与电源输入端VDD连接，第三PMOS管M3的漏端分别与第二放大器OP2的正向输入端、第三放大器OP3的正向输入端及第四NMOS管M4的漏端连接，第二放大器OP2的反向输入端与第二参考电压输入端口Vref2连接，第二放大器OP2的输出端分别与第四NMOS管M4的栅端及栅驱动缓冲器阵列203的输入端连接，第四NMOS管M4的源端连接到地，第三放大器OP3的反向输入端分别与第六HVNMOS管M6的源端及第五NMOS管M5的漏端连接，第三放大器OP3的输出端与第六HVNMOS管M6的栅端连接，第六HVNMOS管M6的漏端与输出端口OUT连接，第五NMOS管M5的栅端与栅驱动缓冲器阵列203的输出端连接，第五NMOS管M5的源端连接到地。其中，电流镜201的比例值为1：n，恒流输出单元204的数量与电流镜的比例值相对应，即恒流输出单元204的数量为n，即有n组输出端口OUT。第五NMOS管M5的并联数与栅驱动缓冲器阵列203的阵列数由输出级通道数决定。

现有技术中常见的输出级有8通道、16通道、24通道输出几种方式，本例中如图3所示，以16通道电流输出为例，采用将恒流输出级平均等分的办法将输出及分成相等的四组分别为第一组输出通道Group Ⅰ、第二组输出通道Group Ⅱ、第三组输出通道Group Ⅲ及第四组输出通道Group Ⅳ，每组包含四个输出端口OUT，使得前级功率管栅驱动电压通过缓冲单元驱动相同条件的输出级功率管，从而获得各通道间的良好匹配精度。

如图4所示为单通道恒定电流输出级电路，本例中以图2中第一输出通道电路的基础上增加了第七NMOS管M7，第七NMOS管M7的漏端与第三放大器的输出端及第六NMOS管M6的栅端连接，第七NMOS管M7的源端连接到地。第七NMOS管M7作为开关MOS，控制第三放大器OP3所驱动的第六HVNMOS管M6的栅，实现输出通道的开关动作，第四NMOS管M4的源端接地，栅、漏端电压由第二参考电压输入端口Vref2所输入的参考电压及电压跟随器中的第二放大器OP2确定，第四NMOS管M4的栅电压经过栅驱动缓冲器阵列203后驱动第五NMOS管M5。由于第四NMOS管M4的栅、源及漏极电压和第五NMOS管M5的栅、源及漏极电压相等，且两者的并联数成比例，因而实现第五NMOS管M5输出电流对于第四NMOS管M4电流的镜像。由于第七NMOS管M7接收PWM信号将会作频繁开关动作，通道输出电流发生突变，因而第六HVNMOS管M6的源极电压受此影响而产生跳变，并通过第五NMOS管M5的栅漏电容进一步耦合至它的栅极，因此在每次开关动作时，第五NMOS管M5的栅极需要较大的驱动能力来抵抗上述电压干扰并使输出电流快速达到平衡和稳定。

具体输出级功率管分组混合驱动的电路如图5所示，电压缓冲器阵列500,由四个相同的栅驱动缓冲器构成分别为第一栅驱动缓冲器Buf1、第二栅驱动缓冲器Buf2、第三栅驱动缓冲器Buf3及第四栅驱动缓冲器Buf4，经过排列组合后输出四组功率管驱动总线分别为第一组输出通道Group Ⅰ、第二组输出通道Group Ⅱ、第三组输出通道Group Ⅲ及第四组输出通道Group Ⅳ。具体的，第一组输出通道Group Ⅰ中可以看到每个通道的功率管均分成大小相等或相近的四组功率管，由电压缓冲器阵列500的缓冲器输出驱动总线来驱动。

考虑到每个电压缓冲器输入失调电压的存在，假设第一栅驱动缓冲器Buf1输出电压为V_gate+V_os1，第二栅驱动缓冲器Buf2输出电压为V_gate+V_os2，第三栅驱动缓冲器Buf3输出电压为V_gate+V_os3，第四栅驱动缓冲器Buf4输出电压为V_gate+V_os4，导致对应每个功率MOS管的分组之间所产生的电流会有差异，分别为I_out+△I_VOS1、I_out+△I_VOS2、I_out+△I_VOS3及I_out+△I_VOS4，其中I_out为理想输出电流值，△I_VOS(n)为各个功率管分组受上述V_os(n)影响而产生的输出电流偏差。可以看出当电压缓冲器排列组合后，驱动每个通道的功率管分组，所获得的输出电流均为I_ch(n)=4I_out+I_VOS1+I_VOS2+I_VOS3+I_VOS4，也就是说电压缓冲器之间的失配所造成的功率管电流差异不会影响各通道输出电流之间的匹配精度。同时，由于使用多路电压缓冲器驱动功率管，使各功率管栅驱动电压受输出电流的开关动作的干扰程度大大减弱，在进行开关操作时，各通道功率MOS管栅电压的耦合跳变可以更快速恢复到稳定状态，从而减小功率管输出电流的跳变并快速达到稳定。

本例的的功率管分组混合驱动电路，还包括控制信号产生单元、移位寄存单元及数据锁存单元，如图6所示，控制信号产生单元分别与移位寄存单元及数据锁存单元连接，移位寄存单元与数据锁存单元连接，数据锁存单元与恒流输出单元连接；控制信号产生单元，用以产生串行灰阶输入数据SDI、时钟输入信号CLK、数据锁存控制信号LE以及使能控制输入信号OE；移位寄存器单元，用于接收串行灰阶输入数据SDI和时钟输入信号CLK，对其进行预处理，并根据时钟输入信号CLK将串行灰阶数据SDI进行寄存；数据锁存器单元，用于接收锁存控制信号LE和使能控制输入信号OE，对其进行预处理，并根据锁存控制信号LE从移位寄存器单元中读取出寄存器数据，并予以并行输出，以及根据使能控制输入信号OE对各输出通道的开启状态进行控制。

以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.功率管分组混合驱动电路，包括电源输入端，其特征在于，还包括参考电流产生单元、恒流调节单元、缓冲单元及恒流输出单元，所述参考电流产生单元与恒流调节单元连接，恒流调节单元分别与包括电源输入端及缓冲单元连接，缓冲单元与恒流输出单元连接；

所述参考电流产生单元，用于产生参考电流，传输给恒流调节单元；

所述恒流调节单元，用于将参考电流进行镜像，产生镜像电流传输给恒流输出单元，并产生驱动电压传输给缓冲单元；

所述缓冲单元，用于将驱动电压经过缓冲后，分别驱动恒流输出单元中的各通道输出功率管；

所述恒流输出单元，用于对镜像电流进行比例放大，实现恒流输出。

2.根据权利要求1所述的功率管分组混合驱动电路，其特征在于，所述参考电流产生单元包括第一参考电压输入端口、第一放大器、第一MOS管及电阻，所述第一参考电压输入端口与第一放大器的正向输入端连接，第一放大器的反向输入端分别与电阻的一端及第一MOS管的源端连接，电阻的另一端到地，第一放大器的输出端与第一MOS管的栅端连接，第一MOS管的漏端与恒流调节单元连接。

3.根据权利要求1所述的功率管分组混合驱动电路，其特征在于，所述恒流调节单元包括电流镜及电压跟随单元，电流镜包括第二MOS管及第三MOS管，电压跟随单元包括第二参考电压输入端口、第二放大器及第四MOS管，所述第二MOS管的源端及第三MOS管的源端分别与电源输入端连接，第二MOS管的栅端和漏端及第三MOS管的栅端分别与参考电流产生单元连接，第三MOS管的漏端分别与第二放大器的正向输入端、第四MOS管的漏端及恒流输出单元连接，第二放大器的反向输入端与第二参考电压输入端口连接，第二放大器的输出端分别与第四MOS管的栅端及缓冲单元连接，第四MOS管的源端接地。

4.根据权利要求1所述的功率管分组混合驱动电路，其特征在于，所述缓冲单元为栅驱动缓冲器阵列，所述栅驱动缓冲器阵列输入端与恒流调节单元连接，栅驱动缓冲器阵列输出端与恒流输出单元连接。

5.根据权利要求4所述的功率管分组混合驱动电路，其特征在于，所述栅驱动缓冲器阵列数与第五MOS管的数量相等，且不少于一个。

6.根据权利要求1所述的功率管分组混合驱动电路，其特征在于，所述恒流输出单元包括输出端口、第三放大器、第五MOS管及第六MOS管，第三放大器的正向输入端与恒流调节单元连接，第三放大器的反向输入端分别与第五MOS管的漏端及第六MOS管的源端连接，第五MOS管的栅端与缓冲单元连接，第五MOS管的源端接地，第三放大器的的输出端与第六MOS管的栅端连接，第六MOS管的漏端与输出端口连接。

7.根据权利要求6所述的功率管分组混合驱动电路，其特征在于，所述恒流输出单元还包括第七MOS管及PWM输入端，所述PWM输入端与第七MOS管的栅端连接，第七MOS管的漏端与第三放大器的输出端及第六MOS管的栅端连接，第七MOS管的源端连接到地。

8.根据权利要求6所述的功率管分组混合驱动电路，其特征在于，第六MOS管为HVNMOS管。

9.根据权利要求1、6、7或8所述的功率管分组混合驱动电路，其特征在于，所述恒流输出单元的数量与电流镜的比例值相对应。

10.根据权利要求1至8任意项所述的功率管分组混合驱动电路，其特征在于，还包括控制信号产生单元、移位寄存单元及数据锁存单元，所述控制信号产生单元分别与移位寄存单元及数据锁存单元连接，移位寄存单元与数据锁存单元连接，数据锁存单元与恒流输出单元连接；

所述控制信号产生单元，用以产生串行灰阶输入数据、时钟输入信号、数据锁存控制信号以及使能控制输入信号；

所述移位寄存器单元，用于接收串行灰阶输入数据和时钟输入信号，对其进行预处理，并根据时钟输入信号将串行灰阶数据进行寄存；

所述数据锁存器单元，用于接收锁存控制信号和使能控制输入信号，对其进行预处理，并根据锁存控制信号从移位寄存器单元中读取出寄存器数据，并予以并行输出，以及根据使能控制输入信号对各输出通道的开启状态进行控制。

Images