CN108962972A - 沟槽式功率半导体元件及其制造方法 - Google Patents

沟槽式功率半导体元件及其制造方法 Download PDF

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Abstract

本发明公开一种沟槽式功率半导体元件及其制造方法。沟槽式功率半导体元件的沟槽栅极结构位于一磊晶层的元件沟槽内，并至少包括遮蔽电极、栅极、绝缘层、中间介电层以及一内介电层。遮蔽电极设置于至少一元件沟槽的底部，栅极设置于遮蔽电极上并与遮蔽电极隔离。绝缘层覆盖元件沟槽的内壁面，而中间介电层位于绝缘层与遮蔽电极之间，并具有一底部开口。内介电层位于中间介电层与遮蔽电极之间，其中，构成中间介电层的材料与构成内介电层的材料相异，且内介电层填入底部开口内，以使沟槽栅极结构在遮蔽电极正下方的材料相同。

Description

沟槽式功率半导体元件及其制造方法
技术领域
本发明涉及一种功率半导体元件及其制造方法，特别是涉及一种具有遮蔽电极的沟槽式功率半导体元件及其制造方法。
背景技术
现有的沟槽式功率金氧半场效晶体管(Power Metal Oxide SemiconductorField Transistor,Power MOSFET)的工作损失可分成切换损失(switching loss)及导通损失(conducting loss)两大类，其中栅极/漏极的电容值(Cgd)是影响切换损失的重要参数。栅极/漏极电容值太高会造成切换损失增加，进而限制功率型金氧半场效晶体管的切换速度，不利于应用高频电路中。
现有的沟槽式功率金氧半场效晶体管会具有一位于栅极沟槽下半部的遮蔽电极(shielding electrode)，以降低栅极/漏极电容值，并在不牺牲导通电阻(on-resistance)的情况下增加崩溃电压。
发明内容
本发明所要解决的技术问题在于，针对现有技术的不足提供一沟槽式功率半导体元件及其制造方法，其通过设置具有底部开口的中间介电层以及填入底部开口的内介电层，以在对沟槽式功率半导体元件施加逆向偏压时，舒缓元件沟槽底部的电场分布。
本发明所采用的其中一技术方案是，提供一种沟槽式功率半导体元件，包括基材、磊晶层以及沟槽栅极结构。磊晶层位于基材上，并具有至少一元件沟槽形成于其中。沟槽栅极结构位于元件沟槽中，且沟槽栅极结构包括遮蔽电极、栅极、绝缘层、中间介电层以及内介电层。遮蔽电极设置于元件沟槽的底部，栅极设置于遮蔽电极上并与遮蔽电极电性绝缘。绝缘层覆盖至少一元件沟槽的内壁面，中间介电层位于绝缘层与遮蔽电极之间，并具有一底部开口。内介电层位于中间介电层与遮蔽电极之间，其中，内介电层的材料与中间介电层相异，且内介电层填入底部开口内，以使沟槽栅极结构中，位于遮蔽电极正下方的材料相同。
本发明所采用的其中一技术方案是，提供一种沟槽式功率半导体元件的制造方法，其包括：形成一磊晶层于一基材上；形成一元件沟槽于磊晶层内；以及形成一沟槽栅极结构于元件沟槽内，其中，形成沟槽栅极结构的步骤至少包括：形成一覆盖元件沟槽的一内壁面的绝缘层；形成一中间介电层及一内介电层于元件沟槽内，其中，中间介电层具有一底部开口，初始内介电层覆盖中间介电层并填入底部开口内；形成一重掺杂半导体材料于元件沟槽的下半部；施以一热氧化处理，以氧化重掺杂半导体材料的顶部，而形成一极间介电层，其中，重掺杂半导体材料未被氧化的部分形成一遮蔽电极；以及形成一栅极于元件沟槽的上半部，其中，栅极通过极间介电层与遮蔽电极隔离。
本发明的有益效果在于，在本发明实施例所提供的沟槽式功率半导体元件中，由两种相异材料所构成的中间介电层与内介电层围绕遮蔽电极，而中间介电层位于内介电层与绝缘层之间。中间介电层的底端具有底部开口，而内介电层填入底部开口内。如此，在对沟槽式功率半导体元件施加逆向偏压时，由于沟槽栅极结构填入元件沟槽底部且位于遮蔽电极正下方的材料较为单纯，可以舒缓元件沟槽底部的电场分布，从而可在不牺牲导通电阻的条件下，进一步提高元件的崩溃电压。
为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅提供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1为本发明一实施例的沟槽式功率半导体元件的局部剖面示意图。
图2为本发明另一实施例的沟槽式功率半导体元件的局部剖面示意图。
图3为本发明又一实施例的沟槽式功率半导体元件的局部剖面示意图。
图4为本发明又另一实施例的沟槽式功率半导体元件的局部剖面示意图。
图5为本发明其中一实施例的沟槽式功率半导体元件的局部剖面示意图。
图6本发明其中一实施例的沟槽式功率半导体元件的流程图。
图7A至7H分别绘示本发明一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。
图8A至图8F分别绘示本发明另一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。
图9A至图9C分别绘示本发明另一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。
图10A至图10B分别绘示本发明另一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。
图11A至图11D分别绘示本发明另一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。
图12A至图12C分别绘示本发明另一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。
具体实施方式
请参照图1。沟槽式功率半导体元件T1包括基材10、磊晶层11以及沟槽栅极结构13。沟槽式功率半导体元件T1可以是沟槽式功率金氧半场效晶体管或是具有肖特基二极管的功率半导体元件。在图1中，以沟槽式功率金氧半场效晶体管的结构为例来进行说明。
在图1中，基材10具有高浓度的第一型导电性杂质，以作为沟槽式功率半导体元件的漏极区(drain)。前述的第一型导电性杂质可以是N型或P型导电性杂质。假设基材10为硅基材，N型导电性杂质为五价元素离子，例如磷离子或砷离子，而P型导电性杂质为三价元素离子，例如硼离子、铝离子或镓离子。
若沟槽式功率半导体元件为N型，基材10掺杂N型导电性杂质。另一方面，若为P型沟槽式功率半导体元件，则基材10掺杂P型导电性杂质。本发明实施例中，是以N型沟槽式功率半导体元件为例说明。本发明实施例的沟槽式功率半导体元件T1还包括一形成于基材10底部的漏极电极14，用以电性连接至外部控制电路。
承上述，磊晶层11(epitaxial layer)位于基材10上，并具有和基材10相同的导电型，但磊晶层11的掺杂浓度低于基材10的掺杂浓度。以NMOS晶体管为例，基材10具有高浓度的N型掺杂(N+)，而磊晶层11具有低浓度的N型掺杂(N-)。以PMOS晶体管为例，基材10与磊晶层11则分别具有高浓度的P型掺杂(P+doping)以及低浓度的P型掺杂(P-doping)。
另外，在图1的实施例中，藉由在相异区域掺杂不同浓度及不同类型的导电性杂质，磊晶层11可被区分为漂移区110(drift region)、基体区111(body region)及源极区112(source region)。基体区111与源极区112是形成于沟槽栅极结构13侧边的磊晶层11中，而漂移区110则位于磊晶层11中靠近基材10的一侧。也就是说，基体区111与源极区112是形成于磊晶层11的上半部，漂移区110则形成于磊晶层11的下半部。
详细而言，基体区111是藉由在磊晶层11中掺杂第二型导电性杂质而形成，而源极区112则是藉由在基体区111掺杂高浓度的第一型导电性杂质而形成，且源极区112是形成于基体区111的上方。若沟槽式功率半导体元件T1是NMOS晶体管，基体区111为P型掺杂(如P型井，P-well)，而源极区112为N型掺杂。此外，基体区111的掺杂浓度小于源极区112的掺杂浓度。
另外，在本实施例中，磊晶层11具有至少一个元件沟槽12。元件沟槽12由磊晶层11的一表面11S向下延伸至漂移区110中，并且元件沟槽12的底部较靠近基材10。另外须说明的是，在本发明实施例中，是以基体区111的下缘为基准面，将元件沟槽12大致区分为上半部及下半部。
如图1所示，本发明实施例中，至少一个沟槽栅极结构13设置于对应的元件沟槽12中。沟槽栅极结构13包括遮蔽电极130、栅极131、绝缘层132、中间介电层133以及内介电层134。
遮蔽电极130位于元件沟槽12的下半部。须说明的是，尽管元件沟槽12为深沟槽(deep trench)结构有助于增加沟槽式功率半导体元件T1的崩溃电压，然而却会增加栅极/漏极的电容(Cgd)以及源极/漏极导通电阻(Rdson)。据此，在本发明实施例中，于元件沟槽12底部设置遮蔽电极130可降低栅极/漏极的电容(Cgd)，以减少切换损失。
遮蔽电极130可电性连接于源极、浮接或自由接电位控制。在沟槽式功率半导体元件T1被施加逆向偏压时，利用遮蔽电极130产生电场夹挤效应，以达到电荷平衡(chargebalance)及电场舒缓效果(RESURF)，而进一步提高崩溃电压。因此，漂移区110的杂质掺杂浓度可相对地提高，从而降低沟槽式功率半导体元件的导通电阻。
栅极131则设置于遮蔽电极130上方，并与遮蔽电极130隔离，以和遮蔽电极130电性绝缘。构成栅极131及遮蔽电极130之材料可以是重掺杂的多晶硅。栅极131的底端所在的水平面，会低于基体区111的下方边缘。以沟槽式半导体元件为NMOS为例，当对栅极131施加大于一阀值电压的正偏压时，会诱使(induce)电荷在邻近元件沟槽12的地方累积，从而在基体区111内产生一反转通道，并使沟槽式功率半导体元件T1开启。相反地，当对栅极131所施加的电压小于阀值电压时，沟槽式功率半导体元件T1会处于关闭状态。
沟槽栅极结构13还包括一设置于遮蔽电极130与栅极131之间的极间介电层135，以将栅极131与遮蔽电极130隔离。构成极间介电层135的材料可以是氧化物(例如氧化硅)、氮化物(例如氮化硅)或其他绝缘材料，本发明中并不限制。
绝缘层132覆盖元件沟槽12的内壁面，并具有和元件沟槽12的内壁面相符的轮廓。在本实施例中，栅极131是通过绝缘层132和基体区111与源极区112隔离。绝缘层132具有两个彼此相对的内侧壁面132a以及连接于两个内侧壁面132a之间的底面132b。绝缘层132可以是通过热氧化而形成的氧化层，如：氧化硅。
中间介电层133位于绝缘层132与遮蔽电极130之间。在本实施例中，中间介电层133是位于元件沟槽12的下半部，并覆盖绝缘层132的两个内侧壁面132a。详细而言，中间介电层133具有分别位于遮蔽电极130两相反侧的第一侧壁部133a与第二侧壁部133b，且第一侧壁部133a的底端与第二侧壁部133b的底端彼此分离，而形成一底部开口(未标号)。
换句话说，第一侧壁部133a与第二侧壁部133b是分别覆盖绝缘层132的两个内侧壁面132a，但并未覆盖绝缘层132的底面132b。在一较佳实施例中，第一侧壁部133a的底端与第二侧壁部133b的底端在元件沟槽12的宽度方向上的分隔距离，也就是底部开口的宽度D1会大于遮蔽电极130的宽度W。也就是说，第一侧壁部133a与第二侧壁部133b并没有延伸到遮蔽电极130的下方。
另外，第一侧壁部133a的厚度与第二侧壁部133b的厚度是在元件沟槽12的深度方向从上到下递减。但是在另一实施例中，第一侧壁部133a的厚度与第二侧壁部133b的厚度从上到下大致相同，而不会随着元件沟槽12的深度改变。
内介电层134位于元件沟槽12的下半部，并位于中间介电层133与遮蔽电极130之间。进一步而言，内介电层134直接接触并包覆遮蔽电极130的两相反侧壁面及底表面。此外，内介电层134填入中间介电层133的底部开口内，从而使遮蔽电极130的底部和磊晶层11隔离。
须说明的是，在本实施例中，构成内介电层134的材料与构成绝缘层132的材料相同，而与构成中间介电层133的材料相异。举例而言，构成内介电层134的材料与构成绝缘层132的材料可以是氧化硅，而构成中间介电层133的材料是氮化硅。
也就是说，填入元件沟槽12底部且位于遮蔽电极130下方的材料较为单纯。须说明的是，沟槽式功率半导体元件T1被施加逆向偏压时，由于元件沟槽12具有曲率较小的弧形底面，在元件沟槽12底部附近的电场分布较为集中。若位于元件沟槽12底部(也就是位于元件沟槽12的弧形底面与遮蔽电极130之间)的材料为复合材(Multi layer)，较容易造成电场扭曲，从而降低沟槽式功率半导体元件T1的崩溃电压。
因此，本发明实施例中，中间介电层133的第一侧壁部133a的底端与第二侧壁部133b的底端彼此分离而形成底部开口，而内介电层134填入底部开口内，从而使靠近元件沟槽12的弧形底面的材料单纯化，可以舒缓在元件沟槽12底部的电场分布，从而提高崩溃电压。在提高崩溃电压的情况下，可以进一步优化漂移区110的掺杂浓度，使导通电阻降低，从而提升沟槽式功率半导体元件T1操作的电压转换效率。
另外，本发明实施例的沟槽式功率半导体元件T1还包括一层间介电层15、多个导电柱16及一导电层17。
请参照图1，层间介电层15形成于磊晶层11的表面11S上，用以提升导电层17的平坦度。构成层间介电层15的材料可以选择硼磷硅玻璃(BPSG)，磷硅玻璃(PSG)、氧化物、氮化物或其组合。
另外，层间介电层15具有多个源极接触窗15h，且源极接触窗15h是由层间介电层15的上表面延伸至部份基体区111。导电层17覆盖在层间介电层15上，并通过多个分别设置在源极接触窗15h内的导电柱16电性连接于源极区112。另外，导电层17可以电性连接栅极131或者遮蔽电极130，也可作为沟槽式功率半导体元件T1的源极电极，并用以电性连接至一外部控制线路。
请参照图2，为本发明另一实施例的沟槽式功率半导体元件的局部剖面示意图。
本实施例的沟槽式功率半导体元件T1’和图1的沟槽式功率半导体元件T1相同的元件具有相同的标号，且相同的部分不再赘述。和图1的实施例不同的是，本实施例的沟槽式功率半导体元件T1’中，中间介电层133的第一侧壁部133a与第二侧壁部133b都是从元件沟槽12的上半部延伸至元件沟槽12的下半部。
据此，本实施例中，位于元件沟槽12上半部的第一侧壁部133a与位于元件沟槽12上半部的第二侧壁部133b分别位于栅极131的两相反侧，并分别覆盖绝缘层132的两个内侧壁面132a。因此，在本实施例中，位于元件沟槽12上半部的绝缘层132与中间介电层133相互配合以作为栅绝缘层。
在本实施例中，是通过以两种不同材料构成的绝缘层132与中间介电层133作为栅绝缘层，来调整栅极131与基体区111之间的功函数，从而减少沟槽式功率半导体元件T1在逆向偏压下操作时的漏电流(leakage current)。
另外，本实施例和图1的实施例不同之处在于，图1的实施例是在元件沟槽12的底面有一绝缘层132b，而内介电层134位于绝缘层132b上，并未直接接触元件沟槽12的底面。但在本实施例中，内介电层134直接接触元件沟槽12的底面。因此，在这个情况下，内介电层134会填满元件沟槽12的最底部空间，而达到舒缓元件沟槽12底部电场的效果。因此，在本实施例中，内介电层134的材料不一定要和绝缘层132的材料相同。
请参照图3以及图4，分别绘示本发明不同实施例的沟槽式功率半导体元件的局部剖面示意图。相较于图1与图2实施例，图3与图4中的沟槽式功率半导体元件T2的元件沟槽12具有较宽的宽度。另外，由于元件沟槽12的宽度较宽，因此元件沟槽12具有曲率较大的弧形底面12S，可舒缓元件沟槽12底部的电场分布。因此，本实施例的沟槽式功率半导体元件T1具有较高的耐压，而可操作在较大的电压下(约60V至250V)。
另外，相较于图1至图3的实施例，图4的沟槽式功率半导体元件T2的遮蔽电极130宽度W1较宽，可进一步降低栅极/漏极的电容(Cgd)。在图3与图4的实施例中，内介电层134的顶面和极间介电层135的顶面相互连接而形成一山形曲面S1，且山形曲面S1的最高点是位于遮蔽电极130正上方。
请参照图5。本实施例的沟槽式功率半导体元件T1的元件沟槽12’包括一开口端部12a及一连接于开口端部12a的主体部12b。开口端部12a具有一从磊晶层11的表面11S向下延伸至主体部12b的斜面(未标号)。具体而言，开口端部12a的宽度会沿着一深度方向从磊晶层11的表面11S向下递减。
在本实施例中，元件沟槽12的开口端部12a的内表面为一斜面，可以避免在形成栅极131前，元件沟槽12的开口因热氧化制程而被封住。详细的制程步骤将于后文中描述，在此不再赘述。另外，本实施例中，源极区112的下边缘与基体区111的下边缘都会对应于开口端部12a的斜面的倾斜方向倾斜。
请参照图6，其绘示本发明其中一实施例的沟槽式功率半导体元件的流程图。上述沟槽式功率半导体元件的制造方法至少包括：在步骤S100中，形成一磊晶层于一基材上；在步骤S200中，形成一元件沟槽于磊晶层内；在步骤S300中，形成一沟槽栅极结构于元件沟槽内；以及在步骤S400中，形成一基体区与源极区于磊晶层内，且源极区位于基体区上方。
进一步说明的是，本发明实施例的沟槽式功率半导体元件的制造方法中，形成沟槽栅极结构的步骤(S300)还包括多个步骤。具体说明如下。
首先，在步骤S301中，形成覆盖元件沟槽的内壁面的绝缘层。接着，在步骤S302中，形成一中间介电层及一内介电层于元件沟槽内，并覆盖绝缘层，中间介电层于元件沟槽内具有一底部开口，内介电层覆盖中间介电层并填入底部开口内。
请配合参照图7A至图7C，绘示本发明实施例的沟槽式功率半导体元件的制造方法在步骤S302的详细流程。
如图7A所示，基材10上已形成磊晶层11。此外，元件沟槽12已经形成于磊晶层11中。在元件沟槽12的内壁面上，已经形成绝缘层132，且绝缘层132具有和元件沟槽12的内壁面相符的轮廓。绝缘层132具有两相反内侧壁面132a以及连接两个内侧壁面132a的底面132b。
形成绝缘层132的方式可以通过已知的物理气相沉积制程、化学气相沉积制程或者是热氧化制程，本发明并不限制。在一实施例中，绝缘层132是氧化硅层。
如图7A所示，先形成初始中间介电层133’，且初始中间介电层133’覆盖磊晶层11的表面11S、绝缘层132的两个内侧壁面132a以及底面132b。构成初始中间介电层133’的材料和构成绝缘层132的材料相异。在一实施例中，初始中间介电层133’是氮化硅层。
另外，在其中一实施例中，控制形成初始中间介电层133’的制程参数，使初始中间介电层133’的厚度由磊晶层11的表面11S到元件沟槽12底部渐减。
接着，请参照图7B，去除一部分覆盖绝缘层132的底面132b的初始中间介电层133’，以形成具有底部开口133h的中间介电层133。换句话说，中间介电层133包括分别覆盖两个内侧壁面132a上的一第一侧壁部133a及一第二侧壁部133b。第一侧壁部133a的底端与第二侧壁部133b的底端彼此分离，从而形成底部开口133h。
在一实施例中，是通过干蚀刻(dry etching)制程去除位于元件沟槽12底部的初始中间介电层133’。须说明的是，由于在磊晶层11上的初始中间介电层133’厚度较位于元件沟槽12内的初始中间介电层133’厚度更厚，因此在执行干蚀刻制程后，在磊晶层11上的初始中间介电层133’并不会被完全去除，从而可形成具有底部开口133h的中间介电层133。在另一实施例中，也可以通过一光罩进行干蚀刻制程，以去除所要移除的部分初始中间介电层133’。
另外，在其他实施例中，在去除部分覆盖绝缘层132的底面132b的初始中间介电层133’之后，也有可能一并将位于元件沟槽12底部的绝缘层132去除。也就是说，位于元件沟槽12底部的绝缘层132可以选择性地去除或者保留。
在一较佳实施例中，底部开口133h的宽度，也就是第一侧壁部133a的底端与第二侧壁部133b的底端分离的距离，至少可使绝缘层132的底面132b或者是元件沟槽12的底面完全裸露。
接着，如图7C所示，形成初始内介电层134’于磊晶层11的表面11S上以及元件沟槽12内。初始内介电层134’并填入中间介电层133的底部开口133h内。
在本实施例中，构成初始内介电层134’的材料是和构成中间介电层133的材料相异，但和构成绝缘层132的材料相同。在一实施例中，绝缘层132与初始内介电层134’都是氧化硅层，而中间介电层133是氮化硅层。如此，可以使位于元件沟槽12底部的材料单纯化。
请再参照图6。接着，在步骤S303中，形成重掺杂半导体材料于元件沟槽的下半部。
请配合参照图7D，显示本发明实施例的沟槽式功率半导体元件在图6的步骤S303中的局部剖面示意图。如图7D所示，在元件沟槽12内已形成重掺杂半导体材料130’。
在一实施例中，可以先毯覆式地形成一多晶硅层于磊晶层11上，并填入元件沟槽12中。接着，回蚀(etch back)去除磊晶层11表面上所覆盖的多晶硅层，而留下位于元件沟槽12下半部的多晶硅层，以形成重掺杂半导体材料130’。重掺杂半导体材料130’可以是含导电性杂质的多晶硅结构(dopedpoly-Si)。
之后，本发明实施例的制造方法还可进一步包括：去除位于元件沟槽12上半部的初始内介电层134’，以形成位于元件沟槽12下半部的内介电层134。在一实施例中，可以通过选择性蚀刻制程，并以中间介电层133和重掺杂半导体材料130’做为罩幂，来去除部分位于元件沟槽12上半部的初始内介电层134’。
请再参照图6，在步骤S304中，施以热氧化处理，以氧化重掺杂半导体材料的顶部，以形成极间介电层。
请参照图7E，显示本发明实施例的沟槽式功率半导体元件在图6的步骤S304中的局部剖面示意图。如图7E所示，在执行热氧化制程之后，重掺杂半导体材料130’的顶部被氧化而形成氧化物层，而氧化物层即可作为极间介电层135。另外，重掺杂半导体材料130’未被氧化的部分形成遮蔽电极130。
请配合参照图7F，在本实施例中，位于元件沟槽12上半部的第一侧壁部133a与第二侧壁部133b被去除，而形成图1的实施例中的第一侧壁部133a与第二侧壁部133b。换句话说，第一侧壁部133a与第二侧壁部133b只覆盖绝缘层132的两个内侧壁面132a的下半部，并位于遮蔽电极130的两相反侧。在一实施例中，可以通过选择性蚀刻制程来去除位于元件沟槽12上半部的第一侧壁部133a与第二侧壁部133b。须说明的是，在另一实施例中，图7F的步骤也可以省略。
请再参照图6。接着，在步骤S305中，形成一栅极于元件沟槽的上半部。请配合参照图7G，其显示本发明实施例的沟槽式功率半导体元件在步骤S305中的局部剖面示意图。图7G显示形成栅极131于元件沟槽12内，并位于遮蔽电极130上方。
详细而言，在前一个步骤(如图7F所示)中，绝缘层132、中间介电层133、内介电层134以及极间介电层135在元件沟槽12内定义出一凹槽h1。因此，在形成栅极131的步骤中，可以先毯覆式地在磊晶层11上以及在凹槽h1中填入重掺杂多晶硅材料，再回蚀去除位于磊晶层11上的重掺杂多晶硅材料，而形成栅极131。通过上述步骤S301至S305，可以形成图1所示的沟槽式功率半导体元件T1的沟槽栅极结构13。
请参照图6。接着，在步骤S400中，形成基体区与源极区于磊晶层内，且源极区位于基体区上方。
请配合参照图7H，其显示本发明实施例的沟槽式功率半导体元件在步骤S400中的局部剖面示意图。
详细而言，是先对磊晶层11执行一基体掺杂制程，以在磊晶层11中形成一轻掺杂区，且轻掺杂区具有和磊晶层11相反的导电型。接着，对轻掺杂区执行一源极掺杂制程，以在轻掺杂区的上半部形成一重掺杂区，且重掺杂区的导电型与轻掺杂区的导电型相反。接着，执行一热趋入(drive-in)制程，以使轻掺杂区以及重掺杂区内的杂质扩散，而形成基体区111与源极区112，其中源极区112是位于基体区111的上方。
在本实施例中，基体区111的下边缘会高于中间介电层133的第一侧壁部133a的顶端以及第二侧壁部133b的顶端所在的水平面。
随后，可继续形成线路重分布层于磊晶层11上，以使源极区112、栅极131与遮蔽电极130可电性连接至外部的控制电路。形成线路重分布层的技术手段可采用任何已知的技术手段来实现，并且经由上述实施例的说明，本技术领域具有通常知识者应当可以轻易推知其他实施结构细节，在此不再赘述。
请参照图8A至图8F，分别显示本发明另一实施例的沟槽式功率半导体元件在各个步骤中的局部剖面示意图。图8A至8F接续图7A的制程，可用以制造图2所示的沟槽式功率半导体元件T1’。
也就是说，在图8A的步骤之前，请参照图7A，磊晶层11已经形成于基材10上，且元件沟槽12已经被形成于磊晶层11中。另外，在元件沟槽12内已经先形成绝缘层132以及初始中间介电层133’，且初始中间介电层133’覆盖磊晶层11的表面11S、绝缘层132的两个内侧壁面132a以及底面132b。
在本实施例中，初始中间介电层133’的厚度并未随着元件沟槽12的深度而有所改变。换句话说，位于磊晶层11上的初始中间介电层133’的厚度，和位于元件沟槽12底部的初始中间介电层133’的厚度大致相同。
接着，如图8A所示，去除覆盖绝缘层132底面的部分初始中间介电层133’，以形成具有底部开口133h的中间介电层133。图8A和图7B的步骤不同之处在于，在去除覆盖绝缘层132的底面132b的初始中间介电层133’的步骤时，也同步地去除位于磊晶层11上的初始中间介电层133’。
在一实施例中，是通过干蚀刻制程去除位于磊晶层11上的初始中间介电层133’以及位于元件沟槽12底部的初始中间介电层133’。须说明的是，由于干蚀刻制程为非等向性蚀刻，也就是在干蚀刻制程中只会向下蚀刻而不会侧向蚀刻，因此可以确保在去除位于磊晶层11上及元件沟槽12底部的初始中间介电层133’时，保留位于绝缘层132的两个内侧壁面132a上的部份初始中间介电层133’，而形成具有底部开口133h的中间介电层133。
本实施例的中间介电层133包括分别覆盖绝缘层132的两相反内侧壁面132a的第一侧壁部133a以及第二侧壁部133b，且第一侧壁部133a的底端与第二侧壁部133b的底端会彼此分离，而形成底部开口133h。
值得注意的是，本实施例中，在通过干蚀刻制程去除覆盖绝缘层132底面的初始中间介电层133’之后，也会进一步去除部分位于元件沟槽12底部的绝缘层132，从而裸露元件沟槽12的底表面。在其他实施例中，也可以保留底部的绝缘层132，如图7B所示。
请参照图8B，接着，形成初始内介电层134’于磊晶层11上以及元件沟槽12内。初始内介电层134’填入中间介电层133的底部开口133h内，并覆盖元件沟槽12的底表面。构成初始内介电层134’的材料是和构成中间介电层133的材料相异，但和构成绝缘层132的材料相同。
请参照图8C，在元件沟槽12的下半部形成重掺杂半导体材料130’之后，去除位于磊晶层11上以及元件沟槽12上半部的部分初始内介电层134’，以形成位于元件沟槽12下半部的内介电层134。在一实施例中，可以通过选择性蚀刻制程来实现。
须说明的是，由于在先前的步骤中，位于磊晶层11上的初始中间介电层133’已经被去除，且构成初始内介电层134’的材料与构成绝缘层132的材料相同，因此在去除位于磊晶层11上的初始内介电层134’时，会同步地去除部分位于磊晶层11上的绝缘层132，从而裸露出磊晶层11的表面11S。
请参照图8D，接着，施以热氧化处理，以氧化重掺杂半导体材料130’的顶部，而形成极间介电层135。另外，重掺杂半导体材料130’未被氧化的部分形成遮蔽电极130。在施以热氧化处理的步骤中，磊晶层11的表面11S也会同时被氧化，而形成热氧化层113。
请继续参照图8E，形成栅极131于元件沟槽12内，并位于遮蔽电极130上，以形成沟槽栅极结构13。在本实施例中，在执行热氧化处理之后，位于元件沟槽12上半部的第一侧壁部133a以及第二侧壁部133b会被保留。因此，中间介电层133的第一侧壁部133a(与第二侧壁部133b)可配合绝缘层132作为用以隔绝栅极131与磊晶层11的栅绝缘层。
请参照图8F。接着，形成基体区111与源极区112于磊晶层11中。值得一提的是，本实施例中，在形成基体区111与源极区112之前，会减薄或者完全去除位于磊晶层11表面的热氧化层113，以免影响后续的基体掺杂制程及源极掺杂制程。随后，可继续形成线路重分布层于磊晶层11上，以形成如图2所示的沟槽式功率半导体元件。
请参照图9A至图9C，分别显示本发明另一实施例的沟槽式功率半导体元件在不同制程步骤中的局部剖面图。
先说明的是，在执行热氧化处理(图6的步骤S304)后，磊晶层11的表面11S会被同时氧化，而形成热氧化层113。若是形成在元件沟槽12的开口端的热氧化层113厚度太厚，可能会将元件沟槽12的开口封闭，而导致在后续制程中无法在元件沟槽12内形成栅极131。
据此，图9A的实施例中，会在一开始就先形成较厚的初始磊晶层11’以及较深的初始元件沟槽12”。在一实施例中，初始磊晶层11’的厚度会比图7A及图8A的磊晶层11的厚度多出0.5μm。
另外，在执行热氧化处理之后，形成沟槽栅极结构的步骤可进一步包括：移除位于初始磊晶层11’上的热氧化层113以及初始磊晶层11’的一表层11L。
在一实施例中，可以通过化学机械研磨(chemical mechanical planarization,CMP)来去除初始磊晶层11’上的热氧化层113以及初始磊晶层11’的表层11L。在去除热氧化层113以及表层11L之后，可以继续执行后续的步骤。
请参照图9B，位于元件沟槽12上半部的第一侧壁部133a以及第二侧壁部133b可以通过选择性蚀刻去除。接着，可选择性地另外形成一介电层136，以覆盖磊晶层11的表面11S以及绝缘层132的内侧壁面132a。介电层136可以是氧化层或者是氮化层。请参照图9C，在元件沟槽12内形成栅极131，以形成沟槽栅极结构13。之后，依序形成基体区111、源极区112以及线路重分布层。
在其他实施例中，也可以不移除位于元件沟槽12上半部的第一侧壁部133a以及第二侧壁部133b，直接在元件沟槽12中形成栅极131。在这个情况下，位于元件沟槽12上半部的第一侧壁部133a以及第二侧壁部133b会配合绝缘层132作为栅绝缘层，以调整基体区111以及栅极131之间的功函数，从而降低操作时的漏电流。
请参照图10A及图10B，分别显示本发明另一实施例的沟槽式功率半导体元件在不同制程步骤中的局部剖面示意图。
本实施例中，元件沟槽12’具有一开口端部12a以及连接于开口端部12a的主体部12b，且开口端部12a的内表面为一从磊晶层11的表面向下延伸至主体部12b的斜面。也就是说，开口端部12a的宽度是随着元件沟槽12’的深度而渐缩。
如此，在执行热氧化处理以形成极间介电层135时，一并形成于元件沟槽12’的开口端部12a的热氧化层113就不会封住元件沟槽12’。
请参照图10B。接着，形成栅极131于元件沟槽12’内，并依序在磊晶层11内形成基体区111以及源极区112。
详细而言，在形成栅极131于元件沟槽12’内之后，会先将位于磊晶层11上以及开口端部12a的热氧化层113去除，以裸露磊晶层11的表面11S。去除热氧化层113的方式可以通过湿蚀刻制程。接着，再执行基体掺杂制程、源极掺杂制程以及热趋入制程，以在磊晶层11内形成基体区111与位于基体区111上的源极区112。
由于开口端部12a的内表面为一斜面，因此在执行基体掺杂制程以及源极掺杂制程时，杂质掺杂轮廓(Dopant Profile)也会随着斜面的倾斜方向而和先前的所有实施例不同。据此，最终所形成的基体区111的下边缘以及源极区112的下边缘都会对应斜面的倾斜方向倾斜。
另外，在其他实施例中，可以通过不同的制程步骤来形成内介电层134以及中间介电层133。请参照图11A至图11D，分别显示本发明另一实施例的沟槽式功率半导体元件在各步骤中的局部剖面示意图。图11A至图11D可接续图7A的制程，显示在元件沟槽12中，形成内介电层134以及中间介电层133的详细步骤。
也就是说，在图11A之前，在元件沟槽12内已经先形成绝缘层132以及初始中间介电层133’，且初始中间介电层133’覆盖磊晶层11的表面11S、绝缘层132的两个内侧壁面132a以及底面132b。
接着，如图11A所示，形成第一介电层134’a覆盖初始中间介电层133’的表面。第一介电层134’a的厚度位于磊晶层11的表面11S的厚度较厚，而位于元件沟槽12底部的厚度较薄。
请继续参照图11B，接着，去除位于元件沟槽12底部的第一介电层134’a以及初始中间介电层133’，以形成具有底部开口的第一介电层134a以及具有底部开口的中间介电层133。在本实施例中，位于元件沟槽12底部的绝缘层132可被保留。前述步骤可以通过执行干蚀刻(dry etching)制程来实现。
接着，如图11C所示，形成一第二介电层134b填入第一介电层134a的底部开口以及中间介电层133的底部开口内。因此，第二介电层134b的底部会连接绝缘层132的底面132b。在本实施例中，第一介电层134a的材料、第二介电层134b的材料以及绝缘层132的材料都相同，例如都是氧化硅。
请参照图11D。在形成位于元件沟槽12下半部的重掺杂半导体材料130’之后，去除位于元件沟槽12上半部的第一介电层134a以及第二介电层134b，并保留位于元件沟槽12下半部的第一介电层134a以及第二介电层134b。
形成重掺杂半导体材料130’的详细步骤可参照前述对应于图7D的说明，在此不再赘述。须说明的是，前述位于元件沟槽12下半部的第一介电层134a以及第二介电层134b共同形成内介电层134。
另外，通过上述步骤所形成的中间介电层133，其第一侧壁部133a与第二侧壁部133b分别具有一转折底部R1、R2，且两个转折底部R1、R2是由绝缘层132的其中一个内侧壁面132a朝向另一个内侧壁面132a的方向延伸，而彼此相对。然而，转折底部R1、R2彼此分隔而形成前述的底部开口，因此，转折底部R1、R2并不会延伸到遮蔽电极130的下方，而和遮蔽电极130重迭。
之后，参照图7E至图7H的步骤。先施以热氧化制程，以形成极间介电层135，之后再形成栅极131、基体区111、源极区112。
请参照图12A至图12C，其分别绘示本发明另一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。另外，图12A至图12C是接续图11A的制程。
如图12A所示，在形成第一介电层134a之后，在去除位于元件沟槽12底部的第一介电层134a以及初始中间介电层133’时，也同步去除位于元件沟槽12底部的绝缘层132，从而裸露元件沟槽12的底表面。
请参照图12B。接着，形成第二介电层134b填入第一介电层134a的底部开口以及中间介电层133的底部开口内，并覆盖元件沟槽12的底表面。因此，第二介电层134b会直接接触元件沟槽12的底表面。
随后，如图12C所示，在元件沟槽12的下半部形成重掺杂半导体材料130’之后，去除位于元件沟槽12上半部的第一介电层134a以及第二介电层134b。
和图11D的实施例相似，本实施例中，位于元件沟槽12下半部的第一介电层134a以及第二介电层134b共同形成内介电层134。后续的步骤可参照图7E至图7H的步骤，来完成沟槽式功率半导体元件的制作。
综上所述，在本发明实施例所提供的沟槽式功率半导体元件T1、T1’、T2、T2’、T3中，由两种相异材料所构成的中间介电层133与内介电层134围绕遮蔽电极130，而中间介电层133位于内介电层134与绝缘层132之间。中间介电层133的底端具有底部开口133h，而内介电层134填入底部开口133h内。如此，在对沟槽式功率半导体元件T1、T1’、T2、T2’、T3施加逆向偏压时，由于沟槽栅极结构13位于元件沟槽12底部的材料较为单纯，可以舒缓元件沟槽12底部的电场分布，从而可在不牺牲导通电阻的条件下，进一步提高元件的崩溃电压。
在提高崩溃电压的情况下，可以进一步优化漂移区110的掺杂浓度，使导通电阻降低，从而提升沟槽式功率半导体元件T1、T1’、T2、T2’、T3操作的电压转换效率。经过模拟测试，证明本发明实施例的沟槽式功率半导体元件T1、T1’、T2、T2’、T3在元件沟槽12底部的电场分布更平缓，从而提高崩溃电压。因此，本发明实施例的沟槽式功率半导体元件T1、T1’、T2、T2’、T3的导通电阻可因此而降低50％。
另外，在本发明实施例所提供的其中一种沟槽式功率半导体元件T1’中，通过以两种相异材料构成的绝缘层132与中间介电层133作为栅绝缘层，可调整栅极131与基体区111之间的功函数，从而减少沟槽式功率半导体元件T1’在逆向偏压下操作时的漏电流(leakage current)。
本发明实施例的沟槽式功率半导体元件的制造方法，可整合于目前现有的半导体制程中，以提供本发明中所提供的沟槽式功率半导体元件T1、T1’、T2、T2’、T3。
以上所述仅为本发明的较佳可行实施例，非因此局限本发明的权利要求的保护范围，故举凡运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求的保护范围内。

Claims (18)

1.一种沟槽式功率半导体元件，其特征在于，所述沟槽式功率半导体元件包括：
一基材；
一磊晶层，位于所述基材上，其中所述磊晶层具有至少一元件沟槽形成于其中；以及
一沟槽栅极结构，位于所述元件沟槽内，其中，所述沟槽栅极结构包括：
一遮蔽电极，设置于至少一所述元件沟槽的底部；一栅极，设置于所述遮蔽电极上并与所述遮蔽电极隔离；一绝缘层，覆盖至少一所述元件沟槽的内壁面；一中间介电层，位于所述绝缘层与所述遮蔽电极之间，其中，所述中间介电层于所述元件沟槽形成一底部开口；以及一内介电层，位于所述中间介电层与所述遮蔽电极之间，其中，所述内介电层的材料与所述中间介电层的材料相异，且所述内介电层填入所述底部开口内。
2.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述中间介电层包括分别位于所述遮蔽电极两相反侧的一第一侧壁部及一第二侧壁部，且所述第一侧壁部的底端与所述第二侧壁部的底端彼此分离而形成所述底部开口，其中所述底部开口的一宽度大于所述遮蔽电极的宽度。
3.如权利要求2所述的沟槽式功率半导体元件，其特征在于，所述第一侧壁部的厚度与所述第二侧壁部的厚度都是沿着所述元件沟槽的深度方向递减。
4.如权利要求2所述的沟槽式功率半导体元件，其特征在于，所述第一侧壁部与所述第二侧壁部都由所述元件沟槽的上半部延伸至所述元件沟槽的下半部。
5.如权利要求2所述的沟槽式功率半导体元件，其特征在于，所述第一侧壁部与所述第二侧壁部都是位于所述元件沟槽的下半部。
6.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述内介电层直接接触所述元件沟槽的底面。
7.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述绝缘层具有两个相对的内侧壁面及一连接所述内侧壁面的底面，所述内介电层的材料与所述绝缘层的材料相同，且所述内介电层在所述底部开口接触所述绝缘层的所述底面。
8.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述的沟槽式功率半导体元件还包括都位于所述磊晶层内的一基体区及一位于所述基体区上的源极区，其中，所述元件沟槽具有一开口端部以及连接所述开口端部的主体部，所述开口端部的内表面为一斜面，且所述开口端部的宽度随着一深度方向从所述磊晶层的表面向下渐缩，且所述源极区的下边缘与所述基体区的下边缘对应所述斜面的倾斜方向而倾斜。
9.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述的沟槽式功率半导体元件还包括一极间介电层隔离所述栅极与所述遮蔽电极，所述极间介电层的顶面与所述内介电层的顶面相互连接而形成一山形曲面，且所述山形曲面的最高点是位于所述遮蔽电极正上方。
10.一种沟槽式功率半导体元件的制造方法，其特征在于，所述沟槽式功率半导体元件的制造方法包括：
形成一磊晶层于一基材上；
形成一元件沟槽于所述磊晶层内；以及
形成一沟槽栅极结构于所述元件沟槽内，其中，形成所述沟槽栅极结构的步骤至少包括：
形成覆盖所述元件沟槽的一内壁面的一绝缘层；形成一中间介电层及一内介电层于所述元件沟槽内，所述中间介电层于所述元件沟槽具有一底部开口，所述内介电层覆盖所述中间介电层并填入所述底部开口内；形成一重掺杂半导体材料于所述元件沟槽的下半部；施以一热氧化处理，以氧化所述重掺杂半导体材料的顶部，而形成一极间介电层，其中，所述重掺杂半导体材料未被氧化的部分形成一遮蔽电极；以及
形成一栅极于所述元件沟槽的上半部，其中，所述栅极通过所述极间介电层与所述遮蔽电极隔离。
11.如权利要求10所述的沟槽式功率半导体元件的制造方法，其特征在于，所述中间介电层包括分别覆盖于两个所述内侧壁面上的一第一侧壁部及一第二侧壁部，所述第一侧壁部的底端与所述第二侧壁部的底端彼此分离而形成所述底部开口，其中，所述底部开口的一宽度大于所述遮蔽电极的宽度。
12.如权利要求11所述的沟槽式功率半导体元件的制造方法，其特征在于，在形成所述栅极的步骤之前，形成所述沟槽栅极结构的步骤还包括：去除部分位于所述元件沟槽上半部的第一侧壁部以及第二侧壁部。
13.如权利要求11所述的沟槽式功率半导体元件的制造方法，其特征在于，所述第一侧壁部的厚度与所述第二侧壁部的厚度都是沿着所述元件沟槽的深度方向递减。
14.如权利要求10所述的沟槽式功率半导体元件的制造方法，其特征在于，所述绝缘层具有两相对的内侧壁面以及连接于两个所述内侧壁面的一底面，其中，形成所述中间介电层与所述内介电层的步骤还包括：去除位于所述元件沟槽底部的所述绝缘层，使所述内介电层直接接触所述元件沟槽底部。
15.如权利要求10所述的沟槽式功率半导体元件的制造方法，其特征在于，在施以所述热氧化处理的步骤中，同步地形成一热氧化层于所述磊晶层的一表面，接着移除所述热氧化层以及所述磊晶层的一表层。
16.如权利要求10所述的沟槽式功率半导体元件的制造方法，其特征在于，在形成所述元件沟槽的步骤中，所述元件沟槽具有一开口端部及连接于所述开口端部的主体部，所述开口端部的内表面是一从所述磊晶层的表面向下延伸至所述主体部的斜面，且所述的沟槽式功率半导体元件的制造方法还进一步包括：形成基体区以及源极区于所述磊晶层内，其中，所述基体区的下边缘以及所述源极区的下边缘都会对应所述斜面的倾斜方向倾斜。
17.如权利要求10所述的沟槽式功率半导体元件的制造方法，其特征在于，形成所述中间介电层与所述内介电层的步骤包括：
在形成所述绝缘层的步骤之后，形成一初始中间介电层覆盖所述绝缘层；
形成一第一介电层，所述第一介电层覆盖所述初始中间介电层；
去除位于所述元件沟槽底部的部分所述第一介电层以及部分所述初始中间介电层，以形成具有所述底部开口的所述中间介电层，以及具有底部开口的所述第一介电层；
形成一第二介电层填入所述第一介电层的底部开口内以及填入所述中间介电层的所述底部开口内；以及
在形成所述重掺杂半导体材料于所述元件沟槽的下半部的步骤之后，去除位于所述元件沟槽上半部的所述第一介电层以及所述第二介电层，以形成所述内介电层。
18.如权利要求17所述的沟槽式功率半导体元件的制造方法，其特征在于，在形成具有所述底部开口的所述中间介电层的步骤中，一并去除位于所述元件沟槽底部的所述绝缘层，且在形成所述第二介电层的步骤中，所述第二介电层直接接触所述元件沟槽的一底表面。
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