CN108962913B - 集成电路器件 - Google Patents

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Abstract

本公开提供了集成电路器件。一种集成电路器件包括：在第一型式逻辑单元中在第一方向上平行地布置的一对参考导电线以及在第二型式逻辑单元中平行地布置的一对交换导电线，其中所述一对参考导电线和所述一对交换导电线中的在不同布线轨迹中的一个参考导电线和一个交换导电线具有相同的平面形状和相同的长度，并延伸以交叉第一型式逻辑单元和第二型式逻辑单元之间的单元边界。

Description

集成电路器件
技术领域
发明构思涉及集成电路器件，更具体地，涉及包括多条导电线的集成电路器件。
背景技术
由于电子技术的发展，近年来半导体器件已经快速地按比例缩小。由于高运行速度以及操作精度在高度按比例缩小的集成电路器件中会是重要的，所以需要提供布线结构，该布线结构包括在相对小的区域内具有稳定的布局结构的导电线。
发明内容
发明构思提供能够保证相邻单元的导电线之间的末端到末端余量(tip-to-tipmargin)以及接触余量的集成电路器件，而不用将严格的设计规则施加到由于按比例缩小而具有减小的面积的器件区域的集成电路器件。
根据发明构思的一方面，提供一种集成电路器件，该集成电路器件包括：多条参考导电线(reference conductive line)，在由第一单元边界限定的第一逻辑单元区域内在第一方向上延伸并沿着彼此平行布置的多条布线轨迹(wiring track)延伸；和多条交换导电线(swap conductive line)，在由第二单元边界限定的第二逻辑单元区域中沿着多条布线轨迹延伸，其中所述多条参考导电线中的至少一条参考导电线包括从第一逻辑单元区域跨过第一单元边界延伸到第二逻辑单元区域中的第一末端部分，并且其中所述多条交换导电线中的至少一条交换导电线包括从第二逻辑单元区域跨过第二单元边界延伸到第一逻辑单元区域中的第一对应末端部分。
根据发明构思的另一方面，提供一种集成电路器件，该集成电路器件包括：第一逻辑单元区域，包括在基板上在第一方向上彼此平行地延伸的第一参考导电线和第二参考导电线；第二逻辑单元区域，包括在基板上在第一方向上彼此平行地延伸的第一交换导电线和第二交换导电线；以及单元边界部分，在第一逻辑单元区域和第二逻辑单元区域之间，其中第一参考导电线包括与单元边界部分间隔开并面对第二逻辑单元区域的第一末端部分，其中第二参考导电线包括从第一逻辑单元区域跨过单元边界部分延伸到第二逻辑单元区域中的第二末端部分，其中第一交换导电线包括与第一参考导电线共线地延伸并跨过单元边界部分延伸到第一逻辑单元区域中以面对第一末端部分的第一对应末端部分，并且其中第二交换导电线包括与第二参考导电线共线地延伸并与单元边界部分间隔开以面对第二末端部分的第二对应末端部分。
根据发明构思的另一方面，提供一种集成电路器件，该集成电路器件包括：第一型式逻辑单元(first version logic cell)，包括在基板上的多条第一栅线以及在所述多条第一栅线上的第一多层布线结构并配置为执行第一功能；第二型式逻辑单元，在基板上与第一型式逻辑单元相邻，包括多条第二栅线以及在所述多条第二栅线上的第二多层布线结构并配置为执行第一功能；一对参考导电线，在第一多层布线结构中在最靠近所述多条第一栅线的第一层级处在第一方向上彼此平行地布置；以及一对交换导电线，在第二多层布线结构中在与第一层级相同的层级处在第一方向上彼此平行地布置，其中所述一对参考导电线和所述一对交换导电线当中的在不同的布线轨迹中的一个参考导电线和一个交换导电线具有相同的平面形状和相同的长度，并且其中所述一个参考导电线和所述一个交换导电线延伸从而分别与第一型式逻辑单元和第二型式逻辑单元之间的单元边界交叉。
附图说明
从以下结合附图的详细描述，发明构思的实施方式将被更清楚地理解，附图中：
图1是示出根据发明构思的实施方式的集成电路器件的示例单元块的平面图；
图2是包括在图1所示的集成电路器件的单元块中的第一型式逻辑单元和第二型式逻辑单元的布线结构的布局图；
图3是用于说明形成图2所示的第二型式逻辑单元的第一对交换导电线至第三对交换导电线的布局的工艺的视图；
图4是示出图1的单元块的局部区域的示例配置的平面图；
图5A是示出根据发明构思的实施方式的集成电路器件的主要配置的平面布局图；
图5B是示出图5A所示的集成电路器件的局部配置的选段的平面布局图；
图6A至图6E是分别沿图5A中的线A-A'、线B-B'、线C-C'、线D-D'和线E-E'截取的剖视图；
图7是示出根据发明构思的另一些实施方式的集成电路器件的主要配置的平面布局图；
图8A是示出根据发明构思的另一些实施方式的集成电路器件的主要配置的平面布局图；
图8B是平面布局图，示出构成图8A所示的集成电路器件的第一型式逻辑单元和第二型式逻辑单元的多层布线结构的局部配置；
图9A和图9B是示出根据发明构思的另一些实施方式的集成电路器件的主要配置的平面布局图；
图10是用于描述根据发明构思的实施方式的制造集成电路器件的方法的流程图；
图11用于更详细地描述根据图10的工艺P510的设计布局的工艺的流程图；以及
图12A和图12B是用于更详细地描述根据图10的工艺P510的设计布局的工艺的平面图。
具体实施方式
在下文，将参照附图详细描述发明构思的实施方式。在整个说明书中相同的部件将由相同的附图标记表示，并且将省略对其的重复描述。
图1是示出根据发明构思的实施方式的集成电路器件10的单元块12的示例的平面图。
参照图1，集成电路器件10的单元块12可以包括多个逻辑单元LC，该多个逻辑单元LC包括用于配置各种电路的电路图案。该多个逻辑单元LC可以在宽度方向(例如X方向)和高度方向(例如Y方向)上布置成矩阵形式。
该多个逻辑单元LC可以每个包括具有根据布局布线(PnR，place and route)技术设计的布局以执行至少一个逻辑功能的电路图案。该多个逻辑单元LC可以执行各种逻辑功能。在一些实施方式中，该多个逻辑单元LC可以分别包括多个标准单元。在一些实施方式中，该多个逻辑单元LC中的至少一些可以执行相同的逻辑功能。在一些实施方式中，该多个逻辑单元LC中的至少一些可以执行不同的逻辑功能。
该多个逻辑单元LC可以包括各种类型的逻辑单元，该各种类型的逻辑单元包括多个电路元件。例如，该多个逻辑单元LC中的一些可以包括AND、NAND、OR、NOR、XOR(异或)、XNOR(同或)、INV(反相器)、ADD(加法器)、BUF(缓冲器)、DLY(延迟)、FIL(过滤器)、多路复用器(MXT/MXIT)、OAI(OR/AND/INVERTER)、AO(AND/OR)、AOI(AND/OR/INVERTER)、D触发器、复位触发器、主从触发器、锁存器和/或其组合，但是发明构思不限于此。
在单元块12中，沿着宽度方向(例如X方向)形成一行R1的多个逻辑单元LC中的至少一些可以具有相同的宽度。此外，形成一行R1的多个逻辑单元LC可以具有相同的高度。然而，发明构思不限于图1中示出的配置。形成一行R1的多个逻辑单元LC中的至少一些可以具有不同的宽度和高度。在形成一行R1的多个逻辑单元LC中的在宽度方向上彼此相邻的两个逻辑单元LC可以彼此直接接触(例如在其间没有距离)。
在形成一行的多个逻辑单元LC中，所述两个相邻的逻辑单元LC可以包括具有相同或相似功能但是具有不同布线结构的多个型式的逻辑单元。例如，该多个逻辑单元LC可以包括在一行R1中彼此相邻的第一型式逻辑单元LC_V1和第二型式逻辑单元LC_V2。第一型式逻辑单元LC_V1和第二型式逻辑单元LC_V2可以执行相同或相似的功能但是可以具有不同的布线结构。在第一型式逻辑单元LC_V1和第二型式逻辑单元LC_V2中，在相同的层级上的导电线可以具有基本上相同的布置并可以具有沿着随意选择的两条布线轨迹相互交换以互换导电线的布线结构的导电线布置结构。
在一些实施方式中，第一型式逻辑单元LC_V1和第二型式逻辑单元LC_V2可以每个具有多层布线结构。第n层级(n是1或更大的整数)布线结构(其是第一型式逻辑单元LC_V1的多层布线结构中的任意层级)可以包括沿着相邻的第一布线轨迹和第二布线轨迹延伸的一对参考布线。在一些实施方式中，逻辑单元的层级指的是在特定方向(例如Y方向)上从逻辑单元的边界起的距离。在一些实施方式中，层级可以表示从逻辑单元的基底起在高度方向(例如Y方向)上的高度。在一些实施方式中，布线轨迹是在逻辑单元的其中设置导电线的层级内的位置。第二型式逻辑单元LC_V2的多层布线结构中的与第n层级相同的层级的布线结构可以包括一对交换导电线，该对交换导电线在与第一布线轨迹和第二布线轨迹相同的高度延伸，具有与所述一对参考布线相同或相似的功能和/或形状，并且彼此互换相应的布线轨迹的位置。
在构成单元块12的一行R1中，相同型式的逻辑单元LC可以在宽度方向(例如X方向)上不彼此相邻地设置。例如，在一行R1中，第一型式逻辑单元LC_V1和第二型式逻辑单元LC_V2可以沿着宽度方向(例如X方向)一个接一个地交替地布置。因此，可以具有其中一个第二型式逻辑单元LC_V2插置在多个第一型式逻辑单元LC_V1中的与其相邻的两个之间的结构。
在图1中，仅对于所述一行R1，第一型式逻辑单元LC_V1和第二型式逻辑单元LC_V2沿着宽度方向逐个交替地布置。然而，构成单元块12中的全部行R1、R2、...R6的多个逻辑单元LC可以每个包括沿着宽度方向逐个交替布置的第一型式逻辑单元LC_V1和第二型式逻辑单元LC_V2。尽管图1示出包括六行R1、R2、...、R6的单元块12，但是这仅是示例。单元块12可以包括根据需要选择的各种数量的行并且每行可以包括根据需要选择的各种数量的逻辑单元。
图2分别示出包括在图1所示的集成电路器件10的单元块12中的第一型式逻辑单元LC_V1和第二型式逻辑单元LC_V2的布线结构的布局图(A)和(B)。
第一型式逻辑单元LC_V1可以具有第一单元边界CB1。第二型式逻辑单元LC_V2可以具有第二单元边界CB2。第一型式逻辑单元LC_V1和第二型式逻辑单元LC_V2每个可以包括在相同的层级沿着第一至第六布线轨迹T1、T2、...、T6延伸的多条导电线。该多条导电线可以是在相同的宽度方向(例如X方向)上延伸的多个布线层。在一些实施方式中，布线层可以是单向的。
第一型式逻辑单元LC_V1可以包括第一对参考导电线RL1、第二对参考导电线RL2和第三对参考导电线RL3。第一对参考导电线RL1可以包括在第一型式逻辑单元LC_V1的宽度方向(X方向)上具有不同长度的第一下部参考导电线RLD1和第一上部参考导电线RLU1。第一下部参考导电线RLD1可以沿着第一布线轨迹T1延伸。第一上部参考导电线RLU1可以沿着第二布线轨迹T2延伸。第一上部参考导电线RLU1可以跨过第一单元边界CB1延伸到第一型式逻辑单元LC_V1的外部。在一些实施方式中，“上部”导电线(例如RLU1)可以在逻辑单元(例如LC_V1)中处于比“下部”导电线(例如RLD1)高的层级处。
第二对参考导电线RL2可以包括在第一型式逻辑单元LC_V1的宽度方向(例如X方向)上具有不同长度的第二下部参考导电线RLD2和第二上部参考导电线RLU2。第二下部参考导电线RLD2可以沿着第三布线轨迹T3延伸。第二上部参考导电线RLU2可以沿着第四布线轨迹T4延伸。
第三对参考导电线RL3可以包括在第一型式逻辑单元LC_V1的宽度方向(例如X方向)上具有不同长度的第三下部参考导电线RLD3和第三上部参考导电线RLU3。第三下部参考导电线RLD3可以沿着第五布线轨迹T5延伸。第三上部参考导电线RLU3可以沿着第六布线轨迹T6延伸。第三上部参考导电线RLU3可以跨过第一单元边界CB1延伸到第一型式逻辑单元LC_V1之外。
第二型式逻辑单元LC_V2可以包括第一对交换导电线SL1、第二对交换导电线SL2以及第三对交换导电线SL3。
第一对交换导电线SL1可以包括在第二型式逻辑单元LC_V2的宽度方向(例如X方向)上具有不同长度的第一下部交换导电线SLD1和第一上部交换导电线SLU1。第一下部交换导电线SLD1可以沿着第一布线轨迹T1延伸。第一上部交换导电线SLU1可以沿着第二布线轨迹T2延伸。第一下部交换导电线SLD1可以跨过第二单元边界CB2延伸到第二型式逻辑单元LC_V2外部。第一下部交换导电线SLD1和第一上部交换导电线SLU1可以具有关于第一上部参考导电线RLU1和第一下部参考导电线RLD1相互交换的布置结构，使得第一型式逻辑单元LC_V1的第一布线轨迹T1和第二布线轨迹T2中的布线结构被交换。因此，第一布线轨迹T1中的第一下部交换导电线SLD1可以具有与第二布线轨迹T2中的第一上部参考导电线RLU1基本上相同的布置结构和/或平面形状并具有沿着宽度方向(例如X方向)相同的长度。在一些实施方式中，物体的平面形状可以指的是如从平面图看到的物体的形状。第二布线轨迹T2中的第一上部交换导电线SLU1可以具有与第一布线轨迹T1中的第一下部参考导电线RLD1基本上相同的布置结构和/或平面形状，并具有沿着宽度方向(例如X方向)相同的长度。
第二对交换导电线SL2可以包括在第二型式逻辑单元LC_V2的宽度方向(例如X方向)上具有不同长度的第二下部交换导电线SLD2和第二上部交换导电线SLU2。第二下部交换导电线SLD2可以沿着第三布线轨迹T3延伸。第二上部交换导电线SLU2可以沿着第四布线轨迹T4延伸。第二下部交换导电线SLD2和第二上部交换导电线SLU2可以具有关于第二上部参考导电线RLU2和第二下部参考导电线RLD2相互交换的布置结构，使得布线结构在第一型式逻辑单元LC_V1的第二下部参考导电线RLD2和第二上部参考导电线RLU2的每个的布线轨迹中互换。因此，第三布线轨迹T3中的第二下部交换导电线SLD2可以具有与第四布线轨迹T4中的第二上部参考导电线RLU2基本上相同的布置结构和/或平面形状，并可以具有沿着宽度方向(例如X方向)相同的长度。第四布线轨迹T4中的第二上部交换导电线SLU2可以具有与第三布线轨迹T3中的第二下部参考导电线RLD2基本上相同的布置结构和/或平面形状，并可以具有沿着宽度方向(例如X方向)相同的长度。
第三对交换导电线SL3可以包括在第二型式逻辑单元LC_V2的宽度方向(例如X方向)上具有不同长度的第三下部交换导电线SLD3和第三上部交换导电线SLU3。第三下部交换导电线SLD3可以沿着第五布线轨迹T5延伸。第三上部交换导电线SLU3可以沿着第六布线轨迹T6延伸。第三下部交换导电线SLD3可以跨过第二单元边界CB2延伸到第二型式逻辑单元LC_V2之外。第三对交换导电线SL3的第三下部交换导电线SLD3和第三上部交换导电线SLU3可以具有相互交换的布置结构，使得布线结构在第一型式逻辑单元LC_V1的第三下部参考导电线RLD3和第三上部参考导电线RLU3的每个的布线轨迹中互换。因此，第五布线轨迹T5中的第三下部交换导电线SLD3可以具有与第六布线轨迹T6中的第三上部参考导电线RLU3基本上相同的布置结构和/或平面形状，并具有沿着宽度方向(例如X方向)相同的长度。第六布线轨迹T6中的第三上部交换导电线SLU3可以具有与第五布线轨迹T5中的第三下部参考导电线RLD3基本上相同的布置结构和/或平面形状，并具有沿着宽度方向(例如X方向)相同的长度。
图3是用于说明形成图2所示的第二型式逻辑单元LC_V2的第一对至第三对交换导电线SL1、SL2和SL3的布局的工艺的视图。
参照图3，第二型式逻辑单元LC_V2的第一对至第三对交换导电线SL1、SL2和SL3的布局可以从第一型式逻辑单元LC_V1的第一对至第三对参考导电线RL1、RL2和RL3获得。也就是，为了形成第二型式逻辑单元LC_V2的第一对交换导电线SL1的布局，设置在第二型式逻辑单元LC_V2的第一布线轨迹T1中的第一下部交换导电线SLD1的布局可以设计为与设置在第一型式逻辑单元LC_V1的第二布线轨迹T2中的第一上部参考导电线RLU1的布局相同，设置在第二型式逻辑单元LC_V2的第二布线轨迹T2中的第一上部交换导电线SLU1的布局可以设计为与设置在第一型式逻辑单元LC_V1的第一布线轨迹T1中的第一下部参考导电线RLD1的布局相同。类似地，第二型式逻辑单元LC_V2的第二对交换导电线SL2和第三对交换导电线SL3的布局可以通过利用第一型式逻辑单元LC_V1的第二对参考导电线RL2和第三对参考导电线RL3而形成。
图4是示出图1的单元块12的局部区域的示例配置的平面图。图4示出彼此相邻布置的第一型式逻辑单元LC_V1和第二型式逻辑单元LC_V2。
参照图4，第一型式逻辑单元LC_V1的第一单元边界CB1和第二型式逻辑单元LC_V2的第二单元边界CB2可以局部地彼此重叠。
第一型式逻辑单元LC_V1的第一上部参考导电线RLU1和第三上部参考导电线RLU3可以分别包括从由第一单元边界CB1限定的第一逻辑单元区域CA1的内部跨过第一单元边界CB1延伸到第二逻辑单元区域CA2的末端部分RT1和RT2。
第二型式逻辑单元LC_V2的第一下部交换导电线SLD1和第三下部交换导电线SLD3可以分别包括从由第二单元边界CB2限定的第二逻辑单元区域CA2的内部跨过第二单元边界CB2延伸到第一逻辑单元区域CA1的对应末端部分TP1和TP2。
第一型式逻辑单元LC_V1的布线的第一布线轨迹T1(见图2)中的第一下部参考导电线RLD1可以沿着从第一下部交换导电线SLD1延伸的线延伸。在一些实施方式中，第一下部参考导电线RLD1可以与第一下部交换导电线SLD1共线地延伸。第一下部参考导电线RLD1可以包括在与第一下部交换导电线SLD1的对应末端部分TP1间隔开的位置面对第一下部交换导电线SLD1的对应末端部分TP1的末端部分RT3。末端部分RT3的位置可以在第一逻辑单元区域CA1中与第一单元边界CB1充分地间隔开，因此可以在末端部分RT3和对应末端部分TP1之间获得足够的绝缘距离。
第二型式逻辑单元LC_V2的布线的第二布线轨迹T2(见图2)中的第一上部交换导电线SLU1可以沿着从第一上部参考导电线RLU1延伸的线延伸(例如共线地延伸)，并可以包括在与第一上部参考导电线RLU1的末端部分RT1间隔开的位置面对第一上部参考导电线RLU1的末端部分RT1的对应末端部分TP3。对应末端部分TP3的位置可以在第二逻辑单元区域CA1中与第二单元边界CB2充分地间隔开，因此可以在末端部分RT1和对应末端部分TP3之间获得足够的绝缘距离。
因而，当第一对参考导电线RL1和第一对交换导电线SL1包括分别跨过第一单元边界CB1和第二单元边界CB2延伸到第一逻辑单元区域CA1和第二逻辑单元区域CA2之外的导电线时，在第一对参考导电线RL1和第一对交换导电线SL1之间可以获得足够的绝缘距离，因此可以防止其间的短路。类似地，在第二对参考导电线RL2和第二对交换导电线SL2之间以及在第三对参考导电线RL3和第三对交换导电线SL3之间可以获得足够的绝缘距离。因此，可以防止其间的短路。
尽管参照图2至图4描述了包括三对交换导电线的第二型式逻辑单元LC_V2的示例，该三对交换导电线的在每个布线轨迹中的布线结构被交换用于三对参考导电线，但是发明构思不限于此。例如，根据需要，根据发明构思的集成电路器件可以包括第二型式逻辑单元LC_V2，该第二型式逻辑单元LC_V2包括至少一对交换导电线，该至少一对交换导电线的布线结构在从第一型式逻辑单元LC_V1中选择的至少一对参考导电线的每个的布线轨迹中被交换。
图5A是示出根据发明构思的实施方式的集成电路器件100的主要配置的平面布局图。图5B是示出图5A所示的集成电路器件100的局部配置的摘录的平面布局图。图6A至图6E是分别沿着图5A中的线A-A'、线B-B'、线C-C'、线D-D'和线E-E'截取的剖视图。
参照图5A至图6E描述在6T逻辑单元中具有四个M0布线轨迹的集成电路器件100的示例配置，该6T逻辑单元包括鳍形场效应晶体管(FinFET)元件并具有对应于六条布线的单元高度，该六条布线具有最小的布线宽度。在本说明书中，术语“M0布线”指的是形成在多条栅线上的多层布线结构当中的形成在最靠近所述多条栅线的层级处的布线。构成M0布线的多条导电线可以是在与所述多条栅线的延伸方向交叉的方向上彼此平行地延伸的多个布线层。在一些实施方式中，布线层可以是单向的。
参照图5A至图6E，集成电路器件100可以包括在基板110上在宽度方向(例如X方向)上彼此相邻设置并执行彼此相同或相似的功能的第一型式逻辑单元LCA_V1和第二型式逻辑单元LCA_V2。
限定第一型式逻辑单元LCA_V1的第一逻辑单元区域LCA1的第一单元边界CB1和限定第二型式逻辑单元LCA_V2的第二逻辑单元区域LCA2的第二单元边界CB2可以在沿着高度方向(例如Y方向)延伸的单元边界CB0中彼此重叠。
基板110具有在水平方向(例如X-Y平面方向)上延伸的主表面110A。基板110可以包括元素半导体诸如Si或Ge、或者化合物半导体诸如例如SiGe、SiC、GaAs、InAs或InP。基板110可以包括导电区，例如掺杂有杂质的阱，或掺杂有杂质的结构。
第一型式逻辑单元LCA_V1和第二型式逻辑单元LCA_V2可以每个包括第一器件区域RX1和第二器件区域RX2，在该第一器件区域RX1和第二器件区域RX2中形成从基板110突出的多个鳍型有源区AC。在第一型式逻辑单元LCA_V1和第二型式逻辑单元LCA_V2中，器件间隔离区DTA可以设置在第一器件区域RX1和第二器件区域RX2之间。
多个鳍型有源区AC可以沿着宽度方向(例如X方向)彼此平行地延伸。器件隔离层112可以形成在多个鳍型有源区AC之间，该多个鳍型有源区AC可以以鳍形突出在器件隔离层112之上。
多个栅绝缘层118和多条栅线GL可以在基板110上在与多个鳍型有源区AC相交的方向(例如Y方向)上延伸。多个栅绝缘层118和多条栅线GL可以延伸并同时覆盖多个鳍型有源区AC的每个的上表面和两个侧壁以及器件隔离层112的上表面。多个MOS晶体管可以在第一器件区域RX1和第二器件区域RX2中沿着多条栅线GL形成。多个MOS晶体管可以每个由三维结构的MOS晶体管构成，在该三维结构的MOS晶体管中沟道形成在多个鳍型有源区AC的上表面和两个侧壁处。
虚设栅线DGL可以沿着第一单元边界CB1和第二单元边界CB2的沿着高度方向(例如Y方向)延伸的部分延伸。虚设栅线DGL还可以设置在第一单元边界CB1和第二单元边界CB2彼此重叠的单元边界CB0中。虚设栅线DGL可以包括与多条栅线GL相同的材料，但是可以在集成电路器件100的操作期间保持在电浮置状态，因此虚设栅线DGL可以用作第一型式逻辑单元LCA_V1和第二型式逻辑单元LCA_V2之间的电隔离区域。沿着单元边界CB0延伸的虚设栅线DGL可以覆盖第一逻辑单元区域LCA1的一部分和第二逻辑单元区域LCA2的一部分。
多条栅线GL和多条虚设栅线DGL可以在宽度方向(例如X方向)上具有相同的宽度并可以沿着宽度方向(例如X方向)以恒定节距布置。也就是，在宽度方向(例如X方向)上，在构成第一型式逻辑单元LCA_V1的多条栅线GL当中的相邻的两条栅线GL之间的间隔距离和在构成第二型式逻辑单元LCA_V2的栅线GL当中的相邻的两条栅线GL之间的间隔距离可以彼此相等。在构成第一型式逻辑单元LCA_V1的多条栅线GL当中的最靠近单元边界CB0的栅线GL与沿着单元边界CB0延伸的虚设栅线DGL之间的间隔距离可以等于在构成第二型式逻辑单元LCA_V2的栅线GL当中的最靠近单元边界CB0的栅线GL与沿着单元边界CB0延伸的虚设栅线DGL之间的间隔距离。
在第一型式逻辑单元LCA_V1和第二型式逻辑单元LCA_V2中，多个栅绝缘层118可以由硅氧化物层、高k层或其组合形成。高k层可以由具有大于硅氧化物层的介电常数的介电常数的材料制成。例如，栅绝缘层118可以包括具有约10至约25的介电常数的金属氧化物和/或金属氮氧化物。例如，高k电介质层可以由铪氧化物制成，但是发明构思不限于此。
在第一型式逻辑单元LCA_V1和第二型式逻辑单元LCA_V2中，多条栅线GL和多条虚设栅线DGL可以具有其中金属氮化物层、金属层、导电盖层和间隙填充层被顺序地层叠的结构。金属氮化物层和金属层可以包括从Ti、Ta、W、Ru、Nb、Mo和Hf中选择的至少一种金属。间隙填充金属层可以由W层和/或Al层形成。多条栅线GL和多条虚设栅线DGL可以每个包括功函数金属包含层。功函数金属包含层可以包括从Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中选择的至少一种金属。多条栅线GL和多条虚设栅线DGL可以包括TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构、或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构，但是发明构思不限于此。多条栅线GL的每条具有由绝缘盖图案122覆盖的顶表面和由绝缘间隔物124覆盖的侧壁。绝缘盖图案122和绝缘间隔物124的每个可以由硅氮化物层形成。
多个源极区/漏极区116可以形成在多个鳍型有源区AC上。多个源极区/漏极区116可以通过源极/漏极接触插塞CT1和第一通路接触VC1连接到构成M0布线的导电线。多条栅线GL可以通过栅极接触插塞CT2和第二通路接触VC2连接到构成M0布线的导电线。
在第一型式逻辑单元LCA_V1中，M0布线可以包括沿着第一型式逻辑单元LCA_V1的高度方向(例如Y方向)顺序地布置的第一至第四参考导电线RL11、RL12、RL13和RL14。在第二型式逻辑单元LCA_V2中，M0布线可以包括沿着第二型式逻辑单元LCA_V2的高度方向(例如Y方向)顺序地布置的第一至第四交换导电线SL11、SL12、SL13和SL14。第一交换导电线SL11可以布置在具有与第一参考导电线RL11相同的高度的布线轨迹中。第二交换导电线SL12可以布置在具有与第二参考导电线RL12相同的高度的布线轨迹中。第三交换导电线SL13可以布置在具有与第三参考导电线RL13相同的高度的布线轨迹中。第四交换导电线SL14可以布置在具有与第四参考导电线RL14相同的高度的布线轨迹中。
多个源极/漏极接触插塞CT1和多个栅极接触插塞CT2可以通过在多个鳍型有源区AC和多条栅线GL上(在一些实施方式中覆盖多个鳍型有源区AC和多条栅线GL)的第一层间绝缘层132而相互绝缘。多个源极/漏极接触插塞CT1和多个栅极接触插塞CT2可以通过第二层间绝缘层134而相互绝缘。多个第一通路接触VC1和多个第二通路接触VC2可以通过第三层间绝缘层136而相互绝缘。构成M0布线的第一至第四参考导电线RL11、RL12、RL13和RL14以及第一至第四交换导电线SL11、SL12、SL13和SL14可以设置在第三层间绝缘层136上并可以通过第四层间绝缘层138而相互绝缘。第一至第四参考导电线RL11、RL12、RL13和RL14以及第一至第四交换导电线SL11、SL12、SL13和SL14可以包括在宽度方向(例如X方向)上彼此平行地延伸的布线层。在一些实施方式中，布线层可以是单向的。第一至第四层间绝缘层132、134、136和138可以由硅氧化物层形成。
在第一型式逻辑单元LCA_V1和第二型式逻辑单元LCA_V2中，接地线VSS可以通过源极/漏极接触插塞CT1连接到第一器件区域RX1中的有源区AC，电源线VDD可以通过源极/漏极接触插塞CT1连接到第二器件区域RX2中的有源区AC。接地线VSS和电源线VDD可以与构成M0布线的第一至第四参考导电线RL11、RL12、RL13和RL14以及第一至第四交换导电线SL11、SL12、SL13和SL14一起彼此平行地延伸。接地线VSS和电源线VDD可以与第一至第四参考导电线RL11、RL12、RL13和RL14以及第一至第四交换导电线SL11、SL12、SL13和SL14同时形成。第一型式逻辑单元LCA_V1和第二型式逻辑单元LCA_V2中的每个的高度可以沿着接地线VSS和电源线VDD之间的最短距离方向(Y方向)限定。
第一至第四参考导电线RL11、RL12、RL13和RL14、第一至第四交换导电线SL11、SL12、SL13和SL14、接地线VSS和电源线VDD可以每个包括阻挡层和布线导电层。阻挡层可以由TiN、TaN或其组合制成。布线导电层可以由Co、Cu、W、其合金或其组合制成。CVD、ALD和/或电镀工艺可以用于形成第一至第四参考导电线RL11、RL12、RL13和RL14、第一至第四交换导电线SL11、SL12、SL13和SL14、接地线VSS、电源线VDD、在其下面的第一通路接触VC1和/或第二通路接触VC2。
第一型式逻辑单元LCA_V1的第一参考导电线RL11和第二参考导电线RL12以及第二型式逻辑单元LCA_V2的第一交换导电线SL11和第二交换导电线SL12可以具有其中彼此相邻的布线轨迹中的布线结构被交换的布置结构。因此，第一参考导电线RL11和第二交换导电线SL12可以具有基本上相同的布置结构、平面形状和/或长度。此外，第二参考导电线RL12和第一交换导电线SL11可以具有基本上相同的布置结构、平面形状和/或长度。
第二参考导电线RL12可以包括从第一逻辑单元区域LCA1的内部跨过单元边界CB0延伸到第二逻辑单元区域LCA2中的末端部分RT12。布置为沿着从第二参考导电线RL12延伸的线延伸(例如共线地延伸)的第二交换导电线SL12可以与单元边界CB0间隔开地设置，并包括在间隔位置面对末端部分RT12的对应末端部分CT12从而确保与末端部分RT12足够的绝缘距离IND1(见图5B)。这样，第二参考导电线RL12可以包括延伸到第二逻辑单元区域LCA2中同时确保第二参考导电线RL12和与其相邻的第二交换导电线SL12之间的足够的绝缘距离IND1的末端部分RT12。在一些实施方式中，尽管用于连接第二参考导电线RL12和源极/漏极接触插塞CT1的第一通路接触VC1形成在离单元边界CB0的相对短的距离处，但是可以确保第二参考导电线RL12和第一通路接触VC1之间的足够的接触余量。在这点上，多个源极/漏极接触插塞CT1当中的通过第一通路接触VC1连接到第二参考导电线RL12的源极/漏极接触插塞CT1可以包括与其它源极/漏极接触插塞CT1相比具有沿着高度方向(例如Y方向)进一步延伸的长度的源极/漏极接触插塞ECT1。如图5A和图5B所示，延长的源极/漏极接触插塞ECT1可以在第一器件区域RX1和器件间隔离区DTA之上延伸。
第一参考导电线RL11可以与单元边界CB0间隔开地设置并可以包括面对第二逻辑单元区域LCA2的末端部分RT11。布置为在从第一参考导电线RL11延伸的线上延伸(例如共线地延伸)的第一交换导电线SL11可以包括跨过单元边界CB0延伸到第一逻辑单元LCA1中的对应末端部分CT11。第一交换导电线SL11的对应末端部分CT11可以面对第一参考导电线RL11的末端部分RT11。
沿着单元边界CB0延伸的虚设栅线DGL可以包括在第二参考导电线RL12的末端部分RT12下面和/或与第二参考导电线RL12的末端部分RT12垂直地重叠(例如在垂直于X方向和Y方向的方向上)的部分以及在第一交换导电线SL11的对应末端部分CT11下面和/或与第一交换导电线SL11的对应末端部分CT11垂直地重叠(例如在垂直于X方向和Y方向的方向上)的部分。
参照图5B，连接到第二参考导电线RL12的第一通路接触VC1与第一单元边界CB1之间的最小距离MN1可以与连接到第一交换导电线SL11的第一通路接触VC1与第二单元边界CB2之间的最小距离MN2相同。经由第一通路接触VC1连接到第二参考导电线RL12的源极/漏极接触插塞CT1可以包括如上所述的延长的源极/漏极接触插塞ECT1。因此，沿着高度方向(例如Y方向)，通过第一通路接触VC1连接到第二参考导电线RL12的源极/漏极接触插塞CT1的长度可以大于通过第一通路接触VC1连接到第一交换导电线SL11的源极/漏极接触插塞CT1的长度。
第一单元边界CB1与连接在第一参考导电线RL11和栅线GL之间的栅极接触插塞CT2之间的最小距离MN3可以与第二单元边界CB2与连接在第二交换导电线SL12和栅线GL之间的栅极接触插塞CT2之间的最小距离MN4相同。
第一型式逻辑单元LCA_V1的第三参考导电线RL13和第四参考导电线RL14以及第二型式逻辑单元LCA_V2的第三交换导电线SL13和第四交换导电线SL14可以具有其中彼此相邻的两个布线轨迹中的布线结构被交换的布置结构。因此，第三参考导电线RL13和第四交换导电线SL14可以具有基本上相同的布置结构、平面形状和/或长度。此外，第四参考导电线RL14和第三交换导电线SL13可以具有基本上相同的布置结构、平面形状和/或长度。
沿着单元边界CB0延伸的虚设栅线DGL可以包括在第四参考导电线RL14下面和/或与第四参考导电线RL14垂直地重叠的部分以及在第三交换导电线SL13下面和/或与第三交换导电线SL13垂直地重叠的部分。
经由第一通路接触VC1连接到第三交换导电线SL13的源极/漏极接触插塞CT1可以包括延长的源极/漏极接触插塞ECT1。因此，沿着高度方向(例如Y方向)，通过第一通路接触VC1连接到第三交换导电线SL13的源极/漏极接触插塞CT1的长度可以大于经由第一通路接触VC1连接到第四参考导电线RL14的源极/漏极接触插塞CT1的长度。
图5A至图6E中示出的第一型式逻辑单元LCA_V1和第二型式逻辑单元LCA_V2可以构成图1中示出的单元块12的一部分。
图7是示出根据发明构思的另一些实施方式的集成电路器件200的主要配置的平面布局图。将参照图7描述在7.5T逻辑单元中具有五个M0布线轨迹的集成电路器件200的示例配置。
参照图7，在集成电路器件200中，虚设栅线DGL可以沿着在宽度方向(例如X方向)上彼此相邻设置的第一型式逻辑单元LCB_V1和第二型式逻辑单元LCB_V2的单元边界CB0延伸。第一型式逻辑单元LCB_V1和第二型式逻辑单元LCB_V2可以执行相同或相似的功能。
在第一型式逻辑单元LCB_V1和第二型式逻辑单元LCB_V2中，三个鳍型有源区AC可以在宽度方向(例如X方向)上在第一器件区域RX1和第二器件区域RX2的每个中延伸。在第一型式逻辑单元LCB_V1和第二型式逻辑单元LCB_V2中，器件间隔离区DTA可以设置在第一器件区域RX1和第二器件区域RX2之间。
在第一型式逻辑单元LCB_V1中，M0布线可以包括沿着第一型式逻辑单元LCB_V1的高度方向(例如Y方向)顺序地布置的第一至第五参考导电线RL21、RL22、RL23、RL24和RL25。在第二型式逻辑单元LCB_V2中，M0布线可以包括沿着第二型式逻辑单元LCB_V2的高度方向(例如Y方向)顺序地布置的第一至第五交换导电线SL21、SL22、SL23、SL24和SL25。第一交换导电线SL21可以设置在具有与第一参考导电线RL21相同的高度的布线轨迹上。第二交换导电线SL22可以设置在具有与第二参考导电线RL22相同的高度的布线轨迹上。第三交换导电线SL23可以布置在具有与第三参考导电线RL23相同的高度的布线轨迹中。第四交换导电线SL24可以布置在具有与第四参考导电线RL24相同的高度的布线轨迹上。第五交换导电线SL25可以设置在具有与第五参考导电线RL25相同的高度的布线轨迹上。
接地线VSS和电源线VDD可以平行于处于相同层级的第一至第五参考导电线RL21、RL22、RL23、RL24和RL25以及第一至第五交换导电线SL21、SL22、SL23、SL24和SL25延伸。第一至第五参考导电线RL21、RL22、RL23、RL24和RL25以及第一至第五交换导电线SL21、SL22、SL23、SL24和SL25的形成材料和形成方法与参照图5A至图6E关于第一至第四参考导电线RL11、RL12、RL13和RL14以及第一至第四交换导电线SL11、SL12、SL13和SL14描述的基本上相同。
第一型式逻辑单元LCB_V1的第一参考导电线RL21和第二参考导电线RL22以及第二型式逻辑单元LCB_V2的第一交换导电线SL21和第二交换导电线SL22可以具有其中彼此相邻的两个布线轨迹中的布线结构被交换的布置结构。因此，第一参考导电线RL21和第二交换导电线SL22可以具有基本上相同的布置、平面形状和/或长度，第二参考导电线RL22和第一交换导电线SL21可以具有基本上相同的布置结构、平面形状和/或长度。
第一参考导电线RL21可以包括跨过单元边界CB0延伸到第二型式逻辑单元LCB_V2的第二单元边界CB2中的末端部分RT21。第一交换导电线SL21可以沿着从第一参考导电线RL21延伸的线延伸(例如共线地延伸)并可以与单元边界CB0间隔开地设置，并包括在间隔开的位置面对末端部分RT21的对应末端部分CT21从而确保与末端部分RT21足够的绝缘距离IND2。这样，第一参考导电线RL21可以包括延伸到第二型式逻辑单元LCB_V2中并同时确保第一参考导电线RL21和与其相邻的第一交换导电线SL21之间的足够的绝缘距离IND2的末端部分RT21。在一些实施方式中，尽管用于连接第一参考导电线RL21和源极/漏极接触插塞CT1的第一通路接触VC1可以形成在离单元边界CB0相对短的距离处，但是可以确保第一参考导电线RL21和第一通路接触VC1之间的足够的接触余量。
第二参考导电线RL22可以包括与单元边界CB0间隔开且设置在第一单元边界CB1中并面对第二型式逻辑单元LCB_V2的第二交换导电线SL22的末端部分RT22。第二交换导电线SL22可以沿着从第二参考导电线RL22延伸的线延伸并可以包括跨过单元边界CB0延伸到第一型式逻辑单元LCB_V1中的对应末端部分CT22。第二交换导电线SL22的对应末端部分CT22可以面对第二参考导电线RL22的末端部分RT22。
沿着单元边界CB0延伸的虚设栅线DGL可以包括在第一参考导电线RL21的末端部分RT21下面和/或与第一参考导电线RL21的末端部分RT21垂直地重叠(例如在垂直于X方向和Y方向的方向上)的部分以及在第二交换导电线SL22的对应末端部分CT22下面和/或与第二交换导电线SL22的对应末端部分CT22垂直地重叠(例如在垂直于X方向和Y方向的方向上)的部分。
连接到第一参考导电线RL21的第一通路接触VC1与第一单元边界CB1之间的最小距离MN5可以等于连接到第二交换导电线SL22的第一通路接触VC1与第二单元边界CB2之间的最小距离MN6。
第一型式逻辑单元LCB_V1的第四参考导电线RL24和第五参考导电线RL25以及第二型式逻辑单元LCB_V2的第四交换导电线SL24和第五交换导电线SL25可以具有其中彼此相邻的两个布线轨迹中的布线结构被交换的布置结构。因此，第四参考导电线RL24和第五交换导电线SL25可以具有基本上相同的布局结构、平面形状和/或长度。此外，第五参考导电线RL25和第四交换导电线SL24可以具有基本上相同的布置结构、平面形状和/或长度。
沿着单元边界CB0延伸的虚设栅线DGL可以包括在第五参考导电线RL25下面和/或与第五参考导电线RL25垂直地重叠(例如在垂直于X方向和Y方向的方向上)的部分以及在第四交换导电线SL24下面和/或与第四交换导电线SL24垂直地重叠(例如在垂直于X方向和Y方向的方向上)的部分。
图7中示出的第一型式逻辑单元LCB_V1和第二型式逻辑单元LCB_V2可以构成图1中示出的单元块12的一部分。
图8A是示出根据发明构思的另一些实施方式的集成电路器件300的主要配置的平面布局图。将参照图8A描述在7.5T逻辑单元中具有五个M0布线轨迹的集成电路器件300的示例配置。
参照图8A，集成电路器件300可以包括在宽度方向(例如X方向)上彼此相邻的第一型式逻辑单元LCC_V1和第二型式逻辑单元LCC_V2。第一型式逻辑单元LCC_V1的第一单元边界CB1和第二型式逻辑单元LCC_V2的第二单元边界CB2可以在单元边界CB0处彼此重叠。虚设栅线DGL可以沿着单元边界CB0延伸。第一型式逻辑单元LCC_V1和第二型式逻辑单元LCC_V2可以执行相同或相似的功能。
在第一型式逻辑单元LCC_V1和第二型式逻辑单元LCC_V2中，多个鳍型有源区AC可以在宽度方向(例如X方向)上在第一器件区域RX1和第二器件区域RX2的每个中延伸。在第一型式逻辑单元LCC_V1和第二型式逻辑单元LCC_V2中，器件间隔离区DTA可以设置在第一器件区域RX1和第二器件区域RX2之间。
在第一型式逻辑单元LCC_V1中，M0布线可以包括沿着第一型式逻辑单元LCC_V1的高度方向顺序地布置的第一至第五参考导电线RL31A、RL31B、RL32、RL33A、RL33B、RL34和RL35。在第二型式逻辑单元LCC_V2中，M0布线可以包括沿着第二型式逻辑单元LCC_V2的高度方向(例如Y方向)顺序地布置的第一至第五交换导电线SL31、SL32A、SL32B、SL33A、SL33B、SL34和SL35。第一交换导电线SL31可以布置在具有与第一参考导电线RL31A和RL31B相同的高度的布线轨迹上。第二交换导电线SL32A和SL32B可以布置在具有与第二参考导电线RL32相同的高度的布线轨迹上。第三交换导电线SL33A和SL33B可以布置在具有与第三参考导电线RL33A和RL33B相同的高度的布线轨迹上。第四交换导电线SL34可以布置在具有与第四参考导电线RL34相同的高度的布线轨迹上。第五交换导电线SL35可以设置在具有与第五参考导电线RL35相同的高度的布线轨迹上。
接地线VSS和电源线VDD可以与处于相同层级的第一至第五参考导电线RL31A、RL31B、RL32、RL33A、RL33B、RL34和RL35以及第一至第五交换导电线SL31、SL32A、SL32B、SL33A、SL33B、SL34和SL35一起彼此平行地延伸。第一至第五参考导电线RL31A、RL31B、RL32、RL33A、RL33B、RL34和RL35以及第一至第五交换导电线SL31、SL32A、SL32B、SL33A、SL33B、SL34和SL35的形成材料和形成方法与参照图5A至图6E关于第一至第四参考导电线RL11、RL12、RL13和RL14以及第一至第四交换导电线SL11、SL12、SL13和SL14的描述相同。
第一参考导电线RL31A和RL31B以及第二交换导电线SL32A和SL32B可以具有基本上相同的布置结构、平面形状和/或长度，但是可以设置在不同的布线轨迹中。第二参考导电线RL32和第一交换导电线SL31可以具有基本上相同的布置结构、平面形状和/或长度，但是可以设置在不同的布线轨迹中。也就是，第一参考导电线RL31A和RL31B和第二参考导电线RL32以及第一交换导电线SL31和第二交换导电线SL32A和SL32B可以具有其中彼此相邻的两个布线轨迹中的布线结构被交换的布置结构。
沿着单元边界CB0延伸的虚设栅线DGL可以包括在第一参考导电线RL31B下面和/或与第一参考导电线RL31B垂直地重叠(例如在垂直于X方向和Y方向的方向上)的部分以及在第二交换导电线SL32A下面和/或与第二交换导电线SL32A垂直地重叠(例如在垂直于X方向和Y方向的方向上)的部分。
第一型式逻辑单元LCC_V1的第四参考导电线RL34和第五参考导电线RL35以及第二型式逻辑单元LCC_V2的第四交换导电线SL34和第五交换导电线SL35可以具有其中彼此相邻的两个布线轨迹中的布线结构被交换的布置结构。因此，第四参考导电线RL34和第五交换导电线SL35可以具有基本上相同的布置结构、平面形状和/或长度。此外，第五参考导电线RL35和第四交换导电线SL34可以具有基本上相同的布置结构、平面形状和/或长度。
第五参考导电线RL35可以包括从第一型式逻辑单元LCC_V1跨过单元边界CB0延伸到第二型式逻辑单元LCC_V2中的末端部分RT35。第五交换导电线SL35可以沿着从第五参考导电线RL35延伸的线延伸(例如共线地延伸)并可以与单元边界CB0间隔开地设置。在一些实施方式中，第五交换导电线SL35可以包括在间隔开的位置面对末端部分RT35的对应末端部分CT35从而确保与末端部分RT35的足够的绝缘距离IND3。这样，第五参考导电线RL35可以包括延伸到第二型式逻辑单元LCB_V2中并同时确保第五参考导电线RL35和与其相邻的第五交换导电线SL35之间的足够的绝缘距离IND3的末端部分RT35。在一些实施方式中，尽管用于连接第五参考导电线RL35和源极/漏极接触插塞CT1的第一通路接触VC1形成在离单元边界CB0相对短的距离处，但是可以确保第五参考导电线RL35和第一通路接触VC1之间的足够的接触余量。
第四参考导电线RL34可以包括与单元边界CB0间隔开且设置在第一单元边界CB1中并面对第二型式逻辑单元LCC_V2的末端部分RT34。第四交换导电线SL34可以沿着从第四参考导电线RL34延伸的线延伸(例如共线地延伸)并可以包括跨过单元边界CB0延伸到第一型式逻辑单元LCC_V1中的对应末端部分CT34。第四交换导电线SL34的对应末端部分CT34可以面对第四参考导电线RL34的末端部分RT34。
沿着单元边界CB0延伸的虚设栅线DGL可以包括在第五参考导电线RL35的末端部分RT35下面和/或与第五参考导电线RL35的末端部分RT35垂直地重叠(例如在垂直于X方向和Y方向的方向上)的部分以及在第四交换导电线SL34的对应末端部分CT34下面和/或与第四交换导电线SL34的对应末端部分CT34垂直地重叠(例如在垂直于X方向和Y方向的方向上)的部分。
连接到第五参考导电线RL35的第一通路接触VC1与第一单元边界CB1之间的最小距离MN7可以等于连接到第四交换导电线SL34的第一通路接触VC1与第二单元边界CB2之间的最小距离MN8。
图8B是示出构成图8A中示出的集成电路器件300的第一型式逻辑单元LCC_V1和第二型式逻辑单元LCC_V2的多层布线结构的局部配置的平面布局图。
参照图8B，第一型式逻辑单元LCC_V1可以包括第一型式M0布线V1_M0和第一型式M1布线V1_M1，该第一型式M0布线V1_M0包括第一至第五参考导电线RL31A、RL31B、RL32、RL33A、RL33B、RL34和RL35，该第一型式M1布线V1_M1经由第一型式M0布线V1_M0之上的多个第三通路接触VC3连接到第一型式M0布线V1_M0。第一型式M1布线V1_M1可以包括在高度方向(例如Y方向)上延伸从而与第一至第五参考导电线RL31A、RL31B、RL32、RL33A、RL33B、RL34和RL35相交的多条导电线ML1A、ML1B、ML1C、ML1D和ML1E。在一些实施方式中，所述导电线可以是单向的。
第二型式逻辑单元LCC_V2可以包括第二型式M0布线V2_M0和第二型式M1布线V2_M1，该第二型式M0布线V2_M0包括第一至第五交换导电线SL31、SL32A、SL32B、SL33A、SL33B、SL34和SL35，该第二型式M1布线V2_M1经由第二型式M0布线V2_M0之上的多个第三通路接触VC3连接到第二型式M0布线V2_M0。第二型式M1布线V2_M1可以包括在高度方向(例如Y方向)上延伸从而与第一至第五交换导电线SL31、SL32A、SL32B、SL33A、SL33B、SL34和SL35相交的多条导电线ML2A、ML2B、ML2C、ML2D和ML2E。在一些实施方式中，所述导电线可以是单向的。
第一型式逻辑单元LCC_V1的第一型式M1布线V1_M1和第二型式逻辑单元LCC_V2的第二型式M1布线V2_M1可以具有基本上相同的布置结构、平面形状和/或长度。
图8A和图8B中示出的第一型式逻辑单元LCC_V1和第二型式逻辑单元LCC_V2可以构成图1中示出的单元块12的一部分。
图9A是示出根据发明构思的另一些实施方式的集成电路器件400的主要配置的平面布局图。将参照图9A描述在9T逻辑单元中具有六条M0布线轨迹的集成电路器件400的示例配置。在图9A中，与图5A至图8B中的附图标记相同的附图标记表示相同的构件，并且这里将省略对其的详细说明。
参照图9A，集成电路器件400可以包括沿着宽度方向(例如X方向)一个接一个地交替地布置的多个第一型式逻辑单元LCD_V1和多个第二型式逻辑单元LCD_V2。虚设栅线DGL可以在单元边界CB0中延伸。所述多个第一型式逻辑单元LCD_V1和所述多个第二型式逻辑单元LCD_V2可以执行相同或相似的功能。
在所述多个第一型式逻辑单元LCD_V1和所述多个第二型式逻辑单元LCD_V2中，布线可以包括在接地线VSS和电源线VDD之间沿着彼此平行地延伸的六条布线轨迹T1至T6延伸的多条M0导电线M0。
布置在第一型式逻辑单元LCD_V1的第一布线轨迹T1和第二布线轨迹T2中的多条M0导电线M0和布置在第二型式逻辑单元LCD_V2的第一布线轨迹T1和第二布线轨迹T2中的多条M0导电线M0可以具有其中布线结构在第一布线轨迹T1和第二布线轨迹T2中被交换的布置结构。
布置在第一型式逻辑单元LCD_V1的第三布线轨迹T3和第四布线轨迹T4中的多条M0导电线M0和布置在第二型式逻辑单元LCD_V2的第三布线轨迹T3和第四布线轨迹T4中的多条M0导电线M0可以具有其中布线结构在第三布线轨迹T3和第四布线轨迹T4中被交换的布置结构。
布置在第一型式逻辑单元LCD_V1的第五布线轨迹T5和第六布线轨迹T6中的多条M0导电线M0和布置在第二型式逻辑单元LCD_V2的第五布线轨迹T5和第六布线轨迹T6中的多条M0导电线M0可以具有其中布线结构在第五布线轨迹T5和第六布线轨迹T6中被交换的布置结构。
多条M0导电线M0中的一些可以布置为跨过单元边界CB0延伸到相邻的不同型式逻辑单元中。因此，即使用于连接M0导电线M0和源极/漏极接触插塞CT1的第一通路接触VC1形成在离单元边界CB0相对短的距离处，也可以在M0导电线M0和第一通路接触VC1之间确保足够的接触余量。
图9B还示出设置在集成电路器件400的第一型式逻辑单元LCD_V1和第二型式逻辑单元LCD_V2的M0导电线M0之上的多条M1导电线M1。多条M1导电线M1可以包括在高度方向(例如Y方向)上延伸从而与多条M0导电线M0相交的多条导电线。在一些实施方式中，所述导电线可以是单向的。
如参照图9A所述，多条M0导电线M0中的一些可以布置为跨过单元边界CB0延伸到其它相邻的逻辑单元中，因此可以在单元边界CB0附近确保M0导电线M0的接触余量。因此，多条M1导电线M1当中的最靠近单元边界CB0的M1导电线M1可以布置为在非常靠近单元边界CB0而不远离单元边界CB0的位置接近(access)最靠近单元边界CB0的栅线GL。
图10是用于描述根据发明构思的实施方式的制造集成电路器件的方法的流程图。
参照图10，在工艺P510中，设计将要形成的集成电路器件的布局。
为了设计该布局，可以使用具有布局设计工具的计算机系统。在一些实施方式中，可以利用编程语言诸如C语言进行高层设计以设计该布局，并且可以基于该高层设计进行布局设计。布局设计可以包括根据规定的设计规则安置和连接单元库中提供的各种单元的布线工艺。在布线工艺之后，可以验证在设计的布局中存在对设计规则的违反。
图11用于更详细地描述根据图10的工艺P510设计布局的工艺的流程图。
图12A和图12B是用于更详细地描述根据图10的工艺P510设计布局的工艺的平面图。在此示例中，用于形成图9A和图9B中示出的集成电路器件400的布局设计方法将作为示例来描述。
参照图11和图12A，在工艺P510A中，用于形成一个逻辑单元所需的第一单元边界CB1被限定，并且在第一单元边界CB1中沿着多条布线轨迹T1至T6在宽度方向(例如X方向)上彼此平行地延伸的多条导电线标记MK1、MK2、MK3、MK4、MK5和MK6可以设置为形成第一模板型式TPL_V1。第一模板型式TPL_V1还可以包括用于形成接地线VSS和电源线VDD的标记MK7和MK8。
在工艺P510B中，两个相邻的布线轨迹中的彼此平行布置的一对导电线可以从第一模板型式TPL_V1中的多个导电线标记MK1、MK2、MK3、MK4、MK5和MK6中选出。
例如，第一对导电线标记MK1和MK2、第二对导电线标记MK3和MK4、以及第三对导电线标记MK5和MK6可以从多个导电线标记MK1、MK2、MK3、MK4、MK5和MK6中选出。然而，发明构思不限于此。在一些实施方式中，至少一对导电线标记可以从所述三对导电线标记选择。在所选择的导电线标记中构成每对的两个导电线标记可以包括具有离沿着高度方向(例如Y方向)延伸的第一单元边界CB1不同的间隔距离的末端部分。像第一对导电线标记MK1和MK2以及第三对导电线标记MK5和MK6一样，一对导电线标记中的一个可以包括跨过第一单元边界CB1延伸并离开第一模板型式TPL_V1的末端部分，并且另一个可以仅设置在第一单元边界CB1内而不离开第一模板型式TPL_V1。
在工艺P510C中，第二模板型式TPL_V2可以形成为其中来自第一模板型式TPL_V1的两个相邻的布线轨迹中的导电线标记被彼此交换的结构。
在第二模板型式TPL_V2中，第一模板型式TPL_V1的第二布线轨迹T2中的导电线标记MK2可以设置在第一布线轨迹T1中，并且第一模板型式TPL_V1的第一布线轨迹T1中的导电线标记MK1可以设置在第二布线轨迹T2中。类似地，第一模板型式TPL_V1的第三布线轨迹T3和第四布线轨迹T4中的导电线标记MK3和MK4的位置被交换使得第二模板型式TPL_V2的第三布线轨迹T3和第四布线轨迹T4的导电线标记MK4和MK3可以被配置，并且第一模板型式TPL_V1的第五布线轨迹T5和第六布线轨迹T6中的导电线标记MK5和MK6的位置被交换使得第二模板型式TPL_V2的第五布线轨迹T5和第六布线轨迹T6的导电线标记MK6和MK5可以被配置。
参照图11和图12B，在工艺P510D中，第一布局型式LO_V1可以利用第一模板型式TPL_V1形成，第二布局型式LO_V2可以利用第二模板型式TPL_V2形成。
图9A和图9B中示出的第一型式逻辑单元LCD_V1的多条M0导电线M0可以利用第一布局型式LO_V1形成。图9A和图9B中示出的第二型式逻辑单元LCD_V2的多条M0导电线M0可以利用第二布局型式LO_V2形成。
在图11的工艺P510E中，可以形成其中第一布局型式LO_V1和第二布局型式L0_V2沿着宽度方向(例如X方向)交替地布置的布局行。
图9A示出从其中两个第一布局型式LO_V1和两个第二布局型式L0_V2交替布置的布局行获得的集成电路器件400的M0布线。根据发明构思，包括在一个布局行中的第一布局型式LO_V1和第二布局型式L0_V2的每个的数目可以不被具体限于图9A和图9B的配置并可以根据需要来选择。尽管彼此相邻的两个第一型式逻辑单元LCD_V1和第二型式逻辑单元LCD_V2在图9A中示出的集成电路器件400中执行相同或相似的功能，但是发明构思不限于此。也就是，其中一对布线轨迹中的导电线的配置被彼此交换的一对相邻的逻辑单元可以执行不同的功能。
再次参照图10，在工艺P520中，可以对工艺P510中获得的布局执行光学邻近校正(OPC)以校正光刻工艺中可能发生的变形现象。
在工艺P530中，光掩模可以基于根据工艺P520已经经受OPC工艺的布局来形成。
在工艺P540中，集成电路器件可以通过利用根据工艺P530形成的光掩模执行曝光工艺、随后的蚀刻工艺等来制造。
曝光工艺可以利用极紫外线(EUV)、F2受激准分子激光器(157nm)、ArF受激准分子激光器(193nm)或KrF受激准分子激光器(248nm)进行。
在一些实施方式中，单个图案化工艺可以用于实现参照图5A至图9B描述的M0布线结构。在一些实施方式中，为了实现参照图5A至图9B描述的M0布线结构，自对准的双重、三重或四重图案化技术可以用于形成处于M0布线层级的彼此平行地延伸的多条导电线，然后可以执行切割工艺以去除不必要的部分使得最终结构根据期望的布局保留。
将理解，尽管这里使用术语“第一”、“第二”等来描述发明构思的示例实施方式中的构件、区域、层、部分、区段、部件和/或元件，但是这些构件、区域、层、部分、区段、部件和/或元件不应受这些术语限制。这些术语仅用于将一个构件、区域、层、部分、区段、部件或元件与另一构件、区域、层、部分、区段、部件或元件区别开。因此，以下描述的第一构件、区域、层、部分、区段、部件或元件也可以称为第二构件、区域、层、部分、区段、部件或元件，而没有背离发明构思的范围。例如，第一元件也可以称为第二元件，类似地，第二元件也可以称为第一元件，而没有背离发明构思的范围。
为了描述的方便，这里可以使用空间关系术语诸如“在…下面”、“在…之下”、“下”、“在…之上”、“上”等来描述一个元件或特征与另一个(些)元件或特征的如附图所示的关系。将理解，空间关系术语旨在涵盖除了附图中绘出的方向之外装置在使用或操作中的不同取向。例如，如果附图中的装置被翻转，则被描述为在其它元件或特征“下面”或“之下”的元件将会取向在所述其它元件或特征“之上”。因此，示范性术语“在…下面”可以涵盖之上和之下两种取向。装置也可以另外地取向(旋转90度或处于其它的取向)，这里所用的空间相对描述语被相应地解释。
这里使用的术语仅是为了描述特定的实施方式的目的，而不旨在限制示例实施方式。如这里所用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外清楚地指示。还将理解，如果在这里使用，术语“包括”和/或“包含”指定所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或更多个其它特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。
除非另外地限定，否则这里使用的所有术语(包括技术术语和科学术语)都具有发明构思所属的领域内的普通技术人员通常理解的相同的含义。还将理解，术语诸如通用词典中定义的那些术语应当被解释为具有与它们在本说明书和相关领域的背景中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义，除非这里明确地如此限定。
当某个示例实施方式可以被不同地实现时，具体的工艺次序可以不同于所描述的次序来执行。例如，两个相继描述的工艺可以被基本上同时执行或以与描述的次序相反的次序执行。
在附图中，由于例如制造技术和/或公差引起的图示形状的变化是可预期的。因此，发明构思的示例实施方式不应被解释为限于这里所示的区域的具体形状，而是可以被解释为包括由于例如制造工艺引起的形状偏差。例如，示出为矩形形状的蚀刻区域可以是圆化的或某种弯曲形状。因此，附图中示出的区域在本质上是示意的，附图中示出的区域的形状旨在示出器件的区域的具体形状而不旨在限制本发明构思的范围。如这里所用的，术语“和/或”包括一个或更多个相关列举项目的任意和所有组合。诸如“...中的至少一个”的表述，当在一列元件之后时，修饰整列元件而不是修饰该列中的个别元件。
将理解，当一元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件或者可以存在居间的元件。相反，当一元件被称为“直接连接”或“直接联接”到另一元件时，不存在居间的元件。用于描述元件或层之间的关系的其它词语应当以类似的方式解释(例如，“在...之间”与“直接在...之间”、“相邻”与“直接相邻”、“在...上”与“直接在...上”)。
相同的附图标记始终指代相同的元件。因此，相同或相似的附图标记可以参照其它附图来描述，即使它们在相应的附图中没有被提及和描述。此外，没有用附图标记表示的元件可以参照其它附图来描述。
尽管已经参照发明构思的实施方式具体示出和描述了发明构思，但是将理解，可以在其中进行形式和细节上的各种变化，而没有脱离权利要求书的精神和范围。
本申请要求于2017年5月24日在韩国知识产权局提交的韩国专利申请第10-2017-0064389号的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种集成电路器件，包括：
多条参考导电线，在由第一单元边界限定的第一逻辑单元区域内在第一方向上延伸，所述多条参考导电线沿着彼此平行地布置的多条布线轨迹延伸；和
多条交换导电线，在由第二单元边界限定的第二逻辑单元区域中沿着所述多条布线轨迹延伸，
其中所述多条参考导电线中的至少一条参考导电线包括从所述第一逻辑单元区域跨过所述第一单元边界延伸到所述第二逻辑单元区域中的第一末端部分，
其中所述多条交换导电线中的至少一条交换导电线包括从所述第二逻辑单元区域跨过所述第二单元边界延伸到所述第一逻辑单元区域中的第一对应末端部分，以及
其中所述至少一条参考导电线与所述至少一条交换导电线沿着所述多条布线轨迹中不同的布线轨迹延伸。
2.根据权利要求1所述的集成电路器件，其中所述至少一条参考导电线的平面形状与所述至少一条交换导电线的平面形状相同。
3.根据权利要求1所述的集成电路器件，其中，在所述第一方向上，所述至少一条参考导电线的长度与所述至少一条交换导电线的长度相同。
4.根据权利要求1所述的集成电路器件，还包括：单元边界部分，在该单元边界部分中所述第一单元边界和所述第二单元边界彼此重叠；以及沿着所述单元边界部分延伸的虚设栅线，
其中所述虚设栅线包括在所述至少一条参考导电线下面与所述至少一条参考导电线垂直地重叠的第一部分以及在所述至少一条交换导电线下面与所述至少一条交换导电线垂直地重叠的第二部分。
5.根据权利要求1所述的集成电路器件，其中所述多条参考导电线和所述多条交换导电线是在所述第一方向上延伸的布线层。
6.一种集成电路器件，包括：
第一逻辑单元区域，包括在基板上在第一方向上彼此平行地延伸的第一参考导电线和第二参考导电线；
第二逻辑单元区域，包括在所述基板上在所述第一方向上彼此平行地延伸的第一交换导电线和第二交换导电线；以及
单元边界部分，在所述第一逻辑单元区域和所述第二逻辑单元区域之间，
其中所述第一参考导电线包括在所述第一逻辑单元区域内与所述单元边界部分间隔开并面对所述第二逻辑单元区域的第一末端部分，
其中所述第二参考导电线包括从所述第一逻辑单元区域跨过所述单元边界部分延伸到所述第二逻辑单元区域中的第二末端部分，
其中所述第一交换导电线包括与所述第一参考导电线共线地延伸并跨过所述单元边界部分延伸到所述第一逻辑单元区域中以面对所述第一末端部分的第一对应末端部分，并且
其中所述第二交换导电线包括与所述第二参考导电线共线地延伸并在所述第二逻辑单元区域内与所述单元边界部分间隔开以面对所述第二末端部分的第二对应末端部分。
7.根据权利要求6所述的集成电路器件，
其中所述第一逻辑单元区域包括沿着在所述第一方向上彼此平行地延伸的多条第一布线轨迹延伸的多条第一导电线，并且
其中所述第一参考导电线和所述第二参考导电线是所述多条第一导电线当中的两条相邻的第一导电线。
8.根据权利要求6所述的集成电路器件，
其中所述第一参考导电线和所述第二交换导电线在所述第一方向上具有相同的长度，并且
其中所述第二参考导电线和所述第一交换导电线在所述第一方向上具有相同的长度。
9.根据权利要求6所述的集成电路器件，还包括：
多条第一栅线，在所述第一逻辑单元区域内在与所述第一方向相交的第二方向上延伸；
多条第二栅线，在所述第二逻辑单元区域内在所述第二方向上延伸；以及
虚设栅线，沿着所述单元边界部分在所述第二方向上延伸，
其中所述多条第一栅线、所述虚设栅线和所述多条第二栅线在所述第一方向上具有相同的宽度并在所述第一方向上以恒定的节距布置。
10.根据权利要求9所述的集成电路器件，其中所述虚设栅线覆盖所述第一逻辑单元区域的一部分和所述第二逻辑单元区域的一部分。
11.根据权利要求6所述的集成电路器件，还包括：
第一栅线，在所述第一逻辑单元区域的第一有源区上在交叉所述第一方向的第二方向上延伸；
第一源极/漏极区，在所述第一有源区上且在所述第一栅线的一侧；
第一源极/漏极接触插塞，连接在所述第二参考导电线和所述第一源极/漏极区之间；
第二栅线，在所述第二逻辑单元区域的第二有源区上在所述第二方向上延伸；
第二源极/漏极区，在所述第二有源区上且在所述第二栅线的一侧；以及
第二源极/漏极接触插塞，连接在所述第一交换导电线和所述第二源极/漏极区之间，
其中在所述第一方向上从所述第一逻辑单元区域的第一单元边界到所述第一源极/漏极接触插塞的第一最小距离与从所述第二逻辑单元区域的第二单元边界到所述第二源极/漏极接触插塞的第二最小距离相同。
12.根据权利要求11所述的集成电路器件，其中所述第一源极/漏极接触插塞在所述第二方向上的长度大于所述第二源极/漏极接触插塞的长度。
13.根据权利要求6所述的集成电路器件，还包括：
第一栅线，在所述第一逻辑单元区域中在交叉所述第一方向的第二方向上延伸；
第二栅线，在所述第二逻辑单元区域中在所述第二方向上延伸；
第一栅极接触插塞，连接在所述第一参考导电线和所述第一栅线之间；以及
第二栅极接触插塞，连接在所述第二交换导电线和所述第二栅线之间，
其中在所述第一方向上从所述第一逻辑单元区域的第一单元边界到所述第一栅极接触插塞的第一最小距离与从所述第二逻辑单元区域的第二单元边界到所述第二栅极接触插塞的第二最小距离相同。
14.根据权利要求6所述的集成电路器件，其中所述第一逻辑单元区域和所述第二逻辑单元区域配置为执行相同的功能。
15.根据权利要求6所述的集成电路器件，其中所述第一逻辑单元区域和所述第二逻辑单元区域配置为执行不同的功能。
16.一种集成电路器件，包括：
第一型式逻辑单元，包括在基板上的多条第一栅线和在所述多条第一栅线上的第一多层布线结构并配置为执行第一功能；
第二型式逻辑单元，在所述基板上与所述第一型式逻辑单元相邻，所述第二型式逻辑单元包括多条第二栅线和在所述多条第二栅线上的第二多层布线结构并配置为执行所述第一功能；
一对参考导电线，在所述第一多层布线结构中在最靠近所述多条第一栅线的第一层级处在第一方向上彼此平行地布置；以及
一对交换导电线，在所述第二多层布线结构中在与所述第一层级相同的层级处在所述第一方向上彼此平行地布置，
其中所述一对参考导电线和所述一对交换导电线当中的在不同的布线轨迹中的一个参考导电线和一个交换导电线具有相同的平面形状和相同的长度，并且
其中所述一个参考导电线和所述一个交换导电线延伸从而分别与所述第一型式逻辑单元和所述第二型式逻辑单元之间的单元边界交叉。
17.根据权利要求16所述的集成电路器件，还包括：沿着所述单元边界延伸的虚设栅线，
其中所述虚设栅线、所述多条第一栅线和所述多条第二栅线彼此平行地延伸并在所述第一方向上以恒定的节距布置。
18.根据权利要求17所述的集成电路器件，其中所述虚设栅线、所述多条第一栅线和所述多条第二栅线在交叉所述第一方向的方向上延伸。
19.根据权利要求16所述的集成电路器件，
其中所述一对参考导电线包括不交叉所述单元边界的第一参考导电线和跨过所述单元边界延伸的第二参考导电线，
其中所述一对交换导电线包括跨过所述单元边界延伸的第一交换导电线和不交叉所述单元边界的第二交换导电线，并且
其中所述第一参考导电线和所述第一交换导电线沿着从多条相互平行的布线轨迹中选择的第一布线轨迹共线地延伸，所述第二参考导电线和所述第二交换导电线沿着所述多条布线轨迹当中的与所述第一布线轨迹相邻的第二布线轨迹共线地延伸。
20.根据权利要求19所述的集成电路器件，
其中所述第二参考导电线与连接到所述第一型式逻辑单元的第一源极/漏极区的第一源极/漏极接触插塞接触，
其中所述第一交换导电线与连接到所述第二型式逻辑单元的第二源极/漏极区的第二源极/漏极接触插塞接触，并且
其中在交叉所述第一方向的第二方向上，所述第一源极/漏极接触插塞的长度大于所述第二源极/漏极接触插塞的长度。
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