CN118116931A - 集成电路器件及其制造方法 - Google Patents

Abstract

一种集成电路(IC)器件，包括底部半导体器件、在IC器件的厚度方向上位于底部半导体器件之上的顶部半导体器件、以及在厚度方向上在底部半导体器件和顶部半导体器件之间的多层结构。多层结构包括在底部半导体器件上的下介电层、在下介电体层上的上介电层以及在下介电层和上介电层之间的层间金属结构。层间金属结构电耦合到底部半导体器件或顶部半导体器件中的至少一个。本公开的实施例还公开了一种制造集成电路器件的方法。

Description

集成电路器件及其制造方法

技术领域

本申请的实施例涉及集成电路器件及其制造方法。

背景技术

集成电路(“IC”)器件包括在IC布局图(也称为“布局图”)中表示的一个或多个半导体器件。布局图是分层级的，并且包括根据半导体器件的设计规范执行更高级功能的模块。模块通常由单元的组合构建，每个单元代表一个或多个被配置为执行特定功能的半导体结构。具有预先设计的布局图的单元(有时被称为标准单元)储存在标准单元库(为了简单起见，以下称为“库”或“单元库”)中，并且可由各种工具(例如电子设计自动化(EDA)工具)存取，以生成、优化和验证IC的设计。

为了减小IC器件的尺寸，有时在一层半导体器件上形成或接合另一层半导体器件。示例包括互补场效应晶体管(CFET)器件，其中上部或顶部半导体器件以堆叠配置上覆于下部或底部半导体器件。

发明内容

根据本申请的实施例的一个方面，提供了一种集成电路(IC)器件，包括：底部半导体器件；顶部半导体器件，在IC器件的厚度方向上位于底部半导体器件之上；以及多层结构，在厚度方向上位于底部半导体器件与顶部半导体器件之间。多层结构包括：下介电层，位于底部半导体器件上方；上介电层，位于下介电层上方；和层间金属结构，位于下介电层和上介电层之间，其中，层间金属结构电耦合到底部半导体器件或顶部半导体器件中的至少一个。

根据本申请的实施例的另一个方面，提供了一种集成电路(IC)器件，包括：底部半导体器件；顶部半导体器件，在IC器件的厚度方向上位于底部半导体器件上方；以及层间金属结构，在厚度方向上位于底部半导体器件和顶部半导体器件之间，层间金属结构将顶部半导体器件电耦合到底部半导体器件，其中，顶部半导体器件的栅极和底部半导体器件的栅极沿着第一方向伸长，顶部半导体器件的栅极在第一方向或横向于第一方向的第二方向中的至少一个方向上与底部半导体器件的栅极间隔开，并且层间金属结构包括以下中的至少一者：第一部段，沿着第一方向伸长，或者，第二部段，沿着第二方向伸长。

根据本申请的实施例的又一个方面，提供了一种制造集成电路(IC)器件的方法，方法包括：在第一衬底上方形成第一类型的多个第一半导体器件；对于多个第一半导体器件中的至少一个第一半导体器件，形成以下之中的至少一个：第一栅极局部互连(MGLI)，与第一半导体器件的栅极物理接触和电接触，或者第一源极/漏极局部互连(MDLI)，与第一半导体器件的源极/漏极物理接触和电接触；在第一衬底上方形成多层结构，多层结构包括层间金属结构，层间金属结构位于第一MGLI或第一MDLI中的至少一个上方并且与第一MGLI或第一MDLI中的至少一个物理接触和电接触；将第二衬底接合到第一衬底；在第二衬底上方形成第二类型的多个第二半导体器件；以及对于多个第二半导体器件中的至少一个第二半导体器件，形成以下之中的至少一个：第二MGLI，与第二半导体器件的栅极物理接触和电接触，或者第二MDLI，与第二半导体器件的源极/漏极物理接触和电接触，其中，第二MGLI或第二MDLI中的至少一个位于层间金属结构上方并且与层间金属结构物理接触和电接触。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的IC器件的框图。

图2A包括根据一些实施例的IC器件的电路区域的布局图的各种层处的示意图。

图2B-图2C是根据一些实施例的IC器件中的CFET器件的示意性截面图。

图3A包括根据一些实施例的一个或多个IC器件中的各种CFET器件的示意性截面图。

图3B-图3C包括根据一些实施例的各种CFET器件的示意性截面图，以及各种层处的对应布局图的示意性视图。

图4A-图4B包括根据一些实施例的CFET器件通过层间金属结构电耦合的各种配置的示意性立体图。

图5A-图5B包括根据一些实施例的各种电路的示意性电路图，以及对应的CFET器件和层间金属结构的示意性截面图和立体图。

图6A是根据一些实施例的IC器件的电路的示意性电路图，并且图6B包括根据一些实施例的在对应布局图的各个层处的示意图。

图7包括根据一些实施例的一个或多个IC器件的各种电路区域的示意电路图。

图8A-图8B和图9A-图9B包括根据一些实施例的各种布局图的各种层处的示意图。

图10A-图10B是示出根据一些实施例的各种单元中的尺寸的示意图。

图11A-图11D是根据一些实施例的在制造工艺的各个阶段的IC器件的示意性截面图。

图12A-图12C是根据一些实施例的各种方法的流程图。

图13是根据一些实施例的电子设计自动化(EDA)系统的框图。

图14是根据一些实施例的IC器件制造系统以及与其相关联的IC制造流程的框图。

具体实施方式

以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件、材料、值、步骤、布置等的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。可以考虑其他组件、材料、值、步骤、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

在一些实施例中，在IC器件的厚度方向上，多层结构被夹在该IC器件的顶部半导体器件和底部半导体器件之间。多层结构包括至少一个层间金属结构，其电耦合到顶部半导体器件或底部半导体器件中的至少一个。层间金属结构将顶部半导体器件和底部半导体器件电耦合在一起和/或将顶部半导体器件或底部半导体器件中的至少一个电耦合到至少一个另外的顶部或底部半导体器件。结果，在一个或多个实施例中，可以通过布置在IC器件的顶部半导体器件的上层和IC器件的底部半导体器件的下层之间的一个或多个层间金属结构来提供IC器件的半导体器件之间的电连接。这样的电连接靠近IC器件的上层和下层上的半导体器件放置，并且在一个或多个实施例中，有利地减少半导体器件之间的电连接的长度和/或电阻/电容(R/C)。在一些实施例中，进一步的优点包括但不限于减少布线资源、不影响有源区域的宽度、IC器件的功率、性能和/或面积((power,performance and/orarea，PPA)的改进、简化的制造工艺等。

图1是根据一些实施例的IC器件100的框图。

在图1中，IC器件100包括宏102等。在一些实施例中，宏102包括存储器、电网、一个或多个单元、反相器、锁存器、缓冲器和/或可以在单元库中以数字表示的任何其他类型的电路布置中的一个或多个。在一些实施例中，宏102是在与模块化编程的体系结构层次结构类似的上下文中理解的，其中子例程/程序由主程序(或其他子例程)调用以执行给定的计算功能。在这种情况下，IC器件100使用宏102来执行一个或多个给定的功能。因此，在该上下文中并且就体系结构层次而言，IC器件100类似于主程序，并且宏102类似于子例程/程序。在一些实施例中，宏102是软宏。在一些实施例中，宏102是硬宏。在一些实施例中，宏102是在寄存器传输电平(RTL)码中数字描述的软宏。在一些实施例中，尚未对宏102执行合成、放置和布线，使得可以针对各种过程节点合成、放置并布线软宏。在一些实施例中，宏102是以二进制文件格式(例如图形数据库系统II(GDSII)流格式)数字描述的硬宏，其中二进制文件格式以分层级形式表示宏102的一个或多个布局图的平面几何形状、文本标签、其他信息等，已经对宏102执行了放置和布线，使得硬宏是特定于特定工艺节点的。

宏102包括区域104，区域104包括CFET器件的顶部和底部半导体器件之间的至少一个层间金属结构。在一些实施例中，在前端制程(FEOL)制造中，区域104包括其上形成有电路的半导体衬底。此外，在半导体衬底的上方和/或下方，区域104包括在后端制程(BEOL)制造中堆叠在绝缘层之上和/或之下的各种金属层。BEOL为包括宏102和区域104的IC器件100的电路提供布线。金属层包括在第一方向(例如沿着X轴)或在横向于第一方向的第二方向(例如沿着Y轴)上延伸的导电图案。在一些实施例中，第一方向与第二方向正交。

图2A包括根据一些实施例的IC器件的电路区域的布局图200A的各个层处的示意图。在一些实施例中，电路区域对应于图1中的区域104的一部分。在一些实施例中，电路区域是单元，布局图200A是单元的布局。

在图2A中的示例配置中，对应于布局图200A的电路区域包括CFET器件，每个CFET器件包括顶部半导体器件和底部半导体器件。布局图200A包括对应于一个或多个顶部半导体器件的顶层220、中间层240和对应于一个或多个底部半导体器件的底层230。中间层240对应于如本文所描述的至少一个层间金属结构。堆叠在底层230上的中间层240和堆叠在中间层240上的顶层220的组合产生布局图200A。

布局图200A包括边界210，该边界210对于顶层220、中间层240和底层230中的所有层是相同的。在至少一个实施例中，电路区域是单元，边界210是单元边界。单元的示例包括但不限于AND(与)、OR(或)、NAND(与非)、NOR(或非)、XOR(异或)、INV(反相)、OR AND Invert(OAI，或-与-反相)、MUX(多路复用器)、触发器、BUFF(缓冲器)、锁存器、延迟、时钟、诸如静态随机存取存储器(SRAM)的存储器、去耦合电容器、模拟放大器、逻辑驱动器、数字驱动器等。边界210包括边缘211、212、213、214。边缘211、212沿着X轴伸长，边缘213、214沿着Y轴伸长。在一些实施例中，X轴是第一方向和第二方向中的一个方向的实例，Y轴是第一方向和第二方向中的另一个方向的实例。边缘211、212、213、214连接在一起以形成闭合边界210。在本文描述的放置和布线操作(也称为“自动放置和布线(APR)”)中，单元被放置在IC布局图中，在它们各自的边界处彼此邻接。边界210有时被称为“放置和布线边界”或“pr边界”。边界210的矩形形状仅是示例。各种单元的其他边界形状在各种实施例的范围内。

顶层220包括一个或多个第一类型的顶部半导体器件的布局，并且底层230包括与第一类型不同的第二类型的对应的一个或多个底部半导体器件的布置。在一些实施例中，第一类型是P型和N型中的一种，第二类型是P类型和N型的另一种。

顶层220和底层230中的每个包括至少一个有源区域。有源区域有时被称为氧化物定义(OD)区或源极/漏极区，并且在附图中用标签“OD”示意性地示出。例如，顶层220包括有源区域OD-1，底层230包括有源区域OD-2。在布局图200A中，有源区域OD-1、OD-2如本文所述沿着衬底的厚度方向彼此重叠，或者叠置于另一个之上，并且通常被称为有源区域OD。

在至少一个实施例中，如本文所述，有源区域OD-1、OD-2在衬底的第一侧或前侧上方。有源区域OD-1、OD-2沿着X轴伸长。有源区域OD-1、OD-2包括P型掺杂剂和/或N型掺杂剂，以形成一个或多个电路元件或半导体器件。电路元件的示例包括但不限于晶体管和二极管。晶体管的实例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、P沟道金属氧化物半导体(PMOS)、N沟道金属氧化物半导体(NMOS)、双极结晶体管(BJT)、高压晶体管、高频率晶体管、P沟道和/或N沟道场效应晶体管(PFET/NFET)、FinFET(鳍式FET)、具有凸起源极/漏极的平面MOS晶体管、纳米片FET、纳米线FET等。被配置为形成一个或多个PMOS器件的有源区域有时被称为“PMOS有源区域”，被配置为形成一个或多个NMOS器件的有源区域有时被称作“NMOS有源区域”。在关于图2A描述的示例配置中，有源区域OD-1包括PMOS有源区域，并且有源区域OD-2包括NMOS有源区域。在一些实施例中，有源区域OD-1包括NMOS有源区域，并且有源区域OD-2包括PMOS有源区域。

顶层220还包括多个栅极区域221-225，底层230还包括多个对应的栅极区域231-235。在布局图200A中，栅极区域221-225沿着如本文所述衬底的厚度方向与栅极区域231-235相应地重叠或相应地堆叠在栅极区域231-225之上，并且通常被称为栅极区域251-255。

栅极区域221-225和栅极区域231-235相应地位于有源区域OD-1、OD-2之上。栅极区域221-225、231-235沿着Y轴伸长。栅极区域221-225沿着X轴以在图2A中指定为CPP(接触多晶节距)的规则节距布置。同样地，栅极区域231-235和栅极区域251-255以规则节距CPP沿着X轴布置。CPP是两个直接相邻的栅极区域之间沿着X轴的中心到中心的距离。两个栅极区域被认为直接相邻(或紧邻)，其中在它们之间没有其他栅极区域。在图2A的示例配置中，布局图200A中的电路区域(或单元)沿着X轴的宽度(或单元间距)是4个CPP。栅极区域221-225、231-235包括导电材料，例如多晶硅，有时被称为“多晶硅(poly)”。栅极区域的其他导电材料(例如金属)在各种实施例的范围内。上层的顶部半导体器件的栅极区域，例如栅极区域221-225，在附图中用标签“PO”示意性地示出。下层的底部半导体器件的栅极区域，例如栅极区域231-235，在附图中用标签“BPO”示意性地示出。

在图2A中的示例配置中，栅极区域222-224、232-234是功能栅极区域，其与有源区域OD-1、OD-2一起配置多个半导体器件或晶体管，如本文所述。在一些实施例中，栅极区域221、225、231、235是非功能性或伪栅极区域。伪栅极区域未被配置为与下层有源区域一起形成晶体管，和/或由伪栅极区域与下层有源区域一起形成的一个或多个晶体管未电耦合到布局图200A的电路区域中的其他电路和/或对应于布局图200A的IC器件。在至少一个实施例中，在制造的IC器件中，非功能性或伪栅极区域包括介电材料。其他配置在各种实施例的范围内。例如，在一个或多个实施例中，栅极区域222-224、232-234中的至少一个是伪栅极区域。上层的伪栅极区域，例如栅极区域221、225，在附图中用标签“DPO”示意性地示出。下层的伪栅极区域，例如栅极区域231、235，在附图中用标签“BDPO”示意性地示出。

边界210的边缘213、214与伪栅极区域221、225、231、235、251、255的中心线重合。本文所描述的，边界210的边缘211、212与对应的M0(零金属)导电图案(图2A中未示出)的中心线重合。在边缘211、212之间并且沿着Y轴，布局图200A的电路区域包含一个PMOS有源区域(即OD-1)和一个NMOS有源区域(即OD-2)，并且被认为具有与一个单元高度h相对应的高度。本文所描述的，沿着Y轴包含两个PMOS有源区域和两个NMOS有源区域的另一个单元或电路区被认为具有与两个单元高度或双单元高度2h相对应的高度。

顶层220还包括由栅极区域222-224和有源区域OD-1配置的多个半导体器件。底层230还包括由栅极区域232-234和有源区域OD-2配置的多个半导体器件。为了简单起见，在本文中半导体器件或晶体管由对应栅极区域的相同参考数字表示。例如，顶层220包括作为PMOS晶体管的顶部半导体器件222-224，且底层230包括作为NMOS晶体管的底部半导体器件232-234。换言之，顶部半导体器件包括PMOS晶体管，底部半导体器件包括NMOS晶体管。在一个或多个实施例中，顶部半导体器件包括NMOS晶体管，底部半导体器件包括PMOS晶体管。布局图200A中的电路区域包括多个CFET器件，每个CFET器件包括在对应的底部半导体器件之上的顶部半导体器件。为了简单起见，CFET器件在本文中由对应栅极区域的相同参考数字表示。例如，CFET器件252包括堆叠在底部半导体器件232之上的顶部半导体器件222。

布局图200A中的电路区域还包括在有源区域OD-1、OD-2中的对应源极/漏极上方并与之电接触的源极/漏极接触件(未示出)。源极/漏极接触件有时被称为金属至器件(metal-to-device，MD)接触件。上层的顶部半导体器件的源极/漏极接触件有时被称为MD接触件。下层的底部半导体器件的源极/漏极接触件有时被称为BMD接触件。为了简单起见，除非另有规定，本文中的MD接触件是指上层的MD接触件或下层的BMD接触件。MD接触件包括在对应有源区域中的对应源极/漏极之上的导电材料，以限定从有源区域中的一个或多个器件到IC器件的其它内部电路或到外部电路形成的电连接。MD接触件沿着X轴与栅极区域交替地布置。直接相邻的MD接触件之间的节距(即沿着X轴的中心到中心的距离)与直接相邻的栅极区域之间的节距CPP相同。

顶部半导体器件或底部半导体器件中的至少一个包括栅极局部互连件(MGLI)或源极/漏极局部互连件(MDLI)中的至少一个。MGLI是与半导体器件的栅极物理接触和电接触的导电结构。MDLI是与半导体器件的源极/漏极物理接触和电接触的导电结构。顶部半导体器件的MGLI和MDLI在附图中相应地用标签“MGLI-T”和“MDLI-T”示意性地示出。底部半导体器件的MGLI和MDLI在附图中相应地用标签“MGLI-B”和“MDRI-B”示意性地示出。

顶层220包括MGLI-T区域226，其中布置有一个或多个MGLI-T。每个MGLI-T都在相应的栅极区域上，如本文所述。在图2A中的示例配置中，在顶层220中存在三个栅极区域222-224，并且在一个或多个实施例中，栅极区域222-224中的每个在其上具有对应的MGLI-T，从而在顶层220产生三个MGLI-T。在至少一个实施例中，顶层220中的MGLI-T的数量为零，这意味着顶层220不包括MGLI-T。各种实施例包括不同数量的MGLI-T，例如一个MGLI-T或两个MGLI-T。这些是示例，并且其他数量的栅极区域和/或MGLI-T在各种实施例的范围内。在一些实施例中，如本文所述，顶层220包括沿着Y轴在有源区域OD-1的相对侧上的两个MGLI-T区。如图2A所示，MGLI-T区域226布置为在平面图(或布局图)中不与有源区域OD-1重叠。如本文所述，这种布置的原因是防止MGLI-T区域226中的一个或多个MGLI-T以及相应的一个或多个栅极区域在一个或多个MGLI-T延伸到与一个或多个下面的层间金属结构接触时短路到有源区域OD-1中的源极/漏极。

在图2A中的示例配置中，顶层220还包括在栅极区域222、223之间的源极/漏极之上的MDLI-T 227。这就是一个示例。在至少一个实施例中，顶层220不包括MDLI-T。在一些实施例中，顶层220包括一个或多个MDLI-T，每个MDLI-T在任何一对直接相邻的栅极区域之间(例如在栅极区域221和222之间，或在栅极区域222和223之间，或在栅极区域223和224之间，或在栅极区域224和225之间)的源极/漏极上。其他数量的MDLI-T在各种实施例的范围内。在一些实施例中，如本文所述，顶层220包括沿着Y轴在有源区域OD-1的相对侧上的至少两个MDLI-T。如图2A所示，MDLI-T 227布置为在平面图(或布局图)中与有源区域OD-1重叠，使得在制造的IC器件中，MDLI-T227与下面的源极/漏极物理接触和电接触。在一些实施例中，MDLI-T取代上层中相同源极/漏极上的MD接触件，即，上层中的源极/漏极在其上具有MD接触件或MDLI-T。在一些实施例中，MDLI-T在MD接触件上。

底层230包括MGLI-B区域236，其中布置有一个或多个MGLI-B。在一些实施例中，底层230不包括MGLI-B。在一些实施例中，底层230中的MGLI-B区域236和一个或多个MGLI-B类似于顶层220中的MGLI-T区域226和一个或多个MDLI-T来配置。在一些实施例中，如本文所述，底层230包括沿着Y轴在有源区域OD-2的相对侧上的两个MGLI-B区域。

在图2A中的示例配置中，底层230还包括位于栅极区域233、234之间的源极/漏极上方的MDLI-B 237。在至少一个实施例中，底层230不包括MDLI-B。在一些实施例中，底层230包括与顶层220中的一个或多个MDLI-T类似地配置的一个或多个MDLI-B。在一些实施例中，如本文所述，底层230包括沿着Y轴在有源区域OD-2的相对侧上的至少两个MDLI-B。在一些实施例中，MDLI-B取代下层中相同源极/漏极上的BMD接触件，即，下层中的源极/漏极在其上具有BMD接触件或MDLI-B。在一些实施例中，MDLI-B在BMD接触件上方。

中间层240包括一个或多个层间金属结构242、243、244、247。图2A中的层间金属结构的数量、布置、尺寸和/或形状是示例。中间层240中的层间金属结构的其它数量和/或布置在各种实施例的范围内。在一些实施例中，中间层240不包括层间金属结构。层间金属结构在附图中以“金属间”或“IM”标签示意性地示出。层间金属结构242、243、244中的每个布置在MGLI-B之上和/或MGLI-T之下，并且电耦合到MGLI-T或MGLI-B中的至少一个。层间金属结构247布置在MDLI-B之上和/或MDLI-T之下，并且电耦合到MDLI-T或MDLI-B中的至少一个。如图2A所示，层间金属结构242、243、244、247限制在布局图200A的边界210内，并且被配置为在具有布局图200A的单元内的元件或器件之间提供内部电连接。

例如，如布局图200A所示，层间金属结构247在MDLI-B 237之上和MDLI-T 227之下，并且将MDLI-T 227电耦合到MDLI-B 237。在布局图200A中，层间金属结构242、243、244由区域258共同示意性地示出，在该区域258中，顶层220中的至少一个MGLI-T和/或底部层230中的至少一个MGLI-B电耦合到至少一个层间金属结构242、243和244。本文描述了MGLI、MDLI和/或层间金属结构之间的电连接的各种示例。

图2B和图2C是根据一些实施例的IC器件200B中的CFET器件的示意性截面图。在一些实施例中，IC器件200B对应于布局图200A，图2B对应于沿着图2A中的线I-I截取的Y轴截面图，并且图2C对应于沿着2A中的II-II截取的X轴截面图。为了简单起见，图2A、图2B、图2C中的相应部件由相同的参考数字表示。

如图2B所示，IC器件200B包括衬底260，衬底260具有前侧261和在衬底260的厚度方向上与前侧261相对的背侧262。在至少一个实施例中，前侧261被称为“第一侧”、“上侧”或“器件侧”，而背侧262被称为第二侧或“下侧”。衬底260的厚度方向也是IC器件200B的厚度方向，并且在附图中被指定为Z轴。在一些实施例中，衬底260包括半导体材料，诸如硅、硅锗(SiGe)、砷化镓或其他合适的半导体材料。在一些实施例中，衬底260包括介电材料，诸如氮化硅、氧化硅、陶瓷、玻璃或其他合适的材料。在一些实施例中，衬底260包括多层结构。在一些实施例中，衬底260被省略，或者包括替代制造期间使用的初始半导体块体的绝缘层。

IC器件200B还包括位于衬底260的前侧261上方的CFET器件270。CFET器件270包括在底部半导体器件270B之上的顶部半导体器件270T。顶部半导体器件270T是IC器件200B的上层中的半导体器件的示例，底部半导体器件270B是IC器件200B的下层中的半导体器件的示例。关于图2B描述顶部半导体器件270T和底部半导体器件270B的栅极部件，并且关于图2C描述顶部半导体器件270T和底部半导体器件270B的源极/漏极部件。

在上层处，顶部半导体器件270T包括沟道，该沟道布置在与有源区域OD-1相对应的有源区域中。在图2B中的示例配置中，沟道包括半导体材料，诸如Si，并且被配置为多个纳米片271，这些纳米片271堆叠在一起并且彼此间隔开。所描述的沟道材料和纳米片是示例。其他沟道材料和/或沟道类型(诸如纳米线、FinFET、平面等)也在各种实施例的范围内。

顶部半导体器件270T还包括与栅极区域223相对应的栅极272。在一些实施例中，栅极272是金属栅极。其它栅极材料(诸如多晶硅)在各种实施例的范围内。在图2B中的示例配置中，栅极272是全环绕栅极，并且栅极272的栅极材料替代有源区域中的牺牲材料，诸如SiGe。栅极在附图中被示意性地指定为“MG”。

顶部半导体器件270T还包括在栅极272和纳米片271之间并且围绕每个纳米片271延伸的栅极电介质。为了简单起见，栅极电介质273被指定用于图2B中的纳米片271中的一个。栅极电介质的示例材料包括高k介电材料等。

顶部半导体器件270T还包括在有源区域之外的栅极272的一部分之上的MGLI-T274。在一些实施例中，MGLI-T 274对应于MGLI-T区域226中的MGLI-T。MGLI-T 274的示例性材料包括金属。在图2B中的示例配置中，如本文所述，MGLI-T 274沿着Z轴至少沿着栅极272的整个高度延伸，并且进一步向下以与MGLI-T 274下端处的层间金属结构243形成物理接触和电接触。

顶部半导体器件270T还包括沿着Y轴在栅极272的相对端处的介电材料的隔离结构275。在一些实施例中，隔离结构275对应于被称为切割金属栅极(CMG)掩模的掩模中的图案。在图2B中的示例配置中，隔离结构275的中心线与边界210的边缘211、212重合。

如图2C所示，顶部半导体器件270T还包括沿着X轴布置在栅极272的相对侧上的源极/漏极276、277。源极/漏极276布置在栅极272和对应于栅极区域222的栅极之间。源极/漏极277布置在栅极272和对应于栅极区域224的栅极之间。为了简单起见，在图2C中省略了栅极和相关特征的细节。在图2C中的示例配置中，源极/漏极276、277中的每个包括围绕纳米片271延伸的外延结构。在一些实施例中，源极/漏极276、277通过外延工艺生长。在附图中以标签“EPI”示意性地示出外延结构。

顶部半导体器件270T还包括在源极/漏极276的至少一部分上的MDLI-T 227。MDLI-T 227的示例性材料包括金属。在图2C中的示例配置中，MDLI-T 227沿着Z轴至少沿着源极/漏极276的整个高度延伸，并且进一步向下以与层间金属结构247形成物理接触和电接触，如本文所述。

在一些实施例中，顶部半导体器件270T还包括一个或多个MD接触件(未示出)。例如，MD接触件布置在源极/漏极277的顶表面或上表面278上，以将源极/漏极277电耦合到通孔至器件(via-to-device，VD)通孔，如本文所述。在一些实施例中，MDLI-T 227还被配置为MD接触件，以在下端处电耦合到层间金属结构247，并且在上端处电耦合到VD通孔。在MDLI-T 227也被配置为MD接触件的至少一个实施例中，MDLI-T 227的上端向上突出超过源极/漏极277的上表面278。其他配置在各种实施例的范围内。

IC器件200B还包括在相应栅极或MD接触件上方并与之电接触的通孔。在MD接触件之上且与MD接触件电接触的通孔有时被称为通孔至器件(VD)通孔。在栅极之上且与栅极电接触的通孔有时被称为通孔至栅极(via-to-gate，VG)通孔。VD和VG通孔在附图中用相应的标签“VD”和“VG”示意性地示出。VD和VG通孔的示例材料包括金属。其他配置在各种实施例的范围内。在图2B、图2C的示例配置中，VG通孔在栅极272上，VD通孔在源极/漏极277上。在至少一个实施例中，MD接触件在VD通孔和源极/漏极277之间。IC器件200B的其他VG和/或VD通孔在各种实施例的范围内。

IC器件200B还包括位于VD、VG通孔上方的重分布结构279。重分布结构279包括顺序地且交替地布置在VD、VG通孔上的多个金属层和通孔层。重分布结构279还包括各种层间介电(ILD)层(未示出)，其中嵌有金属层和通孔层。重分布结构279的金属层和通孔层被配置为将IC器件200B的各种元件或电路彼此电耦合，并且与外部电路电耦合。在重分布结构279中，紧接在VD、VG通孔上并与之电接触的最下面的金属层是M0(零金属)层，紧接在M0层上的下一个金属层是M1层，紧接在M1层上的下一个金属层为M2层，等等。M0层中的导电图案称为M0导电图案，M1层中的导电图案称为M1导电图案，等等。通孔层Vn布置在Mn层和Mn+1层之间并电耦合Mn层和Mn+1层，其中n是从零到零以上的整数。例如，通孔零(V0)层是布置在M0层和M1层之间并电耦合M0层与M1层的最下面的通孔层。其它通孔层是V1、V2等。V0层中的通孔称为V0通孔，V1层中的通孔称为V1通孔，等等。为了简单起见，在图2B、图2C中没有完全示出重分布结构279中的金属层和通孔层。重分布结构279和其中的互连件形成在前侧261之上，并且有时被称为前侧重分布结构和前侧互连件。IC器件200B还包括在背侧262上的背侧重分布结构289和对应的背侧互连件，如本文所述。

在下层处，底部半导体器件270B包括具有纳米片281的沟道、栅极282、MGLI-B284、源极/漏极286、287和MDLI-B 237，对应于关于顶部半导体器件270T描述的沟道和纳米片271、栅极272、MGLI-T 274、源极/漏极276、277和MDLI-T 227。底部半导体器件270B的各种细节类似于顶部半导体器件270T的细节，并且在随后的描述中省略。

顶部半导体器件270T和底部半导体器件270B之间的差异涉及它们的P型或N型。例如，在至少一个实施例中，顶部半导体器件270T是P型器件，并且包括P型源极/漏极276、277和N型沟道(即，N型纳米片271)，而底部半导体器件270B是N型器件，并包括N型源极/漏极286、287和P型沟道(即，P型纳米片281)。在一些实施例中，顶部半导体器件270T是N型器件，底部半导体器件270B是P型器件。

在一些实施例中，底部半导体器件270B的栅极282对应于栅极区域233。MGLI-B284在底部半导体器件270B的有源区域之外的栅极282的一部分上方。在一些实施例中，MGLI-B 284对应于MGLI-B区域236中的MGLI-B。在图2B中的示例配置中，如本文所述，MGLI-B 284沿着Z轴至少沿着栅极282的整个高度延伸，并且进一步向上延伸以在MGLI-B 282的上端处与层间金属结构243形成物理接触和电接触。MGLI-B 284还包括向下突出到衬底260中的下端283。这仅是示例。在至少一个实施例中，MGLI-B 284的下端283与衬底260的前侧261齐平。在一些实施例中，下端283与衬底260的背侧262齐平，即，MGLI-B 284延伸穿过衬底260，进而与背侧互连件形成物理接触和电接触。为了简单起见，沿着Y轴在栅极282的相对端处的隔离结构也被指定为隔离结构275。

MDLI-B 237位于底部半导体器件270B的源极/漏极287上方。在图2C中的示例配置中，MDLI-B 237沿着Z轴至少沿着源极/漏极287的整个高度延伸，并且进一步向上延伸与层间金属结构247形成物理接触和电接触。在一些实施例中，底部半导体器件270B还包括一个或多个BMD接触件(未示出)。例如，BMD接触件布置在源极/漏极286的底部或下表面288上，以将源极/漏极286电耦合到背侧通孔至器件(back side via-to-device，BVD)通孔，如本文所述。在一些实施例中，MDLI-B 237还被配置为BMD接触件，以在上端处电耦合到层间金属结构247，并且在下端处电耦合到BVD通孔。在MDLI-B 237也被配置为BMD接触件的至少一个实施例中，MDLI-B 237的下端向下突出超过源极/漏极286的下表面288。其他配置在各种实施例的范围内。

IC器件200B还包括与底部半导体器件270B的相应栅极和/或MD接触件电接触的背侧VD和/或VG通孔。背侧VD和VG通孔在附图中用相应的标签“BVD”和“BVG”示意性地示出。BVD和BVG通孔的示例材料包括金属。其他配置在各种实施例的范围内。在图2B中的示例配置中，BVG通孔从背侧262延伸穿过衬底260到前侧261，以与栅极282物理接触和电接触。在图2C中的示例配置中，BVD通孔从背侧262延伸穿过衬底260到前侧261，以与源极/漏极286的下表面288物理接触和电接触。在至少一个实施例中，BMD接触件在BVD通孔和源极/漏极286之间。IC器件200B的其它BVG和/或BVD通孔在各种实施例的范围内。

背侧重分布结构289包括在衬底260的厚度方向上(即沿着Z轴)交替布置的多个背侧金属层和多个背侧通孔层。背侧重分布结构289还包括各种层间介电(ILD)层，背侧金属层和背侧通孔层嵌入在这些层间介电层中。背侧重分布结构289的背侧金属层和背侧通孔层被配置为从外部电路向IC器件200B的各种元件或电路提供电力和/或信号。紧邻衬底260的背侧262的背侧金属层是背侧M0(BM0)层，下一个背侧金属层为背侧M1(BM1)层，等等。背侧通孔层BVn布置在BMn层和BMn+1层之间并电耦合BMn层和BMn+1层，其中n是从零到零以上的整数。例如，通孔层BV0是布置在BM0层和BM1层之间并电耦合BM0层与BM1层的背侧通孔层。其它背侧通孔层是BV1、BV2等。为了简单起见，在图2B、图2C中未完全示出背侧重分布结构289中的背侧金属层和背侧通孔层。

IC器件200B还包括多层结构290，该多层结构290沿着Z轴布置在IC器件200B的上层中的顶部半导体器件和下层中的底部半导体器件之间。例如，如图2B、图2C所示，多层结构290沿着Z轴，即在厚度方向上，被夹在顶部半导体器件270T和底部半导体器件270B之间。多层结构290包括上介电层291、下介电层292、在上介电层291和下介电层292之间的中间介电层293。上介电层291在IC器件200B的上层之下，并且下介电层292在IC器件200B的下层之上。在图2B、图2C中的示例配置中，上介电层291在顶部半导体器件270T下方，下介电层292在底部半导体器件270B上方。

上介电层291、下介电层292、中介电层293中的一个或多个的示例材料包括但不限于氮化物、氧化物、碳化物等。在一些实施例中，中间介电层293的介电材料不同于上介电层291和下介电层292的一种或多种介电材料。在至少一个实施例中，中间介电层293的材料相对于上介电层291和/或下介电层292的一种或多种材料具有足够的蚀刻选择性，使得下介电层292用作中间介电层293的蚀刻停止层，和/或中间介电层293在不同的蚀刻操作期间用作上介电层291的蚀刻停止层。在至少一个实施例中，上介电层291包括氧化物，中间介电层293包括氮化物，并且下介电层292包括氧化物。在一些实施例中，上介电层291包括氮化物，中间介电层293包括氧化物，并且下介电层292包括氮化物。其他配置和/或材料在各种实施例的范围内。

多层结构290还包括至少一个嵌入在中间介电层293中的层间金属结构，并电耦合到至少一个顶部半导体器件和/或至少一个底部半导体器件。在图2B中的示例配置中，层间金属结构243嵌入在中间介电层293中，并且电耦合到向下延伸穿过上介电层291的MGLI-T274和向上延伸穿过下介电层292的MGLI-B 284。结果，顶部半导体器件270T的栅极272和底部半导体器件270B的栅极282通过MGLI-T 274、层间金属结构243、MGLI-B 284电耦合在一起。在图2C中的示例配置中，层间金属结构247嵌入在中间介电层293中，并且电耦合到向下延伸穿过上介电层291的MDLI-T 227和向上延伸穿过下介电层292的MDLI-B 237。结果，顶部半导体器件270T的源极/漏极276和底部半导体器件270B的源极/漏极287通过MDLI-T227、层间金属结构247、MDLI-B 237电耦合在一起。所描述的层间金属结构与MGLI和/或MDLI的布置和/或连接是示例。其他配置在各种实施例的范围内，例如，如关于图3A-图3C、图4A-图4B、图5A-图5B、图6B、图8A-图8B、图9A-图9B中的一个或多个所描述的。

图3A包括根据一些实施例的一个或多个IC器件的各种CFET器件310-380的示意性截面图。在一些实施例中，CFET器件310-380被包括在相同的IC器件中。图3A中的CFET器件310-340的截面图是沿着栅极截取的Y轴截面图，类似于图2B中的截面图，并且如图3B中进一步详述的。然而，CFET器件350-380的截面图也是沿着源极/漏极截取的Y轴截面图，如图3C中进一步详述的。为了简单起见，图2A-图2C和图3A-图3C中的相应部件由相同的参考数字表示。

CFET器件310类似于图2B中的CFET器件270，不同之处在于CFET器件270的层间金属结构243不包括在CFET器件310中。换言之，在CFET器件310中，顶部半导体器件270T的MGLI-T 274和底部半导体器件270B的MGLI-B 284不电耦合到顶部半导体器件270T与底部半导体器件270B之间的层间金属结构。

CFET器件320与图2B中的CFET器件270相同。在CFET器件320中，层间金属结构243将MGLI-T 274电耦合到MGLI-B 284。在一些实施例中，层间金属结构243进一步将MGLI-T274和MGLI-B 284电耦合到一个或多个另外的CFET器件(未示出)的至少一个MGLI和/或至少一个MDLI。CFET器件310中的MGLI-T(例如274)位于MGLI-B(例如284)正上方的结构有时在本文中被称为“MGLI_TB”(例如从顶部到底部的MGLI)。

CFET器件330类似于CFET器件320，不同之处在于省略了MGLI-B284。CFET器件330的截面图示出了栅极282的区域302。区域302被CFET器件310、320、340中的MGLI-B 284覆盖并且与MGLI-B 284物理接触和电接触。在CFET器件330中，层间金属结构243将MGLI-T 274电耦合到一个或多个另外的CFET器件(未示出)的至少一个MGLI和/或至少一个MDLI。CFET器件330中存在MGLI-T(例如274)但在MGLI-T正下方不存在MGLI-B(即，没有MGLI-B284)的结构有时在本文中被称为“MGLI_T”(例如仅顶部MGLI)。存在MGLI-B但没有在MGLI-B正上方的MGLI-T的结构有时在本文中被称为“MGLI_B”(例如仅底部MGLI)。关于CFET器件340描述了示例MGLI_B。关于图6B、图8A-图8B、图9A-图9B中的一个或多个来描述MGLI_TB、MGLI_T和MGLI_B的各种示例。

CFET器件340与CFET器件310-330的不同之处在于，CFET器件340包括沿着Y轴在有源区域OD的两个相对侧上的MGLI。相比之下，CFET器件310-330中的MGLI布置在有源区域OD的一侧上，例如对于CFET器件320所示。具体地，沿着Y轴，CFET器件340包括在有源区域OD的一侧的MGLI-B 284和在有源区域OD的相对侧的MGLI-T 374。在一些实施例中，MGLI-T 374被配置为类似于MGLI-T 274。MGLI-T 374沿着Z轴延伸穿过上介电层291，以与嵌入中间介电层293中的层间金属结构343物理接触和电接触。在多层结构290内，层间金属结构343与层间金属结构243电隔离。层间金属结构243、343中的每个将对应的MGLI-B 284或MGLI-T374电耦合到一个或多个另外的CFET器件(未示出)的至少一个MGLI和/或至少一个MDLI。在CFET器件340中，电耦合到层间金属结构243的MGLI-T 274的配置对应于MGLI_B，并且电耦合到层间金属结构343的MGLI-T374的配置对应于MGLI_T。在有源区域的相对侧上的MGLI的进一步示例包括两个MGLI_T和两个MGLI_B。

CFET器件350类似于图2C中的右手侧的CFET器件270，不同之处在于CFET器件270的MDLI-B 237和层间金属结构247不包括在CFET器件350中。换言之，在CFET器件350中，在源极/漏极287正上方的源极/漏极277不通过顶部半导体器件270T和底部半导体器件270B之间的层间金属结构而彼此电耦合。CFET器件350的截面图显示了底部半导体器件270B下方的绝缘层360。在一些实施例中，绝缘层360对应于衬底260。CFET器件350还包括相应地位于源极/漏极277、287与相邻隔离结构275之间的绝缘区域307和绝缘区域308。在一些实施例中，绝缘区域308至少部分地被MDLI-B覆盖，并且与MDLI-B物理接触，如关于CFET器件380所描述的。在至少一个实施例中，绝缘区域307以类似的方式至少部分地被MDLI-T覆盖并且与MDLI-T物理接触。

CFET器件360类似于CFET器件350，但另外包括MDLI-B 237、在MDLI-B 237正上方的MDLI-T 337以及MDLI-B 237和MDLI-T 337之间的层间金属结构317。MDLI-B 237、MDLI-T337中的每个至少部分地覆盖对应的源极/漏极287、277，并且与对应的源极/漏极287、277物理接触和电接触。MDLI-T 337的配置类似于MDLI-T 227。MDLI-T 337沿着Z轴延伸穿过上介电层291，以与嵌入中间介电层293中的层间金属结构317物理接触和电接触。层间金属结构317将MDLI-T 337电耦合到MDLI-B 237。在一些实施例中，层间金属结构317进一步将MDLI-T 337和MDLI-B 237电耦合到一个或多个另外的CFET器件(未示出)的至少一个MGLI和/或至少一个MDLI。CFET器件360中的MDLI-T(例如337)位于MDLI-B(例如237)正上方的结构有时在本文中被称为“MDLI_TB”(例如从顶部到底部的MDLI)。

除了省略了MDLI-T 337之外，CFET器件370类似于CFET器件360。在CFET器件370中，层间金属结构317将MDLI-B 237电耦合到一个或多个另外的CFET器件(未示出)的至少一个MGLI和/或至少一个MDLI。CFET器件370中存在MDLI-B(例如237)但在MDLI-B正上方不存在MDLI-T(即，没有MDLI-T 337)的结构有时在本文中被称为“MDLI_B”(例如仅底部MDLI)。存在MDLI-T但MDLI-T正下方没有MDLI-B的结构有时在本文中被称为“MDLI_T”(例如仅顶部MDLI)。关于CFET器件380来描述示例MDLI_T。关于图6B、图8A-图8B、图9A-图9B中的一个或多个来描述MDLI_TB、MDLI_T和MDLI_B的各种示例。

CFET器件380与CFET器件350-370的不同之处在于，CFET器件380包括沿着Y轴在有源区域OD的两个相对侧上的MDLI。相比之下，CFET器件350-370中的MDLI布置在有源区域OD的一侧上，例如，如针对CFET器件360所示。具体地，沿着Y轴，CFET器件380包括在有源区域OD的一侧的MDLI-T 337和在有源区域OD的相对侧的MDLI-B 338。在一些实施例中，MDLI-B338被配置为类似于MDLI-B 237。区域308至少部分地被MDLI-B 338覆盖并且与MDLI-B 338物理接触。MDLI-B 338沿着Z轴延伸穿过下介电层292，以与嵌入中间介电层293中的层间金属结构327物理接触和电接触。在多层结构290内，层间金属结构327与层间金属结构317电隔离。

层间金属结构317、327中的每个将对应的MDLI-T 337或MDLI-B 338电耦合到一个或多个另外的CFET器件(未示出)的至少一个MGLI和/或至少一个MDLI。在CFET器件380中，电耦合到层间金属结构327的MDLI-B 338的配置对应于MDLI_B，并且电耦合到层间金属结构317的MDLI-T 337的配置对应于MDLI_T。在有源区域的相对侧上的MDLI的进一步示例包括两个MDLI_T和两个MDLI_B。

图3B包括根据一些实施例的CFET器件310、330、340的示意性截面图，以及在各个层处的对应布局图的示意性视图。在布局图中，为了简单起见，省略了各种部件。例如，省略了MDLI和相应的层间金属结构。CFET器件310、330、340对应于沿着对应布局图的层220-240中的线I-I截取的截面图。

在CFET器件310的布局图中，顶层220和底层230相应地类似于图2A中的顶层220和底层230。然而，中间层240不包括层间金属结构，对应于CFET器件310中的MGLI-T 274和MGLI-B 284不电耦合到层间金属结构。

在CFET器件330的布局图中，顶层220和中间层240相应地类似于图2A中的顶层220和中间层240。然而，底层230不包括MGLI-B区域236，对应于CFET器件330中不存在MGLI-B284。

在CFET器件340的布局图中，底层230类似于图2A中的底层230。然而，顶层220包括在有源区域OD1的相对侧(例如图3B中的下侧)上的MGLI-T区域326，而不是在有源区域OD1的一侧处的MGLIT区域226。此外，中间层240还包括层间金属结构342、343、344，其类似于层间金属结构242、243、244并且对应于MGLI-T区域326。该配置对应于MGLI-T374在CFET器件380的一侧(例如右侧)上电耦合到层间金属结构343。MGLI-B区域236和层间金属结构242、243、244对应于在CFET器件380的另一侧(例如左侧)上电耦合到层间金属结构243的MGLI-B284。

图3C包括根据一些实施例的CFET器件360、370、380的示意性截面图，以及在各个层处的对应布局图的示意性视图。在布局图中，为了简单起见，省略了各种部件。例如，省略了MGLI和相应的层间金属结构。CFET器件360、370对应于沿着对应布局图的层220-240中的线III-III截取的截面图。CFET器件380对应于沿着对应布局图的层220-240中的线IV-IV截取的截面图。

在CFET器件360的布局图中，底层230和中间层240相应地类似于图2A中的底层230和中间层240。然而，顶层220包括MDLI-T 337而不是MDLI-T 227，其对应于CFET器件360中的MDLI-T337和MDLI-B237通过层间金属结构317彼此电耦合，层间金属结构317对应于中间层240中的层间金属结构247。

在CFET器件370的布局图中，底层230和中间层240相应地类似于图2A中的底层230和中间层240。然而，顶层220不包括MDLI-T，这对应于CFET器件370中不存在MDLI-T。

在CFET器件380的布局图中，顶层220类似于图2A中的顶层220。然而，底层230包括在有源区域OD2的相对侧(例如图3C中的上侧)上的MDLI-B 338，而不是在有源区域OD2的一侧(例如图3C中的下侧)处的MDLI-B237。此外，中间层240还包括层间金属结构327，其类似于层间金属结构247并且对应于MDLI-B 338。该配置对应于MDLI-B 338电耦合到在CFET器件380的一侧(例如左侧)上的层间金属结构327。MDLI-T227和层间金属结构247对应于在CFET器件380的另一侧(例如右侧)电耦合到层间金属结构317的MDLI-T 337。

图4A-图4B包括根据一些实施例的CFET器件通过层间金属结构电耦合的各种配置410-460的示意性立体图。在一些实施例中，配置410-460中的一个或多个被包括在与本文所描述的一个或者多个IC器件相对应的相同IC器件中。在一些实施例中，配置410-460中的一个或多个配置中的一个或多个CFET器件和/或层间金属结构对应于关于图2A-图2C、图3A-图3C中的一个或多个所描述的CFET器件和/或层间金属结构中的一个或多个。

在图4A中，配置410是栅极至栅极连接的示例，其中CFET器件411、412、413中的各个栅极通过层间金属结构419电耦合。CFET器件412沿着X轴与CFET器件411相邻或间隔开。CFET器件413沿着X轴进一步与CFET器件412相邻或间隔开。CFET器件411包括顶部半导体器件411T和底部半导体器件411B，CFET器件412包括顶部半导体器件412T和底部半导体器件(未示出)，并且CFET器件413包括顶部半导体器件(未示示出)和底部半导体器件413B。顶部半导体器件411T包括栅极411TG和在栅极411TG之上的MGLI-T 414。底部半导体器件411B包括栅极411BG和在栅极411BG之上的MGLI-B 415。顶部半导体器件412T包括栅极412TG和在栅极412TG之上的MGLI-T 416。底部半导体器件413B包括栅极413BG和在栅极413BG之上的MGLI-B 417。层间金属结构419布置在MGLI-T 414和MGLI-B 415之间，并且电耦合MGLI-T414和MGLI-B 415。层间金属结构419进一步位于MGLI-T 416之下并电耦合到MGLI-T 416。层间金属结构419进一步位于MGLI-B 417之上并且电耦合到MGLI-B 417。在一些实施例中，MGLI-T 414、层间金属结构419和MGLI-B 415的连接对应于MGLI_TB，MGLI-T416和层间金属结构419的连接对应于MGLI_T，并且MGLI-B 417和层间金属结构419对应于MGLI_B。

配置420是源极/漏极至源极/漏极连接的示例，其中CFET器件421、422、423中的各个源极/漏极通过层间金属结构429电耦合。CFET器件422沿着X轴与CFET器件421相邻或间隔开。CFET器件423沿着X轴进一步与CFET器件422相邻或间隔开。CFET器件421包括顶部半导体器件421T和底部半导体器件421B，CFET器件422包括顶部半导体器件422T和底部半导体器件(未示出)，并且CFET器件423包括顶部半导体器件(未示出)和底部半导体器件423B。顶部半导体器件421T包括源极/漏极421TSD和在源极/漏极421TSD上的MDLI-T 424。底部半导体器件421B包括源极/漏极421BSD和在源极/漏极421BSD上的MDLI-B 425。顶部半导体器件422T包括源极/漏极422TSD和在源极/漏极422TSD上的MDLI-T426。底部半导体器件423B包括源极/漏极423BSD和在源极/漏极423BSD上的MDLI-B 427。层间金属结构429布置在MDLI-T 424和MDLI-B 425之间，并且电耦合MDLI-T 424和MDLI-B425。层间金属结构429进一步位于MDLI-T 426之下并电耦合到MDLI-T 426。层间金属结构429进一步在MDLI-B 427之上并且电耦合到MDLI-B 427。在一些实施例中，MDLI-T424、层间金属结构429和MDLI-B425的连接对应于MDLI_TB，MDLI-T426和层间金属结构429的连接对应于MDLI_T，并且MDLI-B 427和层间金属结构429的连接对应于MDLI_B。

配置430是源极/漏极至栅极连接的示例，其中CFET器件431中的至少一个源极/漏极通过层间金属结构439电耦合到CFET器件433中的至少一个栅极。CFET器件433沿着X轴与CFET器件431相邻或间隔开。CFET器件431包括顶部半导体器件431T和底部半导体器件431B，CFET器件433包括顶部半导体器件433T和底部半导体器件433B。顶部半导体器件431T包括源极/漏极431TSD和在源极/漏极431TSD上的MDLI-T 434。底部半导体器件431B包括源极/漏极431BSD和在源极/漏极431BSD上的MDLI-B 435。顶部半导体器件433T包括栅极433TG和在栅极433TG之上的MGLI-T 436。底部半导体器件433B包括栅极433BG和在栅极433BG之上的MGLI-B 437。层间金属结构439布置在MDLI-T 434和MDLI-B 435之间并且电耦合MDLI-T 434和MDLI-B435。层间金属结构439进一步布置在MGLI-T 436和MGLI-B 437之间并电耦合MGLI-T 436和MGLI-B437。在一些实施例中，MDLI-T 434或MDLI-B 435中的至少一个被省略和/或MGLI-T 436或MGLI-B 437中的至少一个被省略。

图4A中的对应配置410、420、430中的层间金属结构419、429、439是沿着单个方向(例如X轴)线性延伸或伸长的一维(1D)层间金属结构的示例。在一些实施例中，提供包括沿着多个方向伸长的部分的二维(2D)层间金属结构的实例，例如，如关于图4B中的配置440-460所描述的。

在图4B中，配置440是2D栅极至栅极连接的示例，其中CFET器件441中的至少一个栅极通过2D层间金属结构449电耦合到CFET器件443中的至少一个栅极。CFET器件443不仅沿着X轴而且沿着Y轴与CFET器件441相邻或间隔开。CFET器件441包括顶部半导体器件441T和底部半导体器件441B，CFET器件443包括顶部半导体器件443T和底部半导体器件443B。顶部半导体器件441T包括栅极441TG和在栅极441TG之上的MGLI-T 444。底部半导体器件441B包括栅极441BG和在栅极441BG之上的MGLI-B 445。顶部半导体器件443T包括栅极443TG和在栅极443TG之上的MGLI-T 446。底部半导体器件443B包括栅极443BG和在栅极443BG之上的MGLI-B 447。层间金属结构449包括布置在MGLI-T 444和MGLI-B 445之间并电耦合MGLI-T 444和MGLI-B445的部段471。层间金属结构449还包括布置在MGLI-T 446和MGLI-B 447之间并电耦合MGLI-T 446和MGLI-B 447的部段473。层间金属结构449还包括与部段471和473邻接并连接的部段472。在图4B中的示例配置中，部段472沿着Y轴伸长，并且具有相对的端，部段471和473相应地从相对端沿着X轴突出。在一些实施例中，省略了MGLI-T 444或MGLI-B445中的至少一个和/或省略了MGLI-T 446或MGLI-B 447中的至少一个。

配置450是2D源极/漏极至源极/漏极连接的示例，其中CFET器件451中的至少一个源极/源极通过2D层间金属结构459电耦合到CFET器件453中的至少一个源极/漏极。CFET器件453不仅沿着X轴而且沿着Y轴与CFET器件451相邻或间隔开。CFET器件451包括顶部半导体器件451T和底部半导体器件451B，CFET器件453包括顶部半导体器件453T和底部半导体器件453B。顶部半导体器件451T包括源极/漏极451TSD和在源极/漏极451TSD上的MDLI-T454。底部半导体器件451B包括源极/漏极451BSD和在源极/漏极451BSD上的MDLI-B 455。顶部半导体器件453T包括源极/漏极453TSD和在源极/漏极453TSD上的MDLI-T 456。底部半导体器件453B包括源极/漏极453BSD和在源极/漏极453BSD上的MDLI-B457。层间金属结构459包括布置在MDLI-T 454和MDLI-B 455之间并电耦合MDLI-T 454和MDLI-B 455的部段481。层间金属结构459还包括布置在MDLI-T 456和MDLI-B 457之间并电耦合MDLI-T 456和MDLI-B 457的部段483。层间金属结构459还包括与部段481和483邻接并连接的部段482。在图4B中的示例配置中，部段482沿着Y轴伸长，并且具有相对的端，部段481和483相应地从相对端沿着X轴突出。在一些实施例中，MDLI-T 454或MDLI-B 455中的至少一个被省略和/或MDLI-T 456或MDLI-B457中的最少一个被忽略。

配置460是2D源极/漏极至栅极连接的示例，其中CFET器件461中的至少一个源极/漏极通过2D层间金属结构469电耦合到CFET器件463中的最少一个栅极。CFET器件463不仅沿着X轴而且沿着Y轴与CFET器件461相邻或间隔开。CFET器件461包括顶部半导体器件461T和底部半导体器件461B，CFET器件463包括顶部半导体器件463T和底部半导体器件463B。顶部半导体器件461T包括源极/漏极461TSD和在源极/漏极461TSD上方的MDLI-T 464。底部半导体器件461B包括源极/漏极461BSD和在源极/漏极461BSD上方的MDLI-B 465。顶部半导体器件463T包括栅极463TG和在栅极463TG上方的MGLI-T 466。底部半导体器件463B包括栅极463BG和在栅极463BG上方的MGLI-B 467。层间金属结构469包括布置在MDLI-T 464和MDLI-B 465之间并电耦合MDLI-T 464和MDLI-B465的部段491。层间金属结构469还包括布置在MGLI-T 466和MGLI-B467之间并电耦合MGLI-T 466和MGLI-B 467的部段493。层间金属结构469还包括与部段491和493邻接并连接的部段492。在图4B中的示例配置中，部段492沿着Y轴伸长，并且具有相对的端，部段491和493相应地从相对端沿着X轴突出。在一些实施例中，省略了MDLI-T 464或MDLI-B465中的至少一个和/或省略了MGLI-T 466或MGLI-B 467中的最少一个。图4B中的层间金属结构449、459、469的Z形是一个示例。其他2D形状，例如C形、L形、U形等，也在各种实施例的范围内。

图5A包括根据一些实施例的电路500A的示意性电路图，以及包括电路500A在内的IC器件的对应CFET器件和层间金属结构的示意性截面图和立体图。

电路500A是多级电路或多级单元的示例。电路500A包括配置第一级的第一反相器510和配置第二级的第二反相器520。第一反相器510和第二反相器520串联耦合在输入I和输出Z之间。第一反相器510包括P型晶体管P1和N型晶体管N1。第二反相器520包括P型晶体管P2和N型晶体管N2。晶体管P1和晶体管N1的栅极耦合到输入I。晶体管P1、P2中的每个的第一源极/漏极耦合到电源电压VDD的节点。晶体管N1、N2中的每个的第一源极/漏极耦合到参考电压VSS的节点，例如地电压。晶体管P1和晶体管N1的第二源极/漏极耦合到晶体管P2和晶体管N2的栅极。晶体管P2和晶体管N2的第二源极/漏极耦合到输出Z。

在图5A中的示例配置中，IC器件包括CFET器件512、522以实现电路500A。在CFET器件512中，晶体管P1是顶部半导体器件，晶体管N1是底部半导体器件。图5A包括沿着晶体管P1、N1的栅极截取的截面图514，以及沿着晶体管P1和N1的第二源极/漏极截取的截面图516。截面图514示出了类似于CFET器件320的结构，并且其中晶体管P1、N1的栅极通过连接件MGLI-1电耦合在一起，连接件MGLI-1包括在晶体管P1的栅极上的MGLI-T、在晶体管N1的栅极上的MGLI-B以及对应于输入I的层间金属结构。截面图516示出了类似于CFET器件360的结构，并且其中晶体管P1、N1的第二源极/漏极通过连接件MDLI-1电耦合在一起，连接件MDLI-1包括在晶体管P1的第二源极/漏极上的MDLI-T、在晶体管N1的第二源极/漏极上的MDLI-B和层间金属结构IM1。

在CFET器件522中，晶体管P2是顶部半导体器件，晶体管N2是底部半导体器件。图5A包括沿着晶体管P2、N2的栅极截取的截面图524，以及沿着晶体管P2和N2的第二源极/漏极截取的截面图526。截面图524示出了类似于CFET器件320的结构，并且其中晶体管P2、N2的栅极通过连接件MGLI-2电耦合在一起，该连接件MGLI-2包括在晶体管P2的栅极上的MGLI-T、在晶体管N2的栅极上的MGLI-B和层间金属结构IM1。截面图526示出了类似于CFET器件360的结构，并且其中晶体管P2、N2的第二源极/漏极通过连接件MDLI-2电耦合在一起，连接件MDLI-2包括在晶体管P2的第二漏极/源极上的MDLI-T、以及对应于输出Z的层间金属结构。在电路500A的电路图中还指示了连接件MGLI-1、MGLI-2、MDLI-1、MDLI-2和层间金属结构IM1。图5A还包括与配置430类似的截面图530，并且示出层间金属结构IM1配置晶体管P1、N1的第二源极/漏极与晶体管P2、N2的栅极之间的源极/漏极至栅极连接。

图5B包括根据一些实施例的电路500B的示意性电路图，以及包括电路500B的IC器件在内的对应CFET器件和层间金属结构的示意性截面图和立体图。

电路500B是N型到P型对角互连的示例。电路500B包括P型晶体管P3和N型晶体管N4。晶体管P3的源极/漏极耦合到晶体管N4的源极/漏极。

在图5B中的示例配置中，IC器件包括CFET器件542、544以实现电路500B。在CFET器件542中，晶体管P3是在底部半导体器件的晶体管N3上方的顶部半导体器件。图5B包括类似于CFET器件380的CFET器件542的截面图。CFET器件542包括连接件MDLI-3，其中晶体管P3的源极/漏极上的MDLI-T与层间金属结构IM2电耦合。在CFET器件544中，晶体管N4是在顶部半导体器件的晶体管P4之下的底部半导体器件。图5B包括类似于CFET器件370的CFET器件544的截面图。CFET器件544包括连接件MDLI-4，其中晶体管N4的源极/漏极上的MDLI-B与层间金属结构IM2电耦合。在电路500B的电路图中还指示了连接件MDLI-3、MDLI-4和层间金属结构IM2。图5B还包括与配置450类似的截面图550，并且示出层间金属结构IM2配置晶体管P3和晶体管N4之间的源极/漏极至源极/漏极连接。

如本文所述，CFET器件有利地允许IC器件的尺寸减小。然而，在设计/形成具有CFET器件的IC器件中的顶部半导体器件和底部半导体器件之间的电连接时，存在诸如寄生电阻和电容(R/C)、减小的有源区域宽度(或OD宽度)等问题和/或考虑。在一些实施例中，通过在具有CFET器件的IC器件中的上层的顶部半导体器件和下层的底部半导体器件之间配置一个或多个层间金属结构，以及使用一个或多个层间金属结构在IC器件的半导体器件之间形成一个或多个电连接，来解决一个或多个这样的问题和/或考虑。

在一些其他方法中，顶部半导体器件和底部半导体器件之间的电连接(本文称为顶部器件至底部器件连接)包括深通孔(DV)和/或一个或多个金属层(例如M0、M1、BM0、BM1)中的一个或多个导电图案，和/或金属层之间的一个或多个通孔。DV是从顶部半导体器件的上侧延伸到下面的底部半导体器件的通孔，并且在IC器件的厚度方向上具有至少顶部半导体器件高度的深度。根据其他方法的顶部器件到底部器件的连接是长的和/或复杂的，具有大的R/C，这可能影响IC器件的时序和电路性能。相比之下，因为在一个或多个实施例中不需要诸如DV、M0、M1、BM0、BM1导电图案和/或通孔的部件来使用层间金属结构来配置半导体器件之间的电连接，所以简化了根据一些实施例的布线操作，节省了布线资源，减少了电连接的长度和/或R/C，这继而又提高了时序和电路性能。

在其他方法中，由于两个DV所需的间隙，在有源区域的相对侧使用相应两个DV来提供顶部器件到底部器件连接的能力受到限制。这种间隙通常会导致OD宽度变小或减小。相比之下，因为在一个或多个实施例中不需要DV来配置有源区域的相对侧上的电连接，所以在一个或者多个实施例中可以避免对OD宽度的限制。在具有较大的OD宽度、具有较低R/C的较短电连接的情况下，使用层间金属结构用于半导体器件之间的互连的一些实施例在一个或多个方面优于其他方法，包括但不限于布线效率、功率、性能和/或面积(PPA)、简化的制造工艺等。

在一些实施例中，通过使用一个或多个层间金属结构形成电连接来实现布线灵活性。在至少一个实施例中，可以将顶部半导体器件的栅极或源极/漏极中的任何一个与底部半导体器件的栅极或源极/漏极中的任何一个单独耦合。在一个或多个实施例中，使用层间金属结构的电连接不仅可在同一CFET器件的顶部和底部半导体器件之间配置，而且可在两个或更多个CFET器件之间配置。在至少一个实施例中，层间金属结构被配置用于单元中的信号连接。在一些实施例中，层间金属结构被实现为1D或2D导电部件。在一个或多个实施例中，单元包括布置在多个IM轨道中的层间金属结构。在至少一个实施例中，可以将MGLI和/或MDLI布置在有源区域的相对侧。例如，可以将MDLI布置在有源区域的相对侧，而将MGLI布置在有源区域的相对侧中的一侧处。

在一些实施例中，层间金属结构嵌入在上层的顶部半导体器件和下层的底部半导体器件之间的多层结构中。在一些实施例中，多层结构包括不同介电材料的多个介电层。这种多层结构与在上层和下层之间包括单层结合材料和/或缺少层间金属结构的其他方法不同。

如关于图2A-图2C、图3A-图3C、图4A-图4B、图5A-图5B中的一个或多个所描述的，包括一个或多个CFET器件和/或层间金属结构的特定电路或单元的几个示例现在将关于图6A-图6B、图7、图8A-图8B、图9A-图9B中的多个来描述。

图6A是根据一些实施例的IC器件的电路600A的示意性电路图。在至少一个实施例中，电路600A对应于图1中的区域104的一部分。在图6A中的示例配置中，电路600A包括与或反相(AOI)逻辑，其对应于有时被称为AOI22D1单元的标准单元。

电路600A包括输入A1、A2、B1、B2、输出ZN和多个电耦合在一起的晶体管PA1、PA2、PB1、PB2、NA1、NA2、NB1、NB2，以在操作中执行电路600A的预定功能。在图6A中的示例配置中，电路600A包括PMOS晶体管PA1、PA2、PB1、PB2和NMOS晶体管NA1、NA2、NB1、NB2。

晶体管PA1、NA1的栅极电耦合到输入A1。晶体管PA2、NA2的栅极电耦合到输入A2。晶体管PB1、NB1的栅极电耦合到输入B1。晶体管PB2、NB2的栅极电耦合到输入B2。

晶体管PB1、PB2的源极电耦合到第一电源电压的第一节点(或轨道)。第一节点(或轨道)和第一电源电压在本文中通常被称为VDD。晶体管PB1、PB2的漏极与节点CON电耦合。因此，晶体管PB1和PB2在VDD和节点CON之间并联电耦合。晶体管PA1、PA2的源极与节点CON电耦合。晶体管PA1和PA2的漏极电耦合到输出ZN。结果，晶体管PA1、PA2并联地电耦合在节点CON和输出ZN之间。并联耦合的晶体管PB1、PB2和并联耦合的晶体管PA1、PA2在节点CON处串联电耦合。

晶体管NA2、NB2的源极电耦合到第二电源电压的第二节点(或轨道)。第二节点(或轨道)和第二电源电压在本文中通常被称为VSS(或地)。晶体管NA2的漏极在节点n2处电耦合到晶体管NA1的源极。结果，晶体管NA1、NA2串联地电耦合。晶体管NB2的漏极在节点n1处电耦合到晶体管NB1的源极。结果，晶体管NB1、NB2串联地电耦合。晶体管NA1、NB1的漏极电耦合到输出ZN。结果，串联耦合的晶体管NA1、NA2和串联耦合的晶体管NB1、NB2并联耦合在输出ZN和VSS之间。

图6B包括根据一些实施例的IC器件中的电路600A的布局图600B的各个层的示意图。在一些实施例中，布局图600B是包括CFET器件的AOI22D1单元的布局图。

布局图600B包括与顶层220、中间层240、底层230相对应的顶层610、中间层620和底层630。顶层610包括作为NMOS的顶部半导体器件。底层630包括作为PMOS的底部半导体器件。在至少一个实施例中，顶部半导体器件是PMOS，底部半导体器件是NMOS。为了简单起见，省略了MD接触件，并且顶层610和底层630的有源区域通常被示为中间层620中的有源区域OD。

顶层610包括栅极区域PO_1至PO_4、伪栅极区域DPO_1、DPO_2、对应地在栅极区域PO_2至PO_4之上的VG通孔VG_1至VG_4、信号VD通孔VD_1、电源VD通孔VD2_1、VD2_2、第一组M0导电图案M0A_1至M0A_3以及第二组M0导电图案M0B_1至M0B_3。第一组M0导电图案，即M0A导电图案，属于一个掩模，而第二组M0导电图案，即，M0B导电图案，属于另一掩模。M0A导电图案和M0B导电图案沿着Y轴交替地布置。

顶层610包括具有对应栅极区域PO_1至PO_4的NMOS NB2、NB1、NA1、NA2。输入B2、B1、A1、A2对应于M0导电图案M0B_1、M0A_2、M0A_3、M0B_3，M0导电图案M0B_1、M0A_2、M0A_3、M0B_3通过对应的VG通孔VG_1至VG_4电耦合到对应的栅极区域PO_1至PO_4。输出ZN对应于M0导电图案M0B_2，M0导电图案M0B_2通过VD通孔VD_1电耦合到NMOS NA1、NB1的公共源极/漏极。NMOS NB2、NA2中的每个的源极/漏极通过相应的电源VD通孔VD2_1、VD2_2电耦合到作为VSS电源轨道的M0导电图案M0A_1。

底层630包括栅极区域BPO_1至BPO_4、伪栅极区域BDPO_1、BDPO_2、信号BVD通孔BVD_1、BVD_2、BVD_3、电源BVD通孔BVD2_1、具有BM0导电图案BM0A_1的第一组BM0导电图案BM0A_1和第二组BM0导电图案BM0B_1、BM0B_2。第一组BM0导电图案，即BM0A导电图案，属于一个掩模，而第二组BM0导电图案，即BM0B导电图案，属于另一掩模。BM0A导电图案和BM0B导电图案沿着Y轴交替地布置。

底层630包括具有对应的栅极区域BPO_1至BPO_4的PMOS PB2、PB1、PA1、PA2。节点CON对应于BM0导电图案BM0A_1，BM0导电图案BM0A_1通过对应的信号BVD通孔BVD_1、BVD_2、BVD_3电耦合到PMOS PB2、PB1、PA1、PA2的对应源极/漏极。PMOS PB2、PB1的公共源极/漏极通过电源BVD通孔BVD2_1电耦合到作为VDD电源轨道的BM0导电图案BM0B_1。如图6B所示，电源轨道(例如VDD电源轨道或VSS电源轨道)由比其他非电源轨道M0导电图案更宽(沿着Y轴)的M0导电图案来实现。

在中间层620中，为了便于说明和/或示出的目的，示出了栅极区域PO_1至PO_4和伪栅极区域DPO_1、DPO_2(其相应地与栅极区域BPO_1至BPO_4和伪栅极区域BDPO_1、BDPO_2重合)。出于类似的原因，在中间层620中示出了单个有源区域OD，而不是在顶层610和底层630中示出分离的NMOS和PMOS有源区域。

中间层620包括层间金属结构IM_1至IM_5、结构MGLI_TB_1至MGLI_TB_4、结构MDLI_T_1和结构MDLI_B_1。层间金属结构IM_1至IM_4相应地在栅极区域PO_1至PO_4之上，并且结构MGLI_TB_1至MGLI_TB_4相应地在层间金属结构IM_1至IM_4之上。层间金属结构IM_1和结构MGLI_TB_1将栅极区域PO_1与栅极区域BPO_1电耦合，层间金属结构IM_2和结构MGLI_TB_2将栅极区域PO_2与栅极区域BPO_2电耦合，层间金属结构IM_3和结构MGLI_TB_3将栅极区域PO_3与栅极区域BPO_3电耦合，且层间金属结构IM_4和结构MGLI_TB_4将栅极区域PO_4与栅极区域BPO_4电耦合。

NMOS NA1、NB1的公共源极/漏极(对应于输出ZN)电耦合到结构MDLI_T_1，然后结构MDLI_T_1电耦合到层间金属结构IM_5，然后层间金属结构IM_5电耦合到MDLI_B_1，然后结构MDLI_B_1电耦合到PMOS PA1、PA2的公共源极区。结果，PMOS PA1、PA2的公共源极/漏极电耦合到输出ZN。层间金属结构IM_5沿着X轴从栅极区域PO_3的一侧跨越到栅极区域PO_3的另一侧。

布局图600B具有边界601，该边界601对于顶层610、中间层620、底层630中的所有层是相同的，并且在中间层620中示出。边界601的两个垂直边(沿着Y轴)与伪栅极区域DPO_1、DPO_2的中心线重合。边界601的两个水平边(沿着X轴)与栅极区域PO_1至PO_4以及伪栅极区域DPO_1、DPO_2的上边缘(图6B中)和下边缘(图6B中)对应地重合。中间层620的所有层间金属结构都在边界601内，并且不跨越边界601到达单元外部。布局图600B的沿着X轴的单元宽度是5个CPP。

布局图600B是布置在有源区域一侧的层间金属结构的示例。例如，所有MGLI，即MGLI_TB_1至MGLI_TB_4，在有源区域OD的一侧(即，图6B中的上侧)。类似地，所有的MDLI，即MDLI_T_1和MDLI_B_1，在有源区域OD的一侧(即，图6B中的下侧)。布局图600B进一步是沿着X轴伸长的1D层间金属结构的示例。布局图600B进一步是在沿着X轴的若干IM轨道中布置层间金属结构的示例。例如，层间金属结构IM_1至IM_4沿着第一IM轨道621布置，并且层间金属结构IM_5沿着第二IM轨道622布置。为了简单起见，IM轨道621、622被示出为与对应的层间金属结构的中心线重合，例如，例如IM轨道621与层间金属结构IM_1至IM_4的中心线重合，IM轨道622与层间金属结构IM_5的中心线重合。IM轨道621、622沿着X轴伸长。IM节距是相邻IM轨道621、622之间沿着Y轴的距离。尽管IM节距被图示为中心到中心的距离，但是在一个或多个实施例中，它也对应于边缘到边缘的距离。关于图10A-图10B中的一个或多个描述了根据一些实施例的与IM节距相关的示例细节。

在一些实施例中，通过如布局图600B所示通过层间金属结构配置电路600A的器件之间的电连接，可以节省布线资源，例如在其他方法中需要的M0、M1、BM0、BM1导电图案和/或通孔。在至少一个实施例中，可以提供具有5个CPP的单元宽度的AOI22D1单元的布局图，例如，如图6B所示。在一些实施例中，与对于AOI22D1单元需要6个CPP或更大的单元宽度的其他方法相比，这是芯片面积的改进。在至少一个实施例中，本文描述的一个或多个优点可通过布局图600B和/或对应于布局图600B的IC器件来实现。

图7包括根据一些实施例的一个或多个IC器件中的各种电路710、720、730的示意性电路图。在至少一个实施例中，电路710、720、730中的每个对应于图1中的区域104的一部分。

电路710包括具有两个输入I0、I1、选择输入S和输出Z的多路复用器。在一些实施例中，电路710对应于有时被称为MUX2D1单元的标准单元。电路720包括具有两个输入A1、A2和输出Z的XOR逻辑门。在一些实施例中，电路720对应于有时被称为XOR2D1单元的标准单元。电路730包括具有数据输入D、扫描输入SI、扫描使能输入SE、时钟输入CP和输出Q的扫描D触发器。在一些实施例中，电路730对应于有时被称为SDFQD1单元的标准单元。关于图6A和图7中的一个或多个描述的特定电路或单元是示例。其他单元在各种实施例的范围内。

图8A包括根据一些实施例的电路710的布局图800A的各个层处的示意图。在一些实施例中，布局图800A是包括CFET器件的MUX2D1单元的布局图。

布局图800A包括顶层810、中间层820和底层830，顶层810、中间层820和底层830对应于顶层220、中间层240、底层230，或者对应于顶层610、中间层620、底层630。顶层810包括作为NMOS的顶部半导体器件。底层830包括作为PMOS的底部半导体器件。在至少一个实施例中，顶部半导体器件是PMOS，底部半导体器件是NMOS。为了简单起见，省略了MD接触件，顶层810和底层830的有源区域通常被示为中间层820中的有源区域OD1、OD2，并且省略了类似于边界601配置的边界。

与布局图600B相比，布局图800A包括沿着Y轴以间隔布置的2个有源区域OD1、OD2。与具有单单元高度的布局图600B相比，布局图800A具有双单元高度。

顶层810包括栅极区域PO_11至PO_16、伪栅极区域DPO_11至DPO_14、对应地在栅极区域PO_2、PO_14至PO_16之上的VG通孔VG_12、VG_14至VG_16、信号VD通孔VD_11、VD_13、两个VSS电源VD通孔(未编号)、第一组M0导电图案M0A_11至M0A_13以及第二组M0导电图案M0B_11至M0B_14。输入I0、I1、S和输出Z对应于M0导电图案M0B_14、M0A_12、M0B_13、M0B_11。M0导电图案M0A_11和M0B_12为VSS电源轨道。

底层830包括栅极区域BPO_11至BPO_16、伪栅极区域BDPO_11至BDPO_14、对应地在栅极区域BPO_11、BPO_13、BPO_14、BPO_16之上的BVG通孔BVG_11、BVG_13、BVG_14、BVG_16、信号BVD通孔BVD_11、BVD_12、两个VDD电源BVD通孔(未编号)、第一组BM0导电图案BM0A_11至BM0A_13、第二组BM0导电图案BM0B_11至BM0B_13、对应地在BM0导电图案BM0B_12、BM0B_13之上并耦合到BM0B_12、BM0B_13的BV0通孔BV0_11、BV0_12，以及在BV0通孔BV0_11、BV0_12之上并耦合至BV0通孔BV0_11、BV0_12的BM1导电图案BM1_11。BM0导电图案BM0B_11和BM0A_12是VDD电源轨道。

中间层820包括层间金属结构IM_10至IM_19、结构MGLI_TB_11至MGLI_TB_15、结构MGLI_T_13、结构MGLI_B_16和结构MDLI_TB_11至MDLI_TB15。层间金属结构IM_10至IM_19布置于四个IM轨道中，每个IM轨道沿着X轴伸长且沿着Y轴与相邻的IM轨道间隔开。层间金属结构IM_11、IM_12、IM_13布置在第一IM轨道中，层间金属结构IM_14、IM_15和层间金属结构IM_16的第二部段812布置在第二IM轨道中，层间金属结构IM_17、IM_18布置在第三IM轨道中，层间金属结构IM_19、IM_10和层间金属结构IM_16的第三部段813布置在第四IM轨道中。使用结构MGLI_TB_11至MGLI_TB_15的连接相似于关于图6B阐述的连接。在使用结构MDLI_TB的示例连接中，层间金属结构IM_11和结构MDLI_TB_11将栅极为栅极区域PO_11的NMOS的源极/漏极电耦合到栅极为栅极区BPO_11的PMOS的源极/漏极。

与所有层间金属结构都是1D的布局图600B相比，布局图800A包括2D层间金属结构IM_16。2D层间金属结构IM_16包括沿着Y轴伸长的第一部段811，以及沿着X轴从第一部段811的相对端相应地突出的第二和第三部段812、813。2D层间金属结构IM_16具有U形、C形或支架形状。栅极区域PO_13经由结构MGLI_T_13在第二部段812处电耦合到2D层间金属结构IM_16。2D层间金属结构IM_16在第三部段813处进一步电耦合到结构MGLI_B_16，然后电耦合到栅极区域BPO_16。结果，栅极区域PO_13通过2D层间金属结构IM_16电耦合到栅极区域BPO_16。

2D层间金属结构IM_16是栅极至栅极连接的示例。布局图800A是布置在有源区域一侧的层间金属结构的又一示例。

布局图800A包括BM1导电图案而不包括M1导电图案，这在布线资源使用方面比其他方法有所改进，其他方法需要三个BM1导电图案和一个M1导电图案用于MUX2D1单元。在至少一个实施例中，本文描述的一个或多个优点可通过布局图800A和/或与布局图800A相对应的IC器件来实现。

图8B包括根据一些实施例的电路720的布局图800B的各个层处的示意图。在一些实施例中，布局图800B是包括CFET器件的XOR2D1单元的布局图。

布局图800B包括与顶层220、中间层240、底层230或顶层810、中间层820、底层830相对应的顶层840、中间层850和底层860。顶层840包括作为NMOS的顶部半导体器件。底层860包括作为PMOS的底部半导体器件。在至少一个实施例中，顶部半导体器件是PMOS，底部半导体器件是NMOS。为了简单起见，省略了MD接触件，顶层840和底层860的有源区域通常被示为中间层850中的有源区域OD1、OD2，并且省略了类似于边界601配置的边界。布局图800B包括沿着Y轴以间隔布置的2个有源区域OD1、OD2，并且具有双倍单元高度。

顶层840包括栅极区域PO_21至PO_26、伪栅极区域DPO_21至DPO_24、对应地在栅极区域PO_23至PO_26之上的VG通孔VG_23至VG_26、信号VD通孔VD_21、VD_23、两个VSS电源VD通孔(未编号)、第一组M0导电图案M0A_21至M0A_24、第二组M0导电图案M0B_21至M0B_23、对应地在M0导电图案M0B_22、M0A_23之上并与之耦合的V0通孔V0_21、V0_22，以及在V0通孔V0_21、V0_22之上并与之耦合的M1导电图案M1_21。输入A1、A2和输出Z对应于M1导电图案M1_21、M0导电图案M0A_24和M0导电图案M0A_21。M0导电图案M0B_21和M0A_22为VSS电源轨道。

底层860包括栅极区域BPO_21至BPO_26、伪栅极区域BDPO_21至BDPO_24、对应地在栅极区域BPO_21、BPO_24、BPO_26之上的BVG通孔BVG_21、BVG_24、BVG_26、信号通孔BVD_21、两个VDD电源通孔BVD(未编号)、第一组BM0导电图案BM0A_21至BM0A_23、以及第二组BM0导电图案BM0B_21至BM0B_23。BM0导电图案BM0B_21和BM0A_22为VDD电源轨道。

中间层850包括层间金属结构IM_21至IM_28、结构MGLI_TB_21、MGLI_TB_22、MGLI_TB_24、MGLI_TB_25、结构MGLI_T_26、结构MGLI_B_23和结构MDLI_TB_21-MDLI_TB_24。层间金属结构IM_21至IM_28布置在四个IM轨道中，每个IM轨道沿着X轴伸长且沿着Y轴与相邻的IM轨道间隔开。使用结构MGLI_TB、MGLI_T、MGLI_B、MDLI_TB的连接类似于关于图6B、图8A中的一个或多个所描述的连接。

与布局图800A相比，布局图800B还包括2D层间金属结构IM_25，其具有U形、C形或支架形状，并且是栅极至栅极连接的示例。布局图800B包括具有L形的另一2D层间金属结构IM_24。2D层间金属结构IM_24包括沿着Y轴延伸的第一部段821和从第一部段821的端部沿着X轴突出的第二部段822。栅极区域PO_22经由结构MGLI_TB_22在第一部段821处电耦合至栅极区域BPO_22及2D层间金属结构IM_24二者。2D层间金属结构IM_24在第二部段822处进一步电耦合到结构MDLI_TB_24，该结构MDLI_TB_24电耦合到栅极为栅极区域PO_26的NMOS的源极/漏极和栅极为栅极区BPO_26的PMOS的源极/漏极。

2D层间金属结构IM_24是源极/漏极至栅极连接的示例。布局图800B是布置在有源区域一侧的层间金属结构的又一示例。

布局图800B包括M1导电图案而不包括BM1导电图案，这在布线资源使用方面比需要用于XOR2D1单元的两个M1导电图案和两个BM1导电图案的其他方法有所改进。布局图800B占据8个CPP的面积(4个CPP的单元宽度乘以两倍的单元高度)，这在芯片面积方面优于对于XOR2D1单元需要10个CPP的其他方法。在至少一个实施例中，这里描述的一个或多个优点可通过布局图800B和/或与布局图800B相对应的IC器件来实现。

图9A-图9B各自包括根据一些实施例的电路730的对应布局图900A-900B的各个层处的示意图。在一些实施例中，布局图900A-900B中的每个是包括CFET器件的SDFQD1单元的布局图。

在图9A中，布局图900A包括顶层910、中间层920和底层930，顶层910、中间层920和底层930对应于顶层220、中间层240、底层230，或者对应于顶层810、中间层820、底层830。顶层910包括作为NMOS的顶部半导体器件。底层930包括作为PMOS的底部半导体器件。在至少一个实施例中，顶部半导体器件是PMOS，底部半导体器件是NMOS。为了简单起见，省略了MD接触件，顶层910和底层930的有源区域通常被示为中间层920中的有源区域OD3-OD5，并且省略了与边界601类似配置的边界。如本文所描述的，布局图900A具有单个单元高度但具有不同的OD宽度。

顶层910包括栅极区域PO_30至PO_45、伪栅极区域DPO_30至DPO_33、对应地在栅极区域PO_3 0至PO_37、PO_40、PO_41、PO_45之上的VG通孔VG_30至VG_37、VG_40、VG_41、VG_45、信号VD通孔VD_31至VD_34、五个VSS电源VD通孔(未编号)、第一组M0导电图案M0A_31至M0A_37和第二组M0导电图案M0B_31、M0B_32。输入D、SI、SE、CP和输出Q对应于M0导电图案M0A_33、M0A_34、M0B_31、M0A_37和M0A_36。M0导电图案M0A_31是VSS电源轨道。

底层930包括栅极区域BPO_30至BPO_45、伪栅极区域BDPO_30至BDPO_33、对应地在栅极区域BPO_33、BPO_36、BPO_37、BVG_40、BVG_41之上的BVG通孔BVG_33、BVG_36、BVG_37、BVG_40、BVG_41、信号BVD通孔BVD_31至BVD_35、五个VDD电源BVD通孔(未编号)、第一组BM0导电图案BM0A_31、BM0A_32，以及第二组BM0导电图案BM0B_31至BM0B_33。BM0导电图案BM0B_31是VDD电源轨道。

中间层920包括层间金属结构IM_31至IM_45、结构MGLI_TB_30、MGLI_TB_32、MGLI_TB_34、MGLI_TB_35、MGLI_TB_38、MGLI_TB_39、MGLI_TB_42至MGLI_TB_45、结构MGLI_T_40、结构MGLI_B_31、MGLI_B_41、结构MDLI_TB_31至MDLI_TB_37以及结构MDLI_L_31、MDLI_T_32。层间金属结构IM_31至IM_45布置在两个IM轨道中，每个IM轨道沿着X轴伸长并且沿着Y轴与相邻的IM轨道间隔开。使用结构MGLI_TB、MGLI_T、MGLI_B、MDLI_TB和MDLI_T的连接类似于关于图6B、图8A、图8B中的一个或多个所描述的连接。层间金属结构IM_32是源极/漏极至源极/漏极连接的示例，层间金属结构IM_34是源极/漏极至栅极连接的示例，层间金属结构IM_42是栅极至栅极连接的示例。

与在有源区域的同一侧上具有MGLI或MDLI的布局图600B、800A、800B相比，布局图900A包括在有源区域相对侧上的MGLI和MDLI。为此，布局图900A包括有源区域OD4，该有源区域OD4具有比其他有源区域OD3、OD5的OD宽度W2小的OD宽度W1(沿着Y轴)。在图9A中，区域925指示有源区域OD4与其它有源区域OD3、OD5之间的OD宽度的差异。区域925在有源区域OD4之外，并且允许MGLI布置在其上。沿着X轴，有源区域OD3在伪栅极区域DPO_30和DPO_31之间，有源区域OD4在伪栅极区域DPO_31和DPO_32之间，并且有源区域OD5在伪栅极区域DPO_32和DPO_33之间。应当注意，本文中关于有源区域OD3、OD4、OD5的描述实际上适用于顶层910和底层930。具体地，顶层910具有拥有有源区域OD3、OD4、OD5的形状和/或OD宽度的NMOS有源区域，并且底层930具有拥有有源区域OD 3、OD3、OD 4、OD5的形状的PMOS有源区域。

有源区域OD4的减小的OD宽度W2使得可以将MGLI和MDLI布置在有源区域OD4的两侧上。例如，结构MGLI_TB_38、MGLI_TB_43布置在有源区域OD4的一侧(图9A中的上侧)，而结构MGLI_TB_39、MGLI_T_40、MGLI_B_41、MGLI_TB_42布置在有源区域OD4的另一侧(图9B中的下侧)。对于另一示例，结构MDLI_T_32、MDLI_TB_32、MDLI_TB_33布置在有源区域OD4的一侧(图9A中的上侧)，而结构MDLI_TB_36、MDLI_DB_37布置在有源区域OD4的另一侧(图9B中的下侧)。在具有较大OD宽度W1的有源区域OD3、OD5中，MGLI或MDLI布置在有源区域OD3、OD5的同一侧上。在图9A中的示例配置中，结构MDLI_TB_31至MDLI_TB_37以及结构MDLI_T_31、MDLI_T_32沿着Y轴伸长，并且接触或重叠于相应的下层有源区域。

如关于图6B、图8A、图8B中的一个或多个以及图9A的有源区域OD3、OD5所描述的，其中MGLI布置在有源区域的同一侧的配置有时被称为单侧MGLI配置。如关于图9A中的有源区域OD4所描述的，其中MGLI布置在有源区域的相对侧的配置有时被称为双侧MGLI配置。在一些实施例中，单侧MGLI配置提供具有更大电流(或更大功率)和更好性能的更大有源区域。在至少一个实施例中，尽管具有较小的有源区域和较小的电流，但双侧MGLI配置为电路连接提供了额外的灵活性，并且适合于复杂的电路和/或结构。在一些实施例中，在确定包括CFET器件和层间金属结构的IC器件或其电路区域是被配置为单侧MGLI配置还是双侧MGLI配置时，考虑这些和/或其他方面。

布局图900A不包括M1导电图案和BM1导电图案，这是在布线资源使用方面的改进，与SDFQD1单元需要三个M1导电图案以及三个BM1导电图案的其他方法相比。布局图900A占据19个CPP的面积，这在芯片面积方面比SDFQD1单元需要20个或更多个CPP的其他方法有所改进。在至少一个实施例中，本文描述的一个或多个优点可通过布局图900A和/或对应于布局图900A的IC器件来实现。

在图9B中，布局图900B包括与顶层810、中间层820、底层830相对应的顶层960、中间层970和底层980。顶层960包括作为NMOS的顶部半导体器件。底层980包括作为PMOS的底部半导体器件。在至少一个实施例中，顶部半导体器件是PMOS，底部半导体器件是NMOS。为了简单起见，省略了MD接触件，省略了有源区域，并且省略了与边界601类似配置的边界。类似于布局图800A或布局图800B，布局图900B包括沿着Y轴以间隔布置的2个有源区域(未示出)，并且具有双倍的单元高度。

顶层960包括栅极区域PO_70至PO_85，伪栅极区域DPO_70至DPO_75、对应地位于栅极区域PO_70、PO_72、PO_73、PO_75、PO_79、PO_80、PO_82、PO_84、PO_85上的VG通孔VG_70、VG_72、VG_73、VG_75、VG_79、VG_80、VG_82、VG_84、VG_85，信号VD通孔VD_70至VD_77、六个VSS电源VD通孔(未编号)、第一组M0导电图案M0A_71至M0A_79、第二组M0导电图案M0B_71至M0B_76、对应地在M0导电图案M0B_72、M0B_75之上且与之耦合的V0通孔V0_71、V0_72、对应地在M0导电图案M0A_74、M0A_78之上且与之耦合的V0通孔V0_73、V0_74、位于V0通孔V0_71、V0_72之上且与之耦合的M1导电图案M1_71、以及位于V0通孔V0_73、V0_74之上且与之耦合的M1导电图案M1_72。M1导电图案M1_71、M1_72被配置用于低跳变率讯号(low-toggle-ratesignal)。输入D、SI、SE、CP及输出Q对应于M0导电图案M0B_71、M0A_72、M0A_76、M0A_79及M0B_74。M0导电图案M0A_71、M0A_75是VSS电源轨道。

底层980包括栅极区域BPO_70至BPO_85、伪栅极区域BDPO_70至BDPO_75、对应地在栅极区域BPO_74、BPO_76、BPO_78、BPO_81、BPO_83之上的BVG通孔BVG_74、BVG_76、BVG_78、BVG_81、BVG_83、信号BVD通孔BVD_71至BVD_78、五个VDD电源BVD通孔(未编号)、第一组BM0导电图案BM0A_71至BM0A_73，以及第二组BM0导电图案BM0B_71至BM0B_75。BM0导电图案BM0B_71和BM0B_74是VDD电源轨道。

中间层970包括层间金属结构IM_71至IM_87、结构MGLI_TB_71至MGLI_TB_81以及结构MDLI_TB_71至MDLI_TB_78。层间金属结构IM_71至IM_87布置在四个IM轨道中，每个IM轨道沿着X轴伸长并且沿着Y轴与相邻的IM轨道间隔开。使用结构MGLI_TB、MDLI_TB的连接类似于关于图6B、图8A、图8B中的一个或多个所描述的连接。

与具有单单元高度的布局图900A相比，布局图900B具有双单元高度。与具有1D层间金属结构的布局图900A相比，布局图900B包括也是源极/漏极至栅极连接的实例的2D层间金属结构IM_77、IM_78。与具有拥有减小的OD宽度的一个或多个有源区域的布局图900A相比，在至少一个实施例中，布局图900B不包括具有减小的OD宽度的有源区域。结果，布局图900B的单元功率不受具有减小的OD宽度的有源区域的影响，并且布局图900B适用于单元功率是要考虑的设计特征的情况。

布局图900B包括两个M1导电图案而没有BM1导电图案，这在布线资源使用方面比其他方法有所改进，其他方法需要SDFQD1单元的四个以上M1和/或BM1导电图案。布局图900B占据20个CPP的面积(10个CPP的单元宽度乘以两倍的单元高度)，这在芯片面积方面比SDFQD1单元需要20个以上CPP的其他方法有所改进。在至少一个实施例中，布局图900B进一步提供如本文所描述的单元功率改进。在至少一个实施例中，本文描述的一个或多个优点可通过布局图900B和/或对应于布局图900B的IC器件来实现。

图10A-图10B是对应地示出根据一些实施例的单元1000A、1000B的定义的示意图。图10A中的单元1000A具有单侧MGLI配置。图10B中的单元1000B具有双侧MGLI配置。图10A、图10B中的示意图类似于关于图2B、图2C、图3A中的一个或多个描述的一个或多个Y轴截面图。

在图10A中，单元1000A具有边界，在该边界内布置单元1000A的器件和特征。在至少一个实施例中，边界对应于边界210或边界601。在图10A中示出了边界的两个边缘1011、1012。边缘1011、1012沿着Y轴彼此相对。单元1000A包括CFET器件，该CFET器件具有在底部半导体器件之上的顶部半导体器件。顶部半导体器件包括纳米片1071、纳米片1072周围的栅极1072、栅极1072上方的MGLI 1074以及顶部半导体器件的源极/漏极上方的MDLI 1027。底部半导体器件包括纳米片1081、纳米片1081周围的栅极1082、栅极1082上方的MGLI 1084以及底部半导体器件的源极/漏极上方的MDLI 1037。单元1000A还包括位于顶部半导体器件和底部半导体器件之间的层间金属结构1043、1047。在一些实施例中，边缘10111012、纳米片1071、1081、栅极1072、1082、MGLI 1074、1084、MDLI 1027、1037和层间金属结构1043、1047对应于边缘211、212、纳米片271、281、栅极272、282、MGLI 274、284、MDLI 227、237和层间金属结构243、247。

在图10A中示出了与单元1000A相关的各种尺寸A、B、C、D、E、G。

宽度A是单元1000A中的所有有源区域中的最大OD宽度。顶部半导体器件的OD宽度对应于纳米片1071沿着Y轴的尺寸。底部半导体器件的OD宽度对应于纳米片1081沿着Y轴的尺寸。在图10A中的示例配置中，顶部半导体器件的OD宽度大于底部半导体器件的OD宽度，并且被指定为最大OD宽度A。在一个或多个实施例中，底部半导体器件的OD宽度大于顶部半导体器件的OD宽度，并且被指定为最大OD宽度A。

纳米片1071和对应栅极1072的相邻端之间沿着Y轴的间距B在附图中被称为“PO端盖”。

间距C对应于CMG图案沿着Y轴的尺寸，在附图中称为“CMG”。间距C指示到相邻单元的部件的距离。例如，图10A中的间距C相应地指示MDLI 1027与相邻单元的部件1002(例如MGLI)之间的距离，以及MGLI 1074与另一相邻单元的部件1004之间的距离。在至少一个实施例中，边缘1011或1012平分相应的间距C。

纳米片1071和MGLI 1074之间沿着Y轴的间距D在附图中被称为“MGLI至OD间距”。

尺寸E是MGLI 1074沿着Y轴的宽度，在附图中称为“MGLI宽度”。

层间金属结构1043、1047之间的间距G在附图中被称为“金属间节距”(或IM节距)。IM节距是沿着Y轴在沿着X轴伸长的两个相邻IM轨道之间的距离。在图10A中的示例配置中，层间金属结构1043在第一IM轨道上，而层间金属结构1047在相邻的第二IM轨道上。关于图6B描述IM轨道和IM节距的示例。

单元1000A的单元高度是单元边界的边缘1011、1012之间的距离，并且由A、B、C、D和E之和确定，即由以下公式(1)确定：

单元高度＝(A+B+C+D+E)(1)

IM节距G由单元高度除以单元1000A中IM轨道的数量来确定，即由以下公式(2)来确定：

G＝单元高度/IM轨道的数量(2)

在图10A的示例配置中，IM轨道的数量是2，并且G是单元高度的一半。在一些实施例中，如本文所述，在IC设计期间使用由公式(2)确定的IM节距G来验证正在设计的IC器件是否满足一个或多个设计规则。

在图10B中，具有单元1000A中的对应组件的单元1000B的组件由单元1000A的附图标记表示。与单侧MGLI配置对应的单元1000A相比，双侧MGLI配置相对应的单元1000B还包括MGLI 1094。MGLI 1074、1094位于包括纳米片1071、1081的有源区域的相对侧上。单元1000B还包括层间金属结构1093和MDLI 1097。层间金属结构1093在第三IM轨道上，该第三IM轨道在对应于层间金属结构1043的第一IM轨道和对应于层间金属结构1047的第二IM轨道之间。第三IM轨道与第一和第二IM轨道间隔IM节距G。MDLI 1027、1097在包括纳米片1071、1081的有源区域的相对侧上。

单元1000B的单元高度由以下公式(3)确定：

单元高度＝A+max(B+C；C+D+E)×2(3)

单元1000B中的IM节距G由公式(2)确定，并且在一个或多个实施例中，在IC设计期间用于验证正在设计的IC器件是否满足一个或多个设计规则，如本文所述。所示的单元1000A、1000B中的IM轨道的数量是示例。所描述的公式是针对单元1000A、100B的单单元高度单元。多个单元高度单元(例如双单元高度单元)的其他公式在各种实施例的范围内。

在一些实施例中，与单侧MGLI配置相对应的单元仍然包括在有源区域的相对侧上的MDLI。这种单元的一个示例是没有MGLI 1094的单元1000B。另一个示例是具有MDLI 1097的单元1000A。根据一些实施例，这些单元的单元高度由公式(1)确定。在至少一个实施例中，通过包括关于图10A-图10B描述的一个或多个单元的IC器件可以实现本文描述的一个或多个优点。

图11A-图11D是根据一些实施例的在制造工艺的各个阶段的IC器件1100的示意性截面图。在至少一个实施例中，关于图11A-图11D所描述的一个或多个制造工艺可应用于制造本文所描述的IC器件中的一个或多个。为了简单起见，图2B-图2C和图11A-图11D中的相应部件由相同的附图标记表示。

在图11A中，示例性制造工艺从衬底1160开始。在一些实施例中，衬底1160是绝缘体上硅(SOI)衬底，其具有半导体本体和在半导体本体上的绝缘层。其它衬底配置在各种实施例的范围内。在一些实施例中，衬底1160包括用于在其上形成N型器件的P型衬底。在一些实施例中，衬底1160包括用于在其上形成P型器件的N型衬底。在一些实施例中，衬底1160包括元素半导体，其包括：晶体、多晶或非晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP；任何其他合适的材料；或其组合。在一些实施例中，半导体衬底1160包括掺杂外延层或埋层。在一些实施例中，化合物半导体衬底具有多层结构，或者衬底包括多层化合物半导体结构。

在衬底1160的前侧1161上顺序沉积第一半导体材料和不同于第一半导体材料的第二半导体材料的交替层。在一些实施例中，第一半导体材料包括Si，第二半导体材料包括SiGe。结果，在衬底1160的前侧1161上堆叠交替的SiGe/Si/SiGe/Si层。在一些实施例中，通过外延工艺形成交替层SiGe/Si/SiGe/Si。用于不同的第一和第二半导体材料的交替层的其他材料和/或制造工艺在各种实施例的范围内。

在一些实施例中，在交替层SiGe/Si/SiGe/Si上形成伪栅极结构(未示出)，用作后续图案化和后续形成金属栅极的掩模。在一个示例中，每个伪栅极结构包括各种伪层，例如伪栅电极(例如多晶硅)、硬掩模层(例如SiN、SiCN、SiO等)。伪栅极结构通过沉积工艺、光刻工艺、蚀刻工艺、其组合等形成。

通过使用伪栅极结构作为掩模来图案化交替层SiGe/Si/SiGe/Si，以获得具有交替层1124、1125的多层堆叠1123。层1124是Si层的图案化部分，层1125是SiGe层的图案化部分。由此获得了所得到的结构1100A。

在图11B中，基于结构1100A制造各种底部半导体器件。在至少一个实施例中，隔离区(未示出和/或未编号)形成在沟槽中，以分离和电隔离待制造器件的有源区域。在一些实施例中，诸如通过化学气相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)、物理汽相沉积(PVD)、热氧化等在结构1100A上沉积一种或多种介电材料(诸如SiO和/或SiN)。随后，例如通过蚀刻和/或化学机械抛光(CMP)使介电材料凹陷以形成隔离区域。

在一些实施例中，通过蚀刻工艺选择性地去除层1125的暴露边缘处的SiGe(为简单起见未示出)，以在相邻层1124的边缘之间形成间隙。在一些实施例中，层1125的暴露边缘处的SiGe的选择性去除包括氧化工艺和随后的选择性蚀刻。

在一些实施例中，类似于源极/漏极276、277的源极/漏极部件(未示出)被外延生长为外延结构。源极/漏极部件生长为与Si层1124的暴露边缘接触。示例外延工艺包括但不限于CVD沉积、超高真空CVD(UHV-CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、选择性外延生长(SEG)等。

在一些实施例中，执行金属栅极替换工艺以用金属栅极结构替换伪栅极结构。在一些实施例中，通过一个或多个蚀刻工艺(例如湿蚀刻、干蚀刻等)去除伪栅极结构。层1124、1125因此被暴露。通过类似于用于去除层1125的暴露边缘处的SiGe的选择性氧化/蚀刻工艺的选择性氧化或蚀刻工艺来选择性地去除层1125。保留层1124，并配置用于底部半导体器件的纳米片281。金属栅极结构被形成为缠绕在纳米片281周围。在一些实施例中，每个金属栅极结构包括缠绕在纳米片281周围的栅极电介质(未示出)，以及在栅极电介质之上的金属栅极282，以获得底部半导体器件270B。栅极电介质的示例材料包括高k介电材料，例如HfO₂、HfSiO、HfSiO₄、HfSiN、HfLaO、HfTaO、Hf-TiO、HfZrO、HfAlO_x、ZrO、ZrO₂、ZrSiO₂、AlO、AlSiO、Al₂O₃、TiO、TiO₂、LaO、LaSiO、Ta₂O₃、Ta₂O₅、Y₂O₃、SrTiO₃、BaZrO、BaTiO₃(BTO)、(Ba,Sr)TiO₃(BST)、Si₃N₄、二氧化铪-氧化铝(HfO₂-Al₂O₃)合金等。在一些实施例中，通过CVD、PVD、ALD等沉积栅极电介质。在一些实施例中，每个金属栅极包括一种或多种金属，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi，并且通过诸如CVD、ALD、PVD、电镀、化学氧化、热氧化等形成。

对于底部半导体器件270B中的至少一个，例如通过蚀刻和金属沉积操作形成至少一个MGLI-B 284和/或至少一个类似于MDLI-B 237的MDLI-B(未示出)。

在MGLI-B 284和/或MDLI-B上形成多层结构290。例如，在底部半导体器件270B的MGLI-B 284和/或MDLI-B上沉积下介电层292。在一些实施例中，下介电层292包括氮化物、氧化物、碳化物等，并且通过使用一个或多个CVD、PVD、ALD旋涂等形成。执行平坦化操作以去除下介电层292的过量材料以暴露MGLI-B 284和/或MDLI-B。中间介电层293沉积在下介电层292和暴露的MGLI-B 284和/或MDLI-B之上。在一些实施例中，中间介电层293包括氮化物、氧化物、碳化物等，并且通过使用一种或多种CVD、PVD、ALD旋涂等形成。在至少一个实施例中，中间介电层293的介电材料不同于下介电层292的介电材料。中间介电层293被图案化以形成一个或多个沟槽。沟槽在暴露的MGLI-B 284和/或MDLI-B之上，并且对应于要形成的一个或多个层间金属结构。中间介电层293的示例图案化操作包括光刻和蚀刻操作。将导电材料沉积到沟槽中以形成一个或多个层间金属结构243。示例导电材料包括但不限于铜、银、钨、钛、镍、锡、铝等。示例导电材料沉积操作包括但不限于CVD、PVD、ALD、电镀等。在一些实施例中，执行平坦化操作以去除层间金属结构的导电材料的过量材料。上介电层291沉积在层间金属结构243之上。在一些实施例中，上介电层291包括氮化物、氧化物、碳化物等，并且通过使用一个或多个CVD、PVD、ALD旋涂等形成。在至少一个实施例中，上介电层291的介电材料不同于中间介电层293的介电材料。在一个或多个实施例中执行平坦化操作。由此获得了所得到的结构1100B。

将其上具有多个交替的SiGe/Si/SiGe/Si层的衬底11055接合到结构1100B，所述SiGe/Si/SiGe/Si层类似于关于图11A所描述的层。在至少一个实施例中，上介电层291包括将结构1100B接合到衬底1105的表面1106的接合材料，例如氧化硅。在一些实施例中，诸如氧化硅的接合材料被提供在表面1106上，并且将衬底1105接合到结构1100B的上介电层291。

在图11C中，在接合操作之后，衬底1105的多个交替的SiGe/Si/SiGe/Si层被图案化，并且以与关于底部半导体器件270B的形成所描述的方式类似的方式，使用衬底1105中的图案化的SiGe/Si/SiGe/Si层来形成顶部半导体器件270T。结果，形成了多个CFET器件270。

对于顶部半导体器件270T中的至少一个，例如通过蚀刻和金属沉积操作形成至少一个MGLI-T 274和/或类似于MDLI-T 227的至少一种MDLI-T(未示出)。MGLI-T 274和/或MDLI-T的形成还蚀刻上部介电层291以暴露下面的层间金属结构243，并允许MGLI-T 274/或MDLI-T与层间金属结构243接触。

形成各种MD接触结构、VD通孔、VG通孔以及重分布结构279的金属层和通孔层，以将各种CFET器件270耦合到正在制造的IC器件的一个或多个电路中。在一些实施例中，该工艺包括光刻、材料去除和沉积工艺的组合。由此获得所得到的结构1100C。

在图11D中，结构1100C被倒置并临时接合到载体(未示出)。从背侧(现在面向上)执行晶圆薄化以去除衬底1160的一部分以获得衬底260。在一些实施例中，晶圆减薄工艺包括研磨操作、抛光操作(例如化学机械抛光(CMP))等。在至少一个实施例中，衬底1160被完全去除，并且衬底260(例如绝缘衬底)形成在CFET器件270之上。背侧重分布结构289以类似于关于重分布结构279的形成所描述的方式形成在衬底260的背侧262上。由此获得IC器件1100。

在一些实施例中，通过参照图11A-图11D描述的工艺制造的一个或多个IC器件可以实现本文所描述的一个或者多个优点。尽管所描述的制造工艺包括在一个或多个实施例中形成纳米片器件，但是其他类型的器件(例如，纳米线、FinFET、平面等)也在各种实施例的范围内。所描述的制造过程和/或操作顺序是示例。其他制造过程和/或操作顺序在各种实施例的范围内。

图12A是根据一些实施例的设计和/或制造IC器件的方法1200A的流程图。在一些实施例中，方法1200A可用于设计和/或制造如本文所描述的一个或多个IC器件。根据一些实施例，方法1200A例如可以使用下面讨论的EDA系统和/或下面讨论的制造系统来实现。

在操作1202处，生成布局图，该布局图包括本文公开的各种电路的一个或多个布局等。根据一些实施例，操作1202例如可以使用下面讨论的EDA系统来实现。在操作1202处获得的布局图的示例包括在此描述的一个或多个布局图。在一些实施例中，省略了操作1202。

在操作1204处，基于布局图，进行以下之中的至少一个：(A)进行一次或多次光刻曝光，或者(B)制造一个或多个半导体掩模，或者(C)制造IC器件层中的一个或多个组件。根据一些实施例，操作1204例如可以使用下面讨论的制造系统来实现。在操作1204获得的IC器件的示例包括本文所描述的一个或多个IC器件。在一些实施例中，省略了操作1204。

图12B是根据一些实施例的生成IC器件的布局图的方法1200B的流程图。在一些实施例中，方法1200B是操作1202的至少一部分的示例。在至少一个实施例中，方法1200B可以至少部分地使用处理器来实现，例如在下面讨论的EDA系统中。在至少一个实施例中，要为其生成布局图的IC器件包括具有层间金属结构的CFET器件，如本文所述。

在操作1220处，确定在IC器件的一个或多个电路中具有层间金属结构的CFET器件是配置为单侧MGLI配置还是双侧MGLI配置。单侧MGLI配置的示例包括图6B中的布局图600B、图8A中的布局图示800A、图8B中的布局图800B、图9B中的布局图900B和图10A中的布局图1000A。双侧MGLI配置的示例包括图9A中的布局图900A和图10B中的布局示意图1000B。在一些实施例中，电路的一部分被配置为单侧MGLI配置，而电路的另一部分被配置为双侧MGLI配置。例如，如关于图9A所描述的，对应于有源区域OD3或有源区域OD5的第一部分被配置为单侧MGLI配置，而对应于有源区域OD4的第二部分被配置为双侧MGLI配置。同样如本文所述，在确定IC器件或其电路或电路的一部分是要被配置为单侧MGLI配置还是双侧MGLI配置时，考虑了各种因素。这些因素包括但不限于单元功率、电路复杂性、要满足的设计规则等。在至少一个实施例中，省略了操作1220。

在操作1222处，确定单元中IM轨道的数量。例如，如关于图6B所描述的，两个IM轨道621、622布置在一个单元中。关于图9A描述了单元中的两个IM轨道的类似示例。在另一示例中，如关于图8A所描述的，四个IM轨道(未编号)布置在单元中。关于图8B、图9B描述了单元中的四个IM轨道的类似示例。在一些实施例中，考虑各种因素来确定单元中IM轨道的数量，这些因素包括但不限于电路复杂性、要满足的设计规则等。在至少一个实施例中，省略了操作1222。

在操作1224处，确定单元高度。在至少一个实施例中，对于包括单侧MGLI配置的单元，例如，如关于图10A所描述的，使用公式(1)来确定单元高度。在一些实施例中，对于包括双侧MGLI配置的单元，例如，如关于图10B所描述的，使用公式(3)来确定单元高度。

在操作1226处，使用公式(2)、在操作1224获得的单元高度和在操作1222处确定的IM轨道的数量来确定IM节距G。例如，如关于图6B所描述的，IM节距G是相邻IM轨道621、622之间沿着Y轴的距离。然后将所确定的IM节距G与预定的最小IM节距进行比较。响应于所确定的IM节距G小于预定的最小IM节距(来自操作1226的“否”)，指示违反设计规则，过程进行到操作1228。响应于所确定的IM节距G不小于预定的最小IM节距(来自操作1226的“是”)，过程进行到操作1230。

在操作1228处，对违反设计规则的单元的一个或多个特征执行一个或多个修改。在至少一个实施例中，单元从单侧MGLI配置重新配置为双侧MGLI配置，或者反之亦然。例如，SDFQD1单元从图9B中的单侧MGLI配置改变为图9A中的双侧MGLI配置。在一些实施例中，单元中IM轨道的数量被改变，例如减少。例如，SDFQD1单元从如关于图9B所描述的具有四个IM轨道的配置或布局改变为如关于图9A所描述的具有两个IM轨道。在至少一个实施例中，如关于图10A、图10B所描述的一个或多个尺寸A-E被修改以因此调节单元高度，目的是满足设计规则。在对单元进行一个或多个修改后，过程返回到操作1224，以根据修改再次确定单元高度，并且在操作1226处再次检查设计规则。响应于修改后的单元通过了设计规则(在操作1226为“是”)，过程进行到操作1230。响应于修改后的单元再次不符合设计规则(在操作1226为否)，过程进行到操作1228以进行进一步的修改。

在操作1230处，使用在操作1226已经通过设计规则的单元来生成IC布局图。在一个示例中，已经通过设计规则的单元在IC布局图中邻接放置，并且执行布线操作以在放置的单元之间生成互连。关于图2A、图3B、图3C、图6B、图8A-图8B、图9A-图9B描述了用于生成IC布局图的示例单元。生成的IC布局图然后在制造之前经受一个或多个验证和/或模拟。在至少一个实施例中，通过由方法1200B生成的一个或多个IC布局图，和/或通过基于这样的布局图制造的IC器件，可以实现本文所描述的一个或者多个优点。

图12C是根据一些实施例的制造IC器件的方法1200C的流程图。在一些实施例中，方法1200C可用于制造如本文所描述的一个或多个IC器件。

在操作1235处，在第一衬底上形成第一类型的第一半导体器件。例如，如关于图11A-图11B所描述的，在衬底1160上方形成底部半导体器件270B。在一些实施例中，底部半导体器件270B是N型器件。在至少一个实施例中，底部半导体器件270B是P型器件。

在操作1240处，为至少一个第一半导体器件形成第一MGLI或第一MDLI中的至少一个。例如，如关于图11B所描述的，形成用于底部半导体器件270B的MGLI-B 284。

在操作1245处，在第一衬底上方形成多层结构。多层结构包括在第一MGLI或第一MDLI中的至少一个上方并与之物理接触和电接触的层间金属结构。例如，多层结构290形成在第一衬底1160之上，并且多层结构290包括在MGLI-B 284上方并且与MGLI-B284物理接触和电接触的层间金属结构243，如关于图11B所描述的。

在操作1250处，将第二衬底接合到第一衬底。例如，衬底1105例如通过接合氧化物层接合到衬底1160，如关于图11B所描述的。

在操作1255处，在第二衬底上方形成第二类型的第二半导体器件。例如，如关于图11C所描述的，在衬底1105上方形成顶部半导体器件270T。在底部半导体器件270B是N型器件的一些实施例中，顶部半导体器件270T是P型器件。在底部半导体器件270B是P型器件的至少一个实施例中，顶部半导体器件270T是N型器件。

在操作1260，对于至少一个第二半导体器件，第二MGLI或第二MDLI中的至少一个形成为与层间金属结构物理接触和电接触。例如，如关于图11C所描述的，MGLI-T 274形成为与层间金属结构243物理接触和电接触。在至少一个实施例中，本文所描述的一个或多个优点可通过根据方法1200C制造的IC器件来实现。

所描述的方法包括示例操作，但不一定要求按所示顺序执行。根据本公开的实施例的精神和范围，可以适当地添加、替换、改变顺序和/或消除操作。组合不同特征和/或不同实施例的实施例在本公开的范围内，并且在阅读本公开之后对于本领域的普通技术人员将是显而易见的。

在一些实施例中，以上讨论的至少一种方法全部或部分由至少一个EDA系统执行。在一些实施例中，EDA系统可用作下面讨论的IC制造系统的设计室的一部分。

图13是根据一些实施例的电子设计自动化(EDA)系统1300的框图。

在一些实施例中，EDA系统1300包括APR系统。根据一个或多个实施例，本文描述的设计布局图的方法表示布线布置，例如，根据一些实施例，可以使用EDA系统1300来实现。

在一些实施例中，EDA系统1300是通用计算设备，包括硬件处理器1302和非暂时性计算机可读储存介质1304。储存介质1304被编码有(即，存储)计算机程序代码1306(即，一组可执行指令)。硬件处理器1302对指令1306的执行(至少部分地)表示EDA工具，该EDA工具实现根据一个或多个实施例的本文所描述的方法的一部分或全部(在下文中，所述过程和/或方法)。

处理器1302通过总线1308电耦合到计算机可读储存介质1304。处理器1302还通过总线1308电耦合到I/O接口1310。网络接口1312也经由总线1308电连接到处理器1302。网络接口1312连接到网络1314，使得处理器1302和计算机可读储存介质1304能够经由网络1314连接到外部元件。处理器1302被配置为执行编码在计算机可读储存介质1304中的计算机程序代码1306，以便使系统1300可用于执行所述过程和/或方法的一部分或全部。在一个或多个实施例中，处理器1302是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读储存介质1304是电子、磁性、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读储存介质1304包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读储存介质1304包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视盘(DVD)。

在一个或多个实施例中，储存介质1304存储计算机程序代码1306，该计算机程序代码1306被配置为使系统1300(其中这种执行表示(至少部分)EDA工具)可用于执行所述过程和/或方法的一部分或全部。在一个或多个实施例中，储存介质1304还存储有助于执行所述过程和/或方法的一部分或全部的信息。在一个或多个实施例中，储存介质1304存储标准单元的库1307，所述标准单元包括本文公开的这样的标准单元。

EDA系统1300包括I/O接口1310。I/O接口1310耦合到外部电路。在一个或多个实施例中，I/O接口1310包括用于向处理器1302传送信息和命令的键盘、小键盘、鼠标、轨道球、轨道板、触摸屏和/或光标方向键。

EDA系统1300还包括耦合到处理器1302的网络接口1312。网络接口1312允许系统1300与网络1314通信，一个或多个其他计算机系统连接到网络1314。网络接口1312包括：无线网络接口，诸如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如以太网、USB或IEEE-1364。在一个或多个实施例中，所述过程和/或方法的一部分或全部在两个或更多个系统1300中实现。

系统1300被配置为通过I/O接口1310接收信息。通过I/O接口1310接收的信息包括指令、数据、设计规则、标准单元库和/或用于由处理器1302处理的其他参数中的一个或多个。信息通过总线1308被传送到处理器1302。EDA系统1300被配置为通过I/O接口1310接收与UI相关的信息。该信息被存储在计算机可读储存介质1304中作为用户界面(UI)1342。

在一些实施例中，所述过程和/或方法的一部分或全部被实现为由处理器执行的独立软件应用程序。在一些实施例中，所述过程和/或方法的一部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所述过程和/或方法的一部分或全部被实现为软件应用程序的插件。在一些实施例中，所述过程和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为由EDA系统1300使用的软件应用程序。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS股份有限公司获得的的工具或另一合适的布局生成工具来生成包括标准单元的布局图。

在一些实施例中，这些过程被实现为存储在非暂时性计算机可读储存介质中的程序的功能。非暂时性计算机可读储存介质的示例包括但不限于外部/可去除和/或内部/内置存储或存储单元，例如光盘(例如DVD)、磁盘(例如硬盘)、半导体存储器(例如ROM)、RAM、存储卡等中的一个或多个。

图14是根据一些实施例的集成电路(IC)制造系统1400以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1400制造以下之中的至少一个：(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件。

在图14中，IC制造系统1400包括在与制造IC器件1460相关的设计、开发和制造周期和/或服务中相互作用的实体，例如设计室1420、掩模室1430和IC制造厂/制造商(“fab”)1450。系统1400中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1420、掩模室1430和IC制造厂1450中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室1420、掩模室1430和IC制造厂1450中的两个或多个共存于公共设施中并使用公共资源。

设计室(或设计团队)1420生成IC设计布局图1422。IC设计布局图1422包括为IC器件1460设计的各种几何图案。几何图案对应于构成要制造的IC器件1460的各种部件的金属、氧化物或半导体层的图案。各种层结合起来形成各种IC部件。例如，IC设计布局图1422的一部分包括欲形成于半导体衬底(例如硅晶圆)中的各种IC部件(例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔以及接合焊盘的开口)以及设置于半导体衬底上的各种材料层。设计室1420实施适当的设计程序以形成IC设计布局图1422。设计过程包括逻辑设计、物理设计或地点和路线操作中的一个或多个。IC设计布局图1422呈现在具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局图1422可以用GDSII文件格式或DFII文件格式表示。

掩模室1430包括数据准备1432和掩模制造1444。掩模室1430使用IC设计布局图1422来制造一个或多个掩模1445，该掩模1445将用于根据IC设计布局图1422制造IC器件1460的各个层。掩模库1430执行掩模数据准备1432，其中IC设计布局图1422被翻译成代表性数据文件(“RDF”)。掩模数据准备1432向掩模制造1444提供RDF。掩模制造1444包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如掩模(标线片)1445或半导体晶圆1453。掩模数据准备1432操纵设计布局图1422，以符合掩模写入器的特定特性和/或IC制造1450的要求。在图14中，掩模数据准备1432和掩模制造1444被示为分离的元件。在一些实施例中，掩模数据准备1432和掩模制造1444可以统称为掩模数据准备。

在一些实施例中，掩模数据准备1432包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局图1422。在一些实施例中，掩模数据准备1432包括进一步的分辨率增强技术(RET)，例如离轴照明、亚分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用将OPC视为反向成像问题的反向光刻技术(ILT)。

在一些实施例中，掩模数据准备1432包括掩模规则检查器(MRC)，其使用一组掩模创建规则来检查已经在OPC中进行了处理的IC设计布局图1422，掩模创建法则包含某些几何和/或连接性限制，以确保足够的裕度，以考虑半导体制造工艺的可变性等。在一些实施例中，MRC修改IC设计布局图1422以补偿掩模制造1444期间的限制，这可以撤消OPC执行的部分修改以满足掩模创建规则。

在一些实施例中，掩模数据准备1432包括光刻工艺检查(LPC)，其模拟将由IC制造厂1450实施以制造IC器件1460的处理。LPC基于IC设计布局图1422模拟该处理以创建模拟制造的器件，例如IC器件1460。LPC模拟中的处理参数可以包括与IC制造周期的各种过程相关联的参数、与用于制造IC的工具相关联的参量和/或制造过程的其他方面。LPC考虑了各种因素，例如航空图像对比度、聚焦深度(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在通过LPC创建了模拟制造的器件之后，如果模拟器件的形状不够接近以满足设计规则，则重复OPC和/或MRC以进一步改进IC设计布局图1422。

应当理解，为了清楚起见，已经简化了掩模数据准备1432的上述描述。在一些实施例中，数据准备1432包括诸如逻辑运算(LOP)的附加特征，以根据制造规则修改IC设计布局图1422。此外，在数据准备1432期间应用于IC设计布局图1422的处理可以以各种不同的顺序执行。

在掩模数据准备1432之后以及在掩模制造1444期间，基于修改的IC设计布局图1422制造掩模1445或掩模1445的组。在一些实施例中，掩模制造1444包括基于IC设计布局图1422执行一个或多个光刻曝光。在一些实施例中，基于经修改的IC设计布局图1422，使用电子束(e-beam)或多个e-beam的机制在掩模(光掩模或掩模版)1445上形成图案。掩模1445可以用各种技术形成。在一些实施例中，使用二进制技术形成掩模1445。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已涂覆在晶圆上的图像敏感材料层(例如光致抗蚀剂)的辐射束，例如紫外线(UV)束，被不透明区域阻挡并透射通过透明区域。在一个示例中，掩模1445的二元掩模版本包括透明衬底(例如熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如铬)。在另一示例中，使用相移技术形成掩模1445。在掩模1445的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种部件被配置为具有适当的相位差，以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造1444产生的掩模用于各种工艺中。例如，这种掩模用于离子注入工艺以在半导体晶圆1453中形成各种掺杂区域，用于蚀刻工艺中以在半导体晶圆1453中产生各种蚀刻区域，和/或用于其他合适的工艺中。

IC制造厂1450是一种IC制造业务，包括一个或多个用于制造各种不同IC产品的制造设施。在一些实施例中，IC制造厂1450是半导体代工厂。例如，可以存在用于多个IC产品的前端制造(前端制程(FEOL))的制造设施，而第二制造设施可以提供用于IC产品的互连和封装的后端制造(后端制程(BEOL)制造，第三制造设施可以为铸造业务提供其他服务。

IC制造厂1450包括制造工具1452，其经配置以在半导体晶圆1453上执行各种制造操作，使得根据掩模(例如掩模1445)制造IC器件1460。在各种实施例中，制造工具1452包括晶圆步进器、离子注入器、光致抗蚀剂涂布器、处理室(例如CVD室或LPCVD炉)、CMP系统、等离子体蚀刻系统、晶圆清洁系统或能够执行本文所描述的一个或多个合适的制造工艺的其它制造设备中的一个或多个。

IC制造厂1450使用掩模室1430制造的掩模1445来制造IC器件1460。因此，IC制造厂1450至少间接地使用IC设计布局图1422来制造IC器件1460。在一些实施例中，半导体晶圆1453由IC制造厂1450使用掩模1445制造以形成IC器件1460。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1422执行一个或多个光刻曝光。半导体晶圆1453包括硅衬底或其上形成有材料层的其它适当衬底。半导体晶圆1453还包括(在随后的制造步骤中形成的)各种掺杂区域、介电部件、多级互连等中的一个或多个。

在一些实施例中，集成电路(IC)器件包括底部半导体器件、在IC器件的厚度方向上位于底部半导体器件上方的顶部半导体器件、以及在厚度方向上位于底部半导体器件与顶部半导体器件之间的多层结构。多层结构包括位于底部半导体器件上方的下介电层、位于下介电层上方的上介电层、以及位于下介电层和上介电层之间的层间金属结构。层间金属结构电耦合到底部半导体器件或顶部半导体器件中的至少一个。

在一些实施例中，底部半导体器件和顶部半导体器件一起配置成互补场效应晶体管(CFET)器件。

在一些实施例中，多层结构还包括位于下介电层和上介电层之间的中间介电层，以及层间金属结构嵌入中间介电层中。

在一些实施例中，中间介电层的介电材料不同于下介电层和上介电层的介电材料。

在一些实施例中，下介电层和上介电层中的每个包括氧化物和氮化物中的一种，并且中间介电层包括氧化物和氮化物中的另一种。

在一些实施例中，层间金属结构将底部半导体器件电耦合到顶部半导体器件。

在一些实施例中，IC器件还包括：另外的底部半导体器件，不位于所述顶部半导体器件正下方，其中，所述层间金属结构将所述顶部半导体器件电耦合到所述另外的底部半导体器件，或者，另外的顶部半导体器件，不位于所述底部半导体器件正上方，其中，所述层间金属结构将所述底部半导体器件电耦合到所述另外的顶部半导体器件。

在一些实施例中，IC器件包括另外的底部半导体器件，并且层间金属结构将顶部半导体器件和另外的底部半导体器件中的一个的源极/漏极电耦合到顶部半导体器件和另外的底部半导体器件中的另一个的栅极，或者IC器件包括另外的顶部半导体器件，并且层间金属结构将底部半导体器件和另外的顶部半导体器件中的一个的源极/漏极电耦合到底部半导体器件和另外的顶部半导体器件中的另一个的栅极。

在一些实施例中，多层结构还包括在下介电层和上介电层之间的另外的层间金属结构，顶部半导体器件和底部半导体器件的栅极在第一方向上伸长，并且存在以下两种情况中的任一者：层间金属结构电耦合到顶部半导体器件的栅极，另外的层间金属结构电耦合到底部半导体器件的栅极，并且层间金属结构和另外的层间金属结构位于有源区域在第一方向上的相对侧上，有源区域包括顶部半导体器件的源极/漏极和底部半导体器件的源极/漏极，或者层间金属结构电耦合到顶部半导体器件的源极/漏极，另外的层间金属结构电耦合到底部半导体器件的源极/漏极，并且层间金属结构和另外的层间金属结构位于有源区域在第一方向上的相对侧上。

在一些实施例中，IC器件还包括以下中的至少一个：底部栅极局部互连件(MGLI)，与底部半导体器件的栅极物理接触和电接触，底部MGLI在厚度方向上延伸穿过下部介电层而与层间金属结构物理接触和电接触，底部源极/漏极局部互连件(MDLI)，与底部半导体器件的源极/漏极物理接触和电接触，底部MDLI在厚度方向上延伸穿过下介电层而与层间金属结构物理接触和电接触，顶部MGLI，与顶部半导体器件的栅极物理接触和电接触，顶部MGLI在厚度方向上延伸穿过上介电层而与层间金属结构物理接触和电接触，或者顶部MDLI，与顶部半导体器件的源极/漏极物理接触和电接触，顶部MDLI在厚度方向上延伸穿过上介电层而与层间金属结构物理接触和电接触。

在一些实施例中，集成电路(IC)器件包括底部半导体器件、在IC器件的厚度方向上位于底部半导体器件上方的顶部半导体器件、以及在厚度方向上位于底部半导体器件和顶部半导体器件之间的层间金属结构。层间金属结构将顶部半导体器件电耦合到底部半导体器件。顶部半导体器件的栅极和底部半导体器件的栅极沿着第一方向伸长。顶部半导体器件的栅极在第一方向或横向于第一方向的第二方向中的至少一个方向上与底部半导体器件的栅极间隔开。层间金属结构以下中的至少一者：沿着第一方向伸长的第一部段或者沿着第二方向伸长的第二部段。

在一些实施例中，层间金属结构包括第二部段，第二部段跨越顶部半导体器件的栅极或底部半导体器件的栅极中的至少一个。

在一些实施例中，第二部段在第二方向上具有相对的第一端和第二端，第二部段的第一端与底部栅极局部互连件(MGLI)物理接触和电接触，底部MGLI与底部半导体器件的栅极物理接触和电接触，或者第二部段的第一端与底部源极/漏极局部互连件(MDLI)物理接触和电接触，底部MDLI与底部半导体器件的源极/漏极物理接触和电接触，并且第二部分的第二端与顶部MGLI理接触和电接触，顶部MGLI与顶部半导体器件的栅极物理接触和电接触，或者第二部分的第二端与顶部MDLI物理接触和电接触，顶部MDLI与顶部半导体器件的源极/漏极物理接触和电接触。

在一些实施例中，层间金属结构包括第一部段和第二部段，第一部段在第一方向上具有相对的第一端和第二端，以及第二部段与第一部段的第一端邻接并且从第一部段的第一端突出。

在一些实施例中，第一部段的第二端和第二部段中的一个与底部栅极局部互连件(MGLI)物理接触和电接触，底部MGLI与底部半导体器件的栅极物理接触和电接触，或者第一部段的第二端和第二部段中的一个与底部源极/漏极局部互连件(MDLI)物理接触和电接触，底部MDLI与底部半导体器件的源极/漏极物理接触和电接触，并且第一部段的第二端和第二部段中的另一个与顶部MGLI物理接触和电接触，顶部MGLI与顶部半导体器件的栅极物理接触和电接触，或者第一部段的第二端和第二部段中的另一个与顶部MDLI物理接触和电接触，顶部MDLI与顶部半导体器件的源极/漏极物理接触和电接触。

在一些实施例中，层间金属结构还包括：第三部段，与第一部段的第二端部邻接并且在第二方向上从第一部段的第二端突出。

在一些实施例中，第二部段与底部栅极局部互连件(MGLI)物理接触和电接触，底部MGLI与底部半导体器件的栅极物理接触和电接触，或者第二部段与底部源极/漏极局部互连件(MDLI)物理接触和电接触，底部MDLI与底部半导体器件的源极/漏极物理接触和电接触，并且第三部段与顶部MGLI物理接触和电接触，顶部MGLI与顶部半导体器件的栅极物理接触和电接触，或者第三部段与顶部MDLI物理接触和电接触，顶部MDLI与顶部半导体器件的源极/漏极物理接触和电接触。

在根据一些实施例的制造集成电路(IC)器件的方法中，在第一衬底上方形成第一类型的多个第一半导体器件。对于多个第一半导体器件中的至少一个第一半导体器件，形成以下之中的至少一个：第一栅极局部互连件(MGLI)，与第一半导体器件的栅极物理接触和电接触，或者第一源极/漏极局部互连件(MDLI)，与第一半导体器件的源极/漏极物理接触和电接触。在第一衬底上方形成多层结构。多层结构包括层间金属结构，层间金属结构位于第一MGLI或第一MDLI中的至少一个上方并且与第一MGLI或第一MDLI中的至少一个物理接触和电接触。将第二衬底接合到第一衬底。在第二衬底上方形成第二类型的多个第二半导体器件。对于多个第二半导体器件中的至少一个第二半导体器件，形成以下之中的至少一个：第二MGLI，与第二半导体器件的栅极物理接触和电接触，或者第二MDLI，与第二半导体器件的源极/漏极物理接触和电接触。第二MGLI或第二MDLI中的至少一个位于层间金属结构上方并且与层间金属结构物理接触和电接触。

在一些实施例中，在上述方法中，多个第二半导体器件中的每个位于多个第一半导体器件中的对应第一半导体器件上方，并且与对应的第一半导体器件一起配置成互补场效应晶体管(CFET)器件。

在一些实施例中，在上述方法中，层间金属结构包括：第一部段，沿着第一方向伸长，以及第二部段，沿着横向于第一方向的第二方向伸长，第二部段邻接第一部段。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。

Claims (10)

1.一种集成电路器件，包括：

底部半导体器件；

顶部半导体器件，在所述集成电路器件的厚度方向上位于所述底部半导体器件上方；以及

多层结构，在所述厚度方向上位于所述底部半导体器件与所述顶部半导体器件之间，所述多层结构包括：

下介电层，位于所述底部半导体器件上方；

上介电层，位于所述下介电层上方；和

层间金属结构，位于所述下介电层和所述上介电层之间，其中，所述层间金属结构电耦合到所述底部半导体器件或所述顶部半导体器件中的至少一个。

2.根据权利要求1所描述的集成电路器件，其中

所述底部半导体器件和所述顶部半导体器件一起配置成互补场效应晶体管器件。

3.根据权利要求1所描述的集成电路器件，其中

所述多层结构还包括位于所述下介电层和所述上介电层之间的中间介电层，以及

所述层间金属结构嵌入所述中间介电层中。

4.根据权利要求3所描述的集成电路器件，其中

所述中间介电层的介电材料不同于所述下介电层和所述上介电层的介电材料。

5.根据权利要求3所描述的集成电路器件，其中

所述下介电层和所述上介电层中的每个包括氧化物和氮化物中的一种，并且

所述中间介电层包括氧化物和氮化物中的另一种。

6.一种集成电路器件，包括：

底部半导体器件；

顶部半导体器件，在所述集成电路器件的厚度方向上位于所述底部半导体器件上方；以及

层间金属结构，在所述厚度方向上位于底部半导体器件和顶部半导体器件之间，所述层间金属结构将所述顶部半导体器件电耦合到所述底部半导体器件，

其中

所述顶部半导体器件的栅极和所述底部半导体器件的栅极沿着第一方向伸长，

所述顶部半导体器件的所述栅极在所述第一方向或横向于所述第一方向的第二方向中的至少一个方向上与所述底部半导体器件的所述栅极间隔开，并且

所述层间金属结构包括以下中的至少一者：

第一部段，沿着所述第一方向伸长，或者

第二部段，沿着所述第二方向伸长。

7.根据权利要求6所描述的集成电路器件，其中

所述层间金属结构包括第二部段，所述第二部段跨越所述顶部半导体器件的所述栅极或所述底部半导体器件的所述栅极中的至少一个。

8.根据权利要求6所描述的集成电路器件，其中

所述层间金属结构包括第一部段和第二部段，

所述第一部段在所述第一方向上具有相对的第一端和第二端，以及

所述第二部段与第一部段的所述第一端邻接并且从所述第一部段的所述第一端突出。

9.一种制造集成电路器件的方法，所述方法包括：

在第一衬底上方形成第一类型的多个第一半导体器件；

对于所述多个第一半导体器件中的至少一个第一半导体器件，形成以下之中的至少一个：

第一栅极局部互连件，与所述至少一个第一半导体器件的栅极物理接触和电接触，或者

第一源极/漏极局部互连件，与所述至少一个第一半导体器件的源极/漏极物理接触和电接触；

在所述第一衬底上方形成多层结构，所述多层结构包括层间金属结构，所述层间金属结构位于所述第一栅极局部互连件或所述第一源极/漏极局部互连件中的所述至少一个上方并且与所述第一栅极局部互连件或所述第一源极/漏极局部互连件中的所述至少一个物理接触和电接触；

将第二衬底接合到所述第一衬底；

在所述第二衬底上方形成第二类型的多个第二半导体器件；以及

对于所述多个第二半导体器件中的至少一个第二半导体器件，形成以下之中的至少一个：

第二栅极局部互连件，与所述至少一个第二半导体器件的栅极物理接触和电接触，或者

第二源极/漏极局部互连件，与所述至少一个第二半导体器件的源极/漏极物理接触和电接触，

其中，所述第二栅极局部互连件或第二源极/漏极局部互连件中的所述至少一个位于所述层间金属结构上方并且与所述层间金属结构物理接触和电接触。

10.根据权利要求9所描述的方法，其中

所述多个第二半导体器件中的每个位于所述多个第一半导体器件中的对应第一半导体器件上方，并且与对应的所述第一半导体器件一起配置成互补场效应晶体管器件。