CN108962770A - 单体双金属板封装结构及其封装方法 - Google Patents
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- 239000000178 monomer Substances 0.000 title claims abstract description 88
- 238000000034 method Methods 0.000 title claims abstract description 63
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 46
- 229910000679 solder Inorganic materials 0.000 claims abstract description 57
- 238000001746 injection moulding Methods 0.000 claims abstract description 32
- 239000012778 molding material Substances 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims description 88
- 229910052751 metal Inorganic materials 0.000 claims description 88
- 238000005530 etching Methods 0.000 claims description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 238000002347 injection Methods 0.000 claims description 11
- 239000007924 injection Substances 0.000 claims description 11
- 230000007423 decrease Effects 0.000 claims description 5
- 238000007747 plating Methods 0.000 claims description 5
- 238000005303 weighing Methods 0.000 claims 8
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 238000005538 encapsulation Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 238000004026 adhesive bonding Methods 0.000 description 2
- 239000006071 cream Substances 0.000 description 2
- 208000002925 dental caries Diseases 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Power Engineering (AREA)
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- Injection Moulding Of Plastics Or The Like (AREA)
Abstract
本发明揭示了一种单体双金属板封装结构及封装方法,单体双金属板封装结构包括:第一线路层;电性连接于第一线路层上方且与第一线路层形成至少一个空腔的第二线路层;叠加设置于第一线路层下方的第一阻焊层,第一阻焊层设置有若干个开窗区域;开设于单体双金属板封装结构外围并连通空腔内部的注塑孔;位于空腔内的芯片;植入第一阻焊层的开窗区域以连通第一线路层的焊球,以及填充空腔和注塑孔的注塑料。本发明通过采用双金属板进行封装来使线路连接到注塑料表面或内部,从而更方便的实现堆叠封装,而且其无需使用传统的具有型腔模具进行塑封,节约制造成本,通过该方法获得的封装结构,其良率及稳定度均得到大幅提升,且工艺简单。
Description
技术领域
本发明属于半导体制造领域,尤其涉及一种单体双金属板封装结构及封装方法。
背景技术
随着电子产品多功能化和小型化的潮流,高密度微电子组装技术在新一代电子产品上逐渐成为主流。为了配合新一代电子产品的发展,尤其是智能手机、掌上电脑、超级本等产品的发展,使得集成电路封装也向微小化、高密度、高功率、高速度的方向发展,而堆叠封装正是应其高密度的需求而发展起来的。
POP封装是一种很典型的半导体堆叠封装,在逻辑电路及存储器领域,其已被作为业界的首选,主要应用于制造高端便携式设备和智能手机使用的先进移动通信平台。传统的POP封装结构,其下封装体与上封装体互联窗口的制备,通常是先对下封装结构进行塑封,然后利用激光烧蚀的方法在下封装体(对应上封装体基板下表面焊球位置)上表面开槽,此凹槽与下封装体上表面焊盘位置相同,露出预先存在的焊球或铜柱,最后用于和上封装体进行焊接互连。
但是,如上所述方法,在现有的POP的制程过程中,需要在塑封体上开槽以及通过焊料印刷形成互连焊球的方法,制作工艺复杂,且成本较高。
PiP封装也是一种很典型的半导体堆叠封装,其将多个半导体芯片堆叠装置于单一封装体内,可以达到微小化、高密度的目的,然而,若干个半导体芯片在堆叠时,上层芯片往往会要求比下层芯片要来的小,否则的话上层芯片将会压到下层芯片上的焊线,以致将影响到下层芯片的信号传递。为解决这个问题,业界有提出一种在基板上设置铜柱来实现上层芯片的支撑和信号传输的堆叠封装,然而此种结构对于上层芯片的要求比较高,只能是倒装芯片,而且其在制造时必须先在基板上电镀出具有一定高度的铜柱,其制造程序较为复杂,生产成本较高。
发明内容
本发明的目的在于提供一种单体双金属板封装结构及封装方法。
为了实现上述发明目的之一,本发明一实施方式提供一种单体双金属板封装结构的封装方法,所述方法包括:S1、提供上金属板和下金属板;
S2、在上金属板的下表面上蚀刻形成至少一个凹槽,并在每一所述凹槽内壁上电镀第二线路层以形成顶板;
在下金属板的上表面依次电镀第一阻焊层和第一线路层形成底板;
S3、在所述第一线路层远离所述下金属板的一侧叠装第一芯片和/或在所述第二线路层远离所述上金属板的一侧叠装第二芯片;
S4、结合顶板和底板,以在所述第一阻焊层和第二线路层之间形成空腔,使所述第二线路层与所述第一线路层导通,使所述第一芯片设置于所述空腔内和/或使所述第二芯片设置于所述空腔内;
S5、向所述空腔内注入注塑料以进行注塑包封;
S6、剥离所述下金属板;
S7、在第一阻焊层上开窗以曝露第一线路层,并在其开窗区域植入焊球;
S8、剥离上金属板,以形成若干个单体双金属板封装结构。
作为本发明一实施方式的进一步改进,所述步骤S2还包括:
在所述凹槽的侧壁上开设注塑孔;
所述步骤S5具体包括:通过所述注塑孔向所述空腔内注入注塑料以进行注塑包封。
作为本发明一实施方式的进一步改进,所述步骤S2具体包括:在每一所述凹槽内壁去除注塑孔的位置上电镀第二线路层以形成顶板;
所述步骤S8具体包括:剥离所述上金属板,去除第二线路层外部的注塑料,以形成若干个单体双金属板封装结构。
作为本发明一实施方式的进一步改进,所述步骤S2还包括:
M1、在上金属板的下表面贴覆或印刷光阻材料;
M2、通过曝光显影过程去除部分光阻材料以形成蚀刻区域,蚀刻所述蚀刻区域以形成凹槽;M3、去除所述上金属板上剩余的光阻材料,并在每一所述凹槽内壁上电镀第二线路层以形成顶板。
作为本发明一实施方式的进一步改进,沿注塑孔朝向凹槽内部的延伸方向上,所述注塑孔的开口尺寸保持不变或依次递减。
作为本发明一实施方式的进一步改进,所述步骤S2还包括:
N1、在下金属板的上表面贴覆或印刷第一阻焊层;
N2、在第一阻焊层上贴覆或印刷光阻材料;
N3、通过曝光显影过程去除部分光阻材料以形成蚀刻区域,并在所述蚀刻区域电镀第一线路层;
N4、去除所述第一阻焊层上剩余的光阻材料以形成底板。
作为本发明一实施方式的进一步改进,所述凹槽侧壁的下端形成插接部,所述第一线路层上具有与插接部匹配的凹口,当插接部插入凹口时,第二线路层与第一线路层相互导通。
作为本发明一实施方式的进一步改进,所述步骤S2具体包括:在每一所述凹槽内壁去除插接部的位置上电镀第二线路层以形成顶板;
当插接部插入凹口时,第二线路层在所述第一线路层的上方与所述第一线路层相互导通。
作为本发明一实施方式的进一步改进,所述步骤S8后,所述方法还包括:采用PoP封装方式将至少两个单体双金属板封装结构进行堆叠装配。
为了实现上述发明目的另一,本发明一实施方式提供一种单体双金属板封装结构,所述单体双金属板封装结构包括:
第一线路层;
电性连接于所述第一线路层上方且与所述第一线路层形成至少一个空腔的第二线路层;
叠加设置于所述第一线路层下方的第一阻焊层,所述第一阻焊层设置有若干个开窗区域;
开设于单体双金属板封装结构外围并连通所述空腔内部的注塑孔;
位于所述空腔内的芯片,所述芯片包括:第一芯片和/或第二芯片,所述第一芯片电性连接所述第一线路层,所述第二芯片电性连接所述第二线路层;
植入所述第一阻焊层的开窗区域以连通所述第一线路层的焊球,
以及填充所述空腔和所述注塑孔的注塑料。
与现有技术相比,本发明的单体双金属板封装结构及其封装方法,通过采用双金属板进行封装来使线路连接到注塑料表面或内部,从而更方便的实现堆叠封装,而且其无需使用传统的具有型腔模具进行塑封,节约制造成本,通过该方法获得的封装结构,其良率及稳定度均得到大幅提升,且工艺简单。
附图说明
图1A为本发明第一实施方式中单体双金属板封装结构的封装方法的流程示意图;
图1B对应本发明图1A所示封装方法的步骤示意图;
图2A、2B、2C、2D、2E、2F分别是采用图1A所述封装方法封装出的单体双金属板封装结构的结构示意图;
图3是本发明一实施方式中上金属板蚀刻完成以形成凹槽后的立体结构示意图;
图4A为本发明第二实施方式中单体双金属板封装结构的封装方法的流程示意图;
图4B对应本发明图4A所示封装方法的步骤示意图;
图5A、5B、5C、5D、5E、5F分别是采用图4A所述封装方法封装出的单体双金属板封装结构的结构示意图;
图6A为本发明第三实施方式中单体双金属板封装结构的封装方法的流程示意图;
图6B对应本发明图6A所示封装方法的步骤示意图;
图7是采用图6A所述封装方法封装出的单体双金属板封装结构的结构示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明,本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
需要说明的是,本文使用的例如“上”、“下”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系。空间相对位置的术语可以旨在包括封装结构在使用或工作中除了图中所示方位以外的不同方位。例如,如果将图中的设备翻转,则被描述为位于其他单元或特征“下表面的单元将位于其他单元或特征“上表面”。因此,示例性术语“下表面”可以囊括上表面和下表面这两种方位。封装结构可以以其他方式被定向(旋转90度或其他朝向),并相应地解释本文使用的与空间相关的描述语。
再者,应当理解的是尽管术语第一、第二等在本文中可以被用于描述各种元件或结构,但是这些被描述对象不应受到上述术语的限制。上述术语仅用于将这些描述对象彼此区分开。例如,第一线路层可以被称作第二线路层,同样,第二线路层也可以被称作第一线路层,这并不背离该申请的保护范围。
本发明所示的封装方法可用于单颗芯片的封装,也可用于晶圆级芯片的封装方法,下面以单颗芯片的封装方法为例做具体介绍。
结合图1A、1B、2A、2B、2C、2D、2E、2F、3所示,具体的,图1A、1B所示本发明第一实施方式提供的单体双金属板封装结构的封装方法包括:
S11、提供上金属板10和下金属板20。
S12、在上金属板10的下表面上蚀刻形成至少一个凹槽11,并在每一所述凹槽11内壁上电镀第二线路层30以形成顶板;在下金属板20的上表面依次电镀第一阻焊层70和第一线路层40以形成底板。
S13、在所述第一线路层40远离所述下金属板20的一侧叠装第一芯片51和/或在所述第二线路层30远离所述上金属板10的一侧叠装第二芯片52;
S14、结合顶板和底板,以在所述第一阻焊层70和第二线路层30之间形成空腔,使所述第二线路层30与所述第一线路层40导通,使所述第一芯片51设置于所述空腔内和/或使所述第二芯片52设置于所述空腔内。
S15、向所述空腔内注入注塑料60以进行注塑包。本发明具体示例中,通过所述注塑孔13向所述空腔内注入注塑料60以进行注塑包封。
S16、剥离所述下金属板20;剥离下金属板20的方式有多种,本发明具体实施方式中,可通过蚀刻或机械剥离的方式剥离下金属板20。
S17、在第一阻焊层70上开窗以曝露第一线路层40,并在其开窗区域701植入焊球80。
S18、剥离上金属10板,以形成若干个单体双金属板封装结构(100a,100b,100c,100d,100e,100f)。
本发明具体实施方式中,所述上金属板10、下金属板20均可为金属制成的封装板,其材质例如:铜、铁;所述上金属板10和下金属板20可以选取相同的材质也可以选取不同的材质。
优选的,每个单体双金属板封装结构对应一个凹槽,当然,在本发明的其他实施方式中,也可以根据需要,使每个单体双金属板封装结构对应2个或2个以上的凹槽,如此,在切割时,可以以凹槽为单位进行切割,在此不做详细赘述。
优选的,芯片可设置于第一线路层40上,也可以选择地或同时设置于第二线路层30上,为了便于区别,将设置于第一线路层40上的芯片以第一芯片51表示,将设置于第二线路层30上的芯片以第二芯片52表示;将所述第一芯片51叠加于所述第一线路层40的方式以及所述第二芯片52叠加于所述第二线路层30的方式,均可以采用倒装和/或焊线的方式,结合顶板和底板的方式同样可以采用胶粘、焊锡的方式;相应的,在所述第一线路层40远离所述下金属板20的一侧印刷锡膏,以使所述第一芯片51叠加在第一线路层40上,使所述上金属板10可通过锡膏焊接在所述下金属板20上。
本发明优选实施方式中,所述顶板的形成包括以下步骤:M11、在上金属板10的下表面贴覆或印刷光阻材料,以用于曝光显影,定义需要蚀刻的图形区域;M12、通过曝光显影过程去除部分光阻材料以形成蚀刻区域,蚀刻所述蚀刻区域以形成凹槽13;M13、去除所述上金属板10上剩余的光阻材料,并在每一所述凹槽11内壁上电镀第二线路层30以形成顶板。
所述底板的形成包括以下步骤:N11、在下金属板20的上表面贴覆或印刷第一阻焊层70;以用于曝光显影,定义需要蚀刻的图形区域;N12、在第一阻焊层70上贴覆或印刷光阻材料;N13、通过曝光显影过程去除部分光阻材料以形成蚀刻区域,并在所述蚀刻区域电镀第一线路层40;N14、去除所述第一阻焊层70上剩余的光阻材料以形成底板。
优选的,所述步骤S13之前,所述方法还包括:在最终形成的单体双金属板封装结构外围开设连通所述空腔内部的注塑孔13;例如:该注塑孔开设于顶板或和/或开设于底板,以用于注塑包封时,通过所述注塑孔13向所述空腔内注入注塑料60以进行注塑包封。本发明一具体实施方式中,结合图3所示,在所述凹槽11的侧壁上开设注塑孔13;所述注塑孔13的大小、形状、数量均可以根据需要具体设置;优选的,沿注塑孔13朝向凹槽11内部的延伸方向上,所述注塑孔13的开口尺寸保持不变或依次递减。相应的,当注塑孔13开设于凹槽11上时,所述步骤S12具体包括:在每一所述凹槽11内壁去除注塑孔13的位置上电镀第二线路层30以形成顶板;所述步骤S18具体包括:剥离所述上金属板10,去去除第二线路层30外部的注塑料60,以形成若干个单体双金属板封装结构。需要说明的是,当所述空腔数量大于1时,所述注塑料60还用于还填充相邻空腔之间的部分空隙。
本发明一优选实施方式中,所述步骤S12还包括:所述凹槽11侧壁的下端形成插接部15,所述第一线路层40上具有与插接部匹配的凹口401,当插接部插入凹口401时,第二线路层30与第一线路层40相互导通。所述插接部15上可选择性电镀第二线路层30;本发明优选实施方式中,在每一所述凹槽11内壁去除插接部15的位置上电镀第二线路层30以形成顶板;当插接部15插入凹口401时,第二线路层30在所述第一线路层40的上方与所述第一线路层40相互导通。剥离上金属板10和下金属板20的方式有多种,例如:通过蚀刻的方式剥离上金属板10;通过蚀刻或机械剥离的方式剥离下金属板20;当上、下金属板被剥离后,最终成型的单体双金属板结构上还有可能残留注塑孔13中的注塑料60,此时,在剥离上、下金属板后,还需要将该注塑料60去除以形成若干个单体双金属板封装结构;其去除注塑料60的方式可以为切割,或是采用其他方式去除,在此不做详细赘述。
优选的,所述步骤S18后,所述方法还包括:采用PoP封装方式将至少两个单体双金属板封装结构进行堆叠装配以形成新的单体封装结构,在此不做详细赘述。
结合图2A、2B、2C、2D、2E、2F所示,为通过图1A所示单体双金属板封装结构的封装方法所加工制成的6种单体双金属板封装结构;如图2A所示的单体双金属板封装结构100a包括:第一线路层40;电性连接于所述第一线路层40上方且与所述第一线路层40形成至少一个空腔的第二线路层30;叠加设置于所述第一线路层40下方的第一阻焊层70,所述第一阻焊层70设置有若干个开窗区域701;开设于单体双金属板封装结构外围并连通所述空腔内部的注塑孔(未图示);位于所述空腔内的芯片,所述芯片为第一芯片51,所述第一芯片51电性连接所述第一线路层40;植入所述第一阻焊层70的开窗区域701以连通所述第一线路层40的焊球80,以及填充所述空腔和所述注塑孔的注塑料60。本发明一具体实施方式中,所述注塑孔自所述第二线路层30的外壁面延伸至所述空腔内。
图2B所示的单体双金属板封装结构100b与图2A所示的单体双金属板封装结构100a结构相类似,其区别在于,其在空腔内设置第二芯片52,所述第二芯片电性连接所述第二线路层30,同时,空腔内未设置第一芯片51。
图2C所示的单体双金属板封装结构100c与图2A所示的单体双金属板封装结构100a结构相类似,其区别在于,其在空腔内增设第二芯片52,所述第二芯片电性连接所述第二线路层30。
结合2D所示,图2D所示的单体双金属板封装结构100d在图2A基础上,将两个图2A所示的单体双金属板封装结构采用PoP封装方式进行堆叠装配,当然,在本发明的其他实施方式中,任一种或多种结构的单体双金属板封装结构均可以采用PoP封装方式进行堆叠装配以形成新的单体结构,在此不做详细赘述。
结合2E所示,图2E所示的单体双金属板封装结构100e在图2C基础上,所述空腔内设置芯片50的方式具有两种,一种采用倒装的方式进行叠加,一种采用焊线的方式进行叠加。
结合2F所示,图2F所示的单体双金属板封装结构100f在图2C基础上,将空腔的数量设置为2个,当所述空腔数量大于1时,所述注塑料60还用于填充相邻空腔之间的部分空隙。不同空腔中芯片50的设置方式可以相同也可以不同,该实施方式中,2个空腔中设置芯片50的方式不同,分别采用焊线和倒装的方式进行叠装,在此不做进一步的赘述。
结合图3、4A、4B、5A、5B、5C、5D、5E、5F所示,具体的,图4A、4B所示本发明第二实施方式提供的单体双金属板封装结构的封装方法包括:
S21、提供上金属板10和下金属板20。
S22、在上金属板10的下表面上蚀刻形成至少一个凹槽11,并在每一所述凹槽11内壁上电镀第二线路层30以形成顶板;在下金属板20的上表面依次电镀第一阻焊层70和第一线路层40以形成底板。
S23、在所述第一线路层40远离所述下金属板20的一侧叠装第一芯片51,和/或在所述第二线路层30远离所述上金属板10的一侧叠装第二芯片52。
S24、结合顶板和底板,以在所述第一阻焊层70和所述第二线路层40之间形成空腔,使所述第二线路层30与所述第一线路层40导通,使所述第一芯片51设置于所述空腔内和/或使所述第二芯片52设置于所述空腔内。
S25、向所述空腔内注入注塑料60以进行注塑包封。
S26、剥离所述上金属板10以曝露第二线路层30;在所述第二线路层30远离所述空腔的一侧叠加第三芯片53,并在所述空腔外对所述第三芯片53进行注塑包封;
S27、剥离所述下金属板20。S28、在第一阻焊层70上开窗以曝露第一线路层40,并在其开窗区域701植入焊球80以形成封装体。
S28、切割所述封装体形成若干个单体双金属板封装结构(100g,100h,100i,100j,100k,100l)。当上、下金属板被剥离后,其形成的封装体为多个单体双金属板封装结构的结合,进一步的,对封装体进行切割形成若干个单体双金属板封装结构。
本发明第二实施方式中,上、下金属板的材质,凹槽11的开设位置及数量,所述顶板、底板的形成方式以及底板与顶板的结合方式,均与所述第一方式相同,在此不再继续赘述。
优选的,芯片可设置于空腔外,也可以设置于空腔内,为了便于区别,将设置于第一线路层40上的芯片以第一芯片51表示,将设置于第二线路层30上并设置于空腔内的芯片以第二芯片52表示;将设置于第二线路层30上并设置于空腔外的芯片以第三芯片53表示;上述芯片均可以采用倒装和/或焊线的方式,结合顶板和底板的方式同样可以采用胶粘、焊锡的方式;相应的,在所述第一线路层40远离所述下金属板20的一侧印刷锡膏,以使所述第一芯片51叠加在第一线路层40上,使所述上金属板10可通过锡膏焊接在所述下金属板20上。
优选的,所述步骤S23之前,所述方法还包括:在最终形成的单体双金属板封装结构上开设连通所述空腔内部的注塑孔13;例如:该注塑孔开设于顶板或和/或开设于底板,以用于步骤S22的注塑包封时,通过所述注塑孔13向所述空腔内注入注塑料60以进行注塑包封。本发明一具体实施方式中,结合图3所示,在所述凹槽11的侧壁上开设注塑孔13;所述注塑孔13的大小、形状、数量均可以根据需要具体设置;优选的,沿注塑孔13朝向凹槽11内部的延伸方向上,所述注塑孔13的开口尺寸保持不变或依次递减。相应的,当注塑孔13开设于凹槽11上时,所述步骤S22具体包括:在每一所述凹槽11内壁去除注塑孔13的位置上电镀第二线路层30以形成顶板。需要说明的是,当所述空腔数量大于1时,所述注塑料60还用于还填充相邻空腔之间的部分空隙。
本发明一优选实施方式中,所述步骤S22还包括:所述凹槽11侧壁的下端形成插接部15,所述第一线路层40上具有与插接部匹配的凹口401,当插接部插入凹口401时,第二线路层30与第一线路层40相互导通。所述插接部15上可选择性电镀第二线路层30;本发明优选实施方式中,在每一所述凹槽11内壁去除插接部15的位置上电镀第二线路层30以形成顶板;当插接部15插入凹口401时,第二线路层30在所述第一线路层40的上方与所述第一线路层40相互导通。
剥离上金属板10和下金属板20的方式有多种,例如:通过蚀刻的方式剥离上金属板10;通过蚀刻或机械剥离的方式剥离下金属板20。
结合图5A、5B、5C、5D、5E、5F所示,为通过图4A所示单体双金属板封装结构的封装方法所加工制成的6种单体双金属板封装结构;如图5A所示的单体双金属板封装结构100g包括:第一线路层40;电性连接于所述第一线路层40上方且与所述第一线路层40形成至少一个空腔的第二线路层303;设置于所述空腔外,且叠加设置于所述第一线路层40下方的第一阻焊层70,所述第一阻焊层70设置有若干个窗区域701;设置于所述第一阻焊层70上方,且契合所述第二线路层30外壁面设置的上金属板10;开设于单体双金属板封装结构上并连通所述空腔内部的注塑孔(未图示);位于空腔内的第一芯片51,以及位于空腔外的第三芯片,所述第一芯片51电性连接所述第一线路层40,所述第三芯片53均电性连接所述第二线路层30;植入所述第一阻焊层70的开窗区域701以连通所述第一线路层40的焊球80;填充所述空腔、所述注塑孔以及包封第三芯片53和第二线路层30外壁面的注塑料60。本发明一具体实施方式中,所述注塑孔自所述上金属板10的外壁面,通过所述第二线路层30延伸至所述空腔内。
5B所示的单体双金属板封装结构100h与图5A所示的单体双金属板封装结构100g结构相类似,其区别在于,其在空腔内设置第二芯片52,所述第二芯片电性连接所述第二线路层30,同时,空腔内未设置第一芯片51。
5C所示的单体双金属板封装结构100i与图5A所示的单体双金属板封装结构100g结构相类似,其区别在于,其在空腔内增设第二芯片52,所述第二芯片电性连接所述第二线路层30。
结合5D、5E、5F所示,图5D所示的单体双金属板封装结构100j,图5E所示的单体双金属板封装结构100k,图5F所示的单体双金属板封装结构100l分别在5A、5B、5C所示的单体双金属板封装结构基础上进行改进,所述空腔内设置芯片50的方式具有两种,一种采用倒装的方式进行叠加,一种采用焊线的方式进行叠加。
结合图3、6A、6B、7所示,具体的,图6A、6B所示本发明第三实施方式提供的单体双金属板封装结构的封装方法包括:
S31、提供上金属板10和下金属板20。
S32、在上金属板10的下表面上蚀刻形成若干个凹槽11,并在所述凹槽11内壁上依次电镀第二阻焊层71以及第二线路层30以形成顶板;在下金属板20的上表面依次电镀第一阻焊层70和第一线路层40以形成底板。
S33、在所述第二线路层30远离所述上金属板10的一侧叠装第二芯片52,和/或在所述第一线路层40远离所述下金属板20的一侧叠装第一芯片51;优选的,将所述第二芯片52叠加设置于所述第二线路层30的方式和将所述第一芯片51叠加设置于所述第一线路层40的方式,可以采用倒装和/或焊线的方式。
S34、结合顶板和底板以在所述第一阻焊层70对应所述第二阻焊层71的区域内形成空腔,使所述第二线路层30与所述第一线路层40导通,所述第二芯片52设置于所述空腔内。
S35、向所述空腔内注入注塑料60以进行注塑包封。
S36、剥离所述下金属板20。
S37、在第一阻焊层70上开窗以曝露第一线路层40,并在其开窗区域701植入焊球80以形成封装体。
S38、切割所述封装体形成若干个单体双金属板封装结构100m。当上、下金属板被剥离后,其形成的封装体为多个单体双金属板封装结构的结合,进一步的,对封装体进行切割形成若干个单体双金属板封装结构。
本发明第三实施方式中,上、下金属板的材质,凹槽11的开设位置及数量,芯片的安装方式,所述顶板、底板的形成方式以及底板与顶板的结合方式,均与所述第一方式相同,在此不再继续赘述。
优选的,所述步骤S33之前,所述方法还包括:在最终形成的单体双金属板封装结构上开设连通所述空腔内部的注塑孔13;例如:该注塑孔开设于顶板或和/或开设于底板,以用于步骤S33的注塑包封时,通过所述注塑孔13向所述空腔内注入注塑料60以进行注塑包封。本发明一具体实施方式中,结合图3所示,在所述凹槽11的侧壁上开设注塑孔13;所述注塑孔13的大小、形状、数量均可以根据需要具体设置;优选的,沿注塑孔13朝向凹槽11内部的延伸方向上,所述注塑孔13的开口尺寸保持不变或依次递减。相应的,当注塑孔13开设于凹槽11上时,所述步骤S32具体包括:在每一所述凹槽11内壁去除注塑孔13的位置上依次电镀第二阻焊层71和第二线路层30以形成顶板;需要说明的是,当所述空腔数量大于1时,所述注塑料60还用于还填充相邻空腔之间的部分空隙。
本发明一优选实施方式中,所述步骤S32还包括:所述凹槽11侧壁的下端形成插接部15,所述第一线路层40上具有与插接部匹配的凹口401,当插接部插入凹口401时,第二线路层30与第一线路层40相互导通。所述插接部15上可选择性电镀第二线路层30;本发明优选实施方式中,所述步骤S32具体包括:在每一所述凹槽11内壁电镀第二阻焊层70后,在去除插接部15的位置上电镀第二线路层30以形成顶板;当插接部15插入凹口401时,第二阻焊层71在所述第一阻焊层70上方与所述第一阻焊层70相交,第二线路层30在所述第一线路层40的上方与所述第一线路层40相互导通,使所述第一线路层40和所述第二线路层30均通过所述第一阻焊层70与所述上金属板10隔离。
剥离下金属板20的方式有多种,例如:通过蚀刻或机械剥离的方式剥离下金属板20。
结合图7所示,为通过图6A所示单体双金属板封装结构的封装方法所加工制成的单体双金属板封装结构100m;如图7所示,单体双金属板封装结构100m包括:第一线路层40;电性连接于所述第一线路层40上方且与所述第一线路层40形成至少一个空腔的第二线路层30;设置于所述空腔外,且叠加设置于所述第一线路层40下方的第一阻焊层70,所述第一阻焊层70设置有若干个开窗区域701;设置于所述第一阻焊层70上方,且依次契合所述第二线路层30外壁面设置的第二阻焊层71和上金属板10,所述第一线路层40和第二线路层30通过所述第二阻焊层71与所述上金属板10隔离;开设于单体双金属板封装结构上并连通所述空腔内部的注塑孔(未图示);位于所述空腔内的第一芯片51和/或第二芯片52,所述第一芯片51电性连接所述第一线路层40,所述第二芯片52电性连接所述第二线路层30;植入所述第一阻焊层70的开窗区域701以连通所述第一线路层40的焊球80,以及填充所述空腔和所述注塑孔的注塑料60。本发明一具体实施方式中,所述注塑孔自所述上金属板10的外壁面,依次通过第二阻焊层71以及第二线路层30延伸至空腔内。
本发明第一、第二、第三实施方式提供的单体双金属板封装结构的制造方法,采用双金属板进行封装来使线路连接到注塑料表面或内部,从而更方便的实现堆叠封装,而且其无需使用传统的具有型腔模具进行塑封,节约制造成本,通过该方法获得的封装结构,其良率及稳定度均得到大幅提升,且工艺简单。
需要说明的是,在本发明的其他实施方式中,还可以采用PoP封装方式将任两个以上的上述单体双金属板封装结构进行堆叠装配以形成新的单体结构,在此不做详细赘述。
应当理解,虽然本说明书按照实施方式加以描述,但并非每个实施方式仅包含一个独立的技术方案,说明书的这种叙述方式仅仅是为清楚起见,本领域技术人员应当将说明书作为一个整体,各实施方式中的技术方案也可以经适当组合,形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明,它们并非用以限制本发明的保护范围,凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。
Claims (10)
1.一种单体双金属板封装结构的封装方法,其特征在于,所述方法包括:
S1、提供上金属板和下金属板;
S2、在上金属板的下表面上蚀刻形成至少一个凹槽,并在每一所述凹槽内壁上电镀第二线路层以形成顶板;
在下金属板的上表面依次电镀第一阻焊层和第一线路层形成底板;
S3、在所述第一线路层远离所述下金属板的一侧叠装第一芯片和/或在所述第二线路层远离所述上金属板的一侧叠装第二芯片;
S4、结合顶板和底板,以在所述第一阻焊层和第二线路层之间形成空腔,使所述第二线路层与所述第一线路层导通,使所述第一芯片设置于所述空腔内和/或使所述第二芯片设置于所述空腔内;
S5、向所述空腔内注入注塑料以进行注塑包封;
S6、剥离所述下金属板;
S7、在第一阻焊层上开窗以曝露第一线路层,并在其开窗区域植入焊球;
S8、剥离上金属板,以形成若干个单体双金属板封装结构。
2.根据权要求1所述的单体双金属板封装结构的封装方法,其特征在于,
所述步骤S2还包括:
在所述凹槽的侧壁上开设注塑孔;
所述步骤S5具体包括:通过所述注塑孔向所述空腔内注入注塑料以进行注塑包封。
3.根据权要求2所述的单体双金属板封装结构的封装方法,其特征在于,
所述步骤S2具体包括:在每一所述凹槽内壁去除注塑孔的位置上电镀第二线路层以形成顶板;
所述步骤S8具体包括:剥离所述上金属板,去除第二线路层外部的注塑料,以形成若干个单体双金属板封装结构。
4.根据权要求2所述的单体双金属板封装结构的封装方法,其特征在于,
所述步骤S2还包括:
M1、在上金属板的下表面贴覆或印刷光阻材料;
M2、通过曝光显影过程去除部分光阻材料以形成蚀刻区域,蚀刻所述蚀刻区域以形成凹槽;M3、去除所述上金属板上剩余的光阻材料,并在每一所述凹槽内壁上电镀第二线路层以形成顶板。
5.根据权要求2所述的单体双金属板封装结构的封装方法,其特征在于,
沿注塑孔朝向凹槽内部的延伸方向上,所述注塑孔的开口尺寸保持不变或依次递减。
6.根据权要求1所述的单体双金属板封装结构的封装方法,其特征在于,
所述步骤S2还包括:
N1、在下金属板的上表面贴覆或印刷第一阻焊层;
N2、在第一阻焊层上贴覆或印刷光阻材料;
N3、通过曝光显影过程去除部分光阻材料以形成蚀刻区域,并在所述蚀刻区域电镀第一线路层;
N4、去除所述第一阻焊层上剩余的光阻材料以形成底板。
7.根据权要求1所述的单体双金属板封装结构的封装方法,其特征在于,
所述凹槽侧壁的下端形成插接部,所述第一线路层上具有与插接部匹配的凹口,当插接部插入凹口时,第二线路层与第一线路层相互导通。
8.根据权要求7所述的单体双金属板封装结构的封装方法,其特征在于,
所述步骤S2具体包括:在每一所述凹槽内壁去除插接部的位置上电镀第二线路层以形成顶板;
当插接部插入凹口时,第二线路层在所述第一线路层的上方与所述第一线路层相互导通。
9.根据权要求1所述的单体双金属板封装结构的封装方法,其特征在于,
所述步骤S8后,所述方法还包括:采用PoP封装方式将至少两个单体双金属板封装结构进行堆叠装配。
10.一种单体双金属板封装结构,其特征在于,所述单体双金属板封装结构包括:
第一线路层;
电性连接于所述第一线路层上方且与所述第一线路层形成至少一个空腔的第二线路层;
叠加设置于所述第一线路层下方的第一阻焊层,所述第一阻焊层设置有若干个开窗区域;
开设于单体双金属板封装结构外围并连通所述空腔内部的注塑孔;
位于所述空腔内的芯片,所述芯片包括:第一芯片和/或第二芯片,所述第一芯片电性连接所述第一线路层,所述第二芯片电性连接所述第二线路层;
植入所述第一阻焊层的开窗区域以连通所述第一线路层的焊球,
以及填充所述空腔和所述注塑孔的注塑料。
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