CN1088898C - 半导体存储装置 - Google Patents
半导体存储装置 Download PDFInfo
- Publication number
- CN1088898C CN1088898C CN95120239A CN95120239A CN1088898C CN 1088898 C CN1088898 C CN 1088898C CN 95120239 A CN95120239 A CN 95120239A CN 95120239 A CN95120239 A CN 95120239A CN 1088898 C CN1088898 C CN 1088898C
- Authority
- CN
- China
- Prior art keywords
- address
- defective
- external
- semiconductor storage
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000003860 storage Methods 0.000 title claims description 110
- 230000002950 deficient Effects 0.000 claims abstract description 106
- 230000015654 memory Effects 0.000 claims abstract description 65
- 230000005055 memory storage Effects 0.000 claims description 13
- 230000007547 defect Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 4
- 230000008859 change Effects 0.000 claims description 2
- 238000009826 distribution Methods 0.000 claims description 2
- 238000013507 mapping Methods 0.000 claims 6
- 230000003321 amplification Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 238000012360 testing method Methods 0.000 description 23
- 238000010586 diagram Methods 0.000 description 19
- 238000006243 chemical reaction Methods 0.000 description 14
- 238000007792 addition Methods 0.000 description 6
- 230000008676 import Effects 0.000 description 6
- 238000006073 displacement reaction Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 101000925873 Xenopus laevis ELAV-like protein 2 Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
Landscapes
- Power Engineering (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
一种不会更换成有缺陷的冗余存储单元而能够可靠地补救缺陷位的半导体存储装置。其具有按XY方向配置的存储单元阵列19，备有在由X地址及Y地址定义的存储单元中存储缺陷存储单元的X地址的缺陷位地址存储器11、将从外部地址总线13输入的地址与来自缺陷位地址存储器11的地址进行比较的地址比较器14、以及当用该比较器14判断出从外部地址总线13输入了与缺陷位地址相同的X地址Xe时在内部地址总线17上产生Xe+m的内部地址运算器16。
Description
本发明涉及具有将存储单元配置成多个阵列形式的存储单元阵列的半导体存储装置，特别是涉及备有存储单元缺陷位补救功能的半导体存储装置。
在将存储单元按矩阵配置的存储单元阵列中，无缺陷地形成所有的位(存储单元)是极其困难的。为此，必须将有缺陷的存储单元更换为专门准备的存储单元，进行所谓缺陷位的补救。作为现有的有代表性的缺陷存储器补救方式，图4示出的结构是大家熟知的。图中的1为主存储单元阵列、2为冗余存储单元阵列、3为主存储单元阵列1一边的译码器、4为冗余存储单元阵列2一边的选择译码器、5为冗余熔丝、6为控制电路。
采用这种方式，是将多个存储单元划分成存储矩阵，在该存储矩阵中包括有主存储单元阵列1和冗余存储单元阵列2，并判断从外部输入的地址是否包含缺陷位的地址。若有缺陷位的地址，则使主存储单元阵列1的译码器3的输出保持待用状态，而将冗余存储单元阵列2的译码器4激活启用，对冗余存储单元阵列2进行访问。
但是，在这种现有方式中，存在以下两个问题。第1，由于冗余存储单元阵列2的缺陷不能预先测定，所以即使将主存储单元阵列1的缺陷位更换为冗余存储器，仍有时会更换成有缺陷的冗余存储单元阵列2而不能补救。第2，用冗余存储单元补救的只是与该冗余存储器邻近的阵列，存在补救效率低的问题。
这样，在现有的半导体存储装置中，存在着即使将缺陷位更换为冗余存储器，仍有时会更换成有缺陷的冗余存储单元而不能补救，以及用冗余存储单元补救的只是与该冗余存储器邻近的阵列，存在补救效率低的问题。
本发明就是考虑到上述情况而开发的，其目的在于提供一种不会将缺陷位更换成有缺陷的冗余存储单元而能够可靠地补救、且可提高缺陷位补救效率的半导体存储装置。
本发明的要点是能够测试冗余存储单元，另外，对不一定是邻近的存储矩阵的缺陷位也能利用冗余存储器进行补救。
亦即本发明的半导体存储装置具有按XY方向配置成阵列形式的存储单元阵列，该半导体存储装置的特征在于：备有在由X地址和Y地址定义的存储单元中存储缺陷位存储单元的至少X地址的装置、以及当从外部输入与缺陷位地址相同的X地址Xe时产生作为内部地址的Xe+m(m为正或负的整数)的装置。
这里，作为本发明的最适当的实施形态，列举如下。(1)当从外部输入与缺陷位地址相同的X地址Xe及比Xe高的上位地址Xl时，产生Xl+m(m为正或负的整数)作为内部地址。(2)在存储单元阵列中存在多个缺陷位、且其X地址为自低位起的Xej(j＝1、2、…)的情况下，当作为外部地址输入从X0到Xe1-1的地址Xl时，产生与外部地址相同的地址Xl作为内部地址。当作为外部地址输入从Xe1到Xe2-2的地址Xl时，产生外部地址加1的地址Xl+1作为内部地址，而当作为外部地址输入从Xe2-1到Xe3-3的地址Xl时，产生外部地址加2的地址Xl+2作为内部地址。就是说，当作为外部地址输入从Xej-(j-1)到Xe(j+1)-(j+1)的地址Xl时，产生外部地址加″j″的地址Xl+j作为内部地址。(3)以X地址为用于选择位线的列地址(或用于选择字线的行地址)，Y地址为行地址(或列地址)。(4)备有存储缺陷位存储单元的X地址和Y地址两者的装置、根据缺陷位的分布偏向情况选择应进行地址移位动作的地址X、Y中的任意一个的装置、以及当从外部输入与缺陷位地址相同的上述选择出的X地址Xe或Y地址Ye时产生作为内部地址的Xe+m或Ye+m(m为正或负的整数)的装置。(5)设定地址移位为负。
按照本发明，通过设置存储缺陷位存储单元的X地址的装置和根据输入的缺陷位地址Xe产生内部地址Xe+m的装置，可以无需进行主存储单元阵列和冗余存储单元阵列的物理划分，也能对冗余存储单元部分进行与主存储单元部分同样的访问测试。因此，能够可靠地补救缺陷位，进而可提高补救效率。
另外，如按照上述(1)的结构，则具有缺陷位地址以上地址的部分应将地址移动m位，因而通过对X＞Xe的数进行简单的加m位的运算即可补救缺陷位。如按照上述(2)，则通过将多个缺陷位的X地址自低位起设定为Xej(j＝1、2、…)，并当作为外部地址输入从Xej-(j-1)到Xe(j+1)-(j+1)的地址时，产生外部地址加″j″的地址Xl+j作为内部地址，从而在有多个缺陷位的情况下仍可简单地补救缺陷位。
图1是表示与本发明的一个实施例有关的半导体存储装置基本结构的框图。
图2是表示实施例中采用的存储单元的地址结构图。
图3是与缺陷位对应的地址移位情况的说明图。
图4是表示现有的半导体存储器基本结构的框图。
图5是表示与实施例有关的半导体存储装置更详细的基本结构的框图。
图6是表示地址比较器的电路图。
图7是表示地址变换装置的电路图。
图8是表示地址变换装置的框图。
图9是表示加数计算电路的框图。
图10是表示与另一实施例有关的半导体存储装置简略结构的框图。
图11是表示缺陷地址存储装置和缺陷地址检测电路的电路图。
图12表示更换地址存储装置和更换地址输出装置的电路图。
图13是表示外部地址无效电路的电路图。
图中符号：
11···缺陷位地址存储器
12···缺陷位地址输出总线
13···外部地址总线
14···地址比较器
15···地址比较结果的输出总线
16···内部地址运算器
17···内部地址总线
18···X译码器
19···存储单元阵列
20···测试方式检测器
21···测试方式标志的输出总线
22···外部引脚输入信号
首先，简略说明本发明的实施例。
图1是表示与本发明的一个实施例有关的半导体存储装置基本结构的框图。图中的11为存储缺陷位的X地址的缺陷位地址存储器、12为缺陷位地址的输出总线、13为输入外部地址的外部地址总线、14为对总线12、13的各地址进行比较的地址比较器、15为地址比较结果的输出总线、16为用来产生内部地址的内部地址运算器、17为输出所产生的内部地址的内部地址总线、18为X译码器、19为存储单元阵列、20为测试方式检测器、21为测试方式标志的输出总线、22为外部引脚输入信号。
本实施例的存储单元阵列19作为对外部具有α位X地址的存储阵列使用，而内部地址假定由β位(α+1)定义。具体地说，如图2所示的存储单元阵列19，在相当于原来必需的α位X地址的部分上又增加了用于补救缺陷位的裕量部分。另外，作为构成阵列19的存储单元，这里例如可采用DRAM(动态随机存取存储器)。
在这种结构中，来自芯片外部或同一芯片内的存储装置外部的α位X地址输入到外部地址总线13后，则利用地址比较器14将该地址与β位(β＞α)的缺陷位地址存储器11的地址输出进行比较。具体地说，就是与β位地址的低位的α位进行比较。在以下的实施例中，按β＝α+1进行说明。
首先，说明只有一个缺陷位的情况。当输入地址(外部地址)在低位的n位与缺陷位地址不一致时，不一致信号被输出到地址比较输出总线15，而与从外部地址总线13输入的地址相同的地址数据输出到内部地址总线17。然后，该地址输入到X译码器18，选择与该地址对应的X选择线、例如字线。
另一方面，当输入地址在低位的n位与缺陷位地址一致时，以及与缺陷位地址相同或较大的地址时，则通过内部地址运算器16，产生在外部地址总线13的数据上加m的地址。这里，例如为m＝1。通过以上操作，缺陷位被更换为高1位的地址。
关于存在多个缺陷位的情况，以下为简单起见，参照图3说明具有2个缺陷位XA和XB、且XA＞XB时的情况。
当外部地址总线13的输入Xl小于XA时，与外部地址总线13相同的数据Xl被输出到内部地址总线17。当外部地址总线13的输入Xl等于或大于XA但小于XB-1时，外部地址总线13的数据Xl加1的值Xl+1被输出到内部地址总线17。而当外部地址总线13的输入Xl等于或大于XB-1时，外部地址总线13的数据Xl加2的值Xl+2被输出到内部地址总线17。通过以上操作，缺陷位被更换。这种地址移位的情况，在图2中用→表示。
同样，在缺陷位为3位以上、且缺陷位的X地址为自低位起的Xej(j＝1、2、...)的情况下，当通过外部地址总线13输入从X0到Xel-1的地址Xl时，在内部地址总线17上产生与外部地址相同的内部地址Xl，当通过外部地址总线13输入从Xej-(j-1)到Xe(j+1)-(j+1)的地址时，在内部地址总线17上产生外部地址加″j″的地址Xl+j。因此，就可以补救j个缺陷位。
以下，说明有关本实施例中的测试方式。在本实施例中，通过加到外部引脚的信号或加到外部引脚的输入的组合，进入测试方式，将测试标志激活启用。测试方式分A、B两种方式，该两种方式通过加到外部引脚的输入或输入的组合，用测试方式检测器20检测，并输出到测试方式标志的输出总线21。
在A方式下，外部地址总线13的数据保持原值输出到内部地址总线17。因此，访问的是与图2所示的α位相应部分的存储单元。在B方式下，输出到内部地址总线17的外部地址总线13的数据是令最高位为1的低位地址，因此，访问的是图2所示的裕量部分的存储单元。
利用以上方法，在A、B测试方式中，可以访问存储单元阵列19的全部单元。就是说，不必区分主存储单元部分和冗余存储单元部分，即可进行访问测试。
以下，详细地说明上述图1示出的本发明的实施例。
如上所述，本实施例的半导体存储装置，准备了比从外部访问的地址数多的存储单元及与之对应的地址，因而无需区分正规的主存储单元和冗余存储单元。
也就是说，从外部访问和使用多个存储元件中的一部分存储元件，如图5所示，从外部输入的地址Am(0≤Am≤Amax)被变换为内部地址Dm(0≤Dm≤Dmax)，但这时，Amax＜Dmax。
从外部输入的地址存储在地址缓冲器23内。11为图1中的缺陷位地址存储器的地址存储装置，用来存储内部地址中不能访问的、即缺陷位的地址。该装置可采用熔丝，也可用ROM。地址存储装置11有l个，第i个(0≤i≤l)地址存储装置11中存储的缺陷位地址为Bi。
地址缓冲器23内存储的地址Am被送到地址比较器14，地址比较器14将地址存储装置11中存储的地址Bi与地址缓冲器23中存储的外部地址Am进行比较。该比较结果被送到作为图1中的内部地址运算器16的地址变换装置，地址变换装置16根据该比较结果将外部地址Am变换为内部地址Dm。这时，可进行不会变换成地址存储装置11中存储的缺陷位地址Bi的外部地址Am的变换。这样译码器18根据变换后的内部地址访问译码后的存储单元阵列19内的存储元件。
上述的作为从外部地址Am变换为内部地址Dm而从外部输入的地址Am，如果是在地址存储装置11中存储的缺陷位地址自小的一边算起的第i个以上但不到第i+1个时，可考虑进行将外部地址加i作为内部地址的变换。以下说明进行这种变换的实施例。
自小的一边算起的第i个缺陷位地址Bi存储在第i个缺陷地址存储装置11内。地址比较器14的电路结构示于图6。图6所示的地址比较器14为第i个(0≤i≤l)，从外部输入的Am假定有n位。另外，缺陷位地址Bm和从外部输入的Am的第k位，分别为bk、ak，第1～k位的数为Bk、Ak。地址比较器14是用来比较外部地址Am和缺陷位地址Bi的大小的装置。
地址变换装置16的电路结构示于图7(a)、(b)。di(1≤i≤l)为ci和ci+l的″同″输出。但d0为c1的保持原输入的输出。如果Am≤B1，则仅d0为″H″(高电平)，Bi≤Am≤Bi+1时，仅di为″H″。
如图7(b)所示，该di(1≤i≤l)输入到连接地址缓冲器23和加法电路的传输门Qi(0≤i≤l)的栅极及设置在i加法电路输出侧的传输门Qi(0≤i≤l)的栅极上。i加法电路是对输入加i的电路，由通常的全加法器构成。因此，当从外部输入的地址Am在缺陷位地址Bm自小的一边算起的第i个以上但不到第i+1个时(Bi≤Am≤Bi+1)，可进行外部地址Am加i后作为内部地址Dm的变换。
下面，说明当从外部输入的地址Am是在地址存储装置11中存储的缺陷位地址自小的一边算起的第i个以上但不到第i+1个时，进行外部地址Am加i内部地址Dm的变换的另一个实施例。
在本实施例中的地址存储装置11中，可输入缺陷位地址Bi，但不象上述实施例那样考虑其顺序。地址存储装置11可采用熔丝，也可用ROM。地址比较器14采用了与上述实施例同样的装置。地址变换装置16的框图示于图8。地址比较器14的输出ci(0≤i≤l)输入到加数计算电路16-2。加数计算电路16-2的框图示于图9。
该电路用来求缺陷位地址Bi和从外部输入的地址Am满足Bi≤Am关系的Bi的个数。由于Bi≤Am的关系在地址比较器14的输出ci(0≤i≤l)中的ci为″L″(低电平)时满足，所以满足Bi≤Am关系的Bi的个数，可通过将ci的反相输出相加来求得。所谓的相加是反复进行将ci每两个一组相加、而再将其输出每两个一组相加的操作。第1级的相加，由于是各1位的加法，所以用1位的加法器就足够了，因其输出是2位，所以下一级需要各2位的加法器。
这样一直加到变成l≤2j的第j级，即可算出满足Bi≤Am关系的Bi的个数。用来将其输出g与从外部输入地址缓冲器23内的地址Am相加的是地址加法电路16-3。地址加法电路16-3的输出成为内部地址Dm。因此，当从外部输入的地址Am是在缺陷位地址Bm自小的一边算起的第i个以上但不到第i+1个时(Bi≤Am≤Bi+1)，可进行外部地址Am加i后作为内部地址Dm的变换。
本实施例与上述实施例相比，地址存储装置11输入的缺陷位地址Bi具有顺序不同的优点。这将关系到存储器适应性的提高，和测试时间等的大幅度缩短。另外，万一地址存储装置11和地址比较器14的对应的组之一损坏，不使用该组即可。与地址存储装置11和地址比较器14的对应的组必须全都工作的上述实施例相比，也关系到芯片的有效利用率的提高。
以下，考虑在从外部访问和使用多个存储元件中的一部分存储元件的存储装置中，进行外部地址Am不会变换成缺陷位地址而从外部地址Am变换为内部地址Dm的变换。
这种方法是预先存储缺陷位地址Bi和取代它的地址Ei，当Bi被访问(Am＝Bi(0≤i≤l))时，使其访问Ei(Dm＝Ei)，而除此之外(Am≠Bi(0≤i≤l))时，将外部地址Am作为内部地址Dm(Dm＝Am)。以下说明进行这种变换的实施例。
图10是表示与本发明的另一实施例有关的半导体存储装置简略结构的框图。从外部输入的地址Am(0≤Am≤Amax)被变换为内部地址Dm(0≤Dm≤Dmax)，但这时，Amax＜Dmax，这一点与上述的实施例相同。
从外部输入的地址存储在地址缓冲器23内。11为地址存储装置，用来存储内部地址中不能访问的、即缺陷位的地址。该装置可采用熔丝，也可用ROM。地址存储装置11有l个，第i个(0≤i≤l)地址存储装置11中存储的缺陷位地址为Bi。
地址缓冲器23内存储的地址Am被送到缺陷地址检测电路25，第i个缺陷地址检测电路25有两个输出。一个是RON，输入到外部地址无效电路26，另一个是RONi，输入到第i个代替地址输出装置28。第i个缺陷地址检测电路25用于检查第i个地址存储装置11中存储的地址Bi与地址缓冲器23内存储的地址是否一致。如一致时，通过输出线将外部地址无效电路26启动，使外部地址无效，与此同时，将代替地址输出到第i个代替地址输出装置28。第i个代替地址输出装置28利用第i个缺陷地址检测电路25的信号，将第i个代替地址存储装置27内存储的地址作为内部地址Dm输出。这样译码器18根据变换后的内部地址访问译码后的存储单元阵列19内的存储元件。
图11是与第i个缺陷地址存储装置11和第i个缺陷地址检测电路25的一个实施例有关的电路图。图12是与第i个代替地址存储装置27和第i个代替地址输出装置28的一个实施例有关的电路图。图13是与外部地址无效电路26的一个实施例有关的电路图。在本例中，从外部输入的地址按14位(a0～a13)考虑，但无论任何位数都能适用本实施例。
图11中的F0、F0′～F13、F13′为熔丝，也就是缺陷地址存储装置11。通过用激光烧断熔丝来存储地址。例如，若第(i+1)位(0≤i≤13)的地址为″1″，则Fi烧断，如为″0″，则Fi′烧断。
Q0、Q0′～Q13、Q13′为nMOS(n型金属—氧化物—半导体)晶体管，在其栅极上按顺序输入外部地址(a0～a13)及其互补信号(/a0～/a13)。熔丝F0～F13′连接在源极上，其另一端接地。Q0～Q13′的漏极侧连接于公用端子/RONi。/RONi利用PR1通过pMOS(p型金属—氧化物—半导体)晶体管Q14预充电至Vcc。/RONi利用预充电后经过某一定时间后的信号PR2通过nMOS晶体管Q15连接在nMOS晶体管Q16的栅极上。Q16的漏极侧连接于RON，而源极侧接地。RON利用PR1通过pMOS晶体管Q17预充电至Vcc。RONi通过反相器2自锁。
/RONi还利用PR2通过nMOS晶体管Q18与RONi连接。RONi利用PR1通过nMOS晶体管Q19预充电至Vcc。另外，RONi通过反相器2自锁。
动作按如下方式进行。首先，在输入地址之前利用PR1预充电，使/RONi为″H″(高电平)、RON为″H″、RONi为″L″(低电平)。所输入的地址如与缺陷地址存储装置11存储的地址一致，则/RONi变为″L″，如与缺陷地址存储装置11存储的地址不一致，则/RONi保持原来的″H″。然后，利用PR1使Q15和Q18导通。当/RONi为″L″时，RON保持原来的″H″、RONi保持原来的″L″。当/RONi为″H″时，RON变为″L″、RONi变为″H″。
F50～F63为熔丝，也就是代替地址存储装置27。通过用激光烧断熔丝来存储地址。例如，若第(i+1)位(0≤i≤13)的地址为″0″，则F(50+i)烧断，如为″1″，则不烧断。
熔丝F50～F63的一侧的端子接地，另一侧的端子连接在e0～e13端子上。e0～e13端子利用PR1通过pMOS晶体管Q30～Q43预充电至Vcc。因此只要切断了熔丝F(50+i)，ei的输出就变为″H″，则如上所述，变成输出代替地址。
e0～e13分别通过以RONi为栅极输入的nMOS晶体管Q50～Q63连接于内部地址d0～d13。而a0～a13分别通过以RON为栅极输入的nMOS晶体管Q70～Q83与内部地址d0～d13连接。
利用上述这些电路，当输入的地址与缺陷地址存储装置11存储的地址一致时，RON变为″L″、RONi变为″H″。这时，外部地址Am不输出，而输出代替地址Dm。如与缺陷地址存储装置11存储的地址不一致，则RON变为″H″、RONi变为″L″。这时，输出外部地址Am，而代替地址Dm不输出。
按照如上方法，预先存储缺陷位地址Bi和取代它的地址Ei，当Bi被访问(Am＝Bi(0≤i≤l))时，使其访问Ei(Dm＝Ei)，而除此之外(Am≠Bi(0≤i≤l))时，将外部地址Am作为内部地址Dm(Dm＝Am)。关于译码器，与现有技术相比，地址位数增加1位变得复杂一些。
另外，本发明不限定于上述的实施例。在实施例中，缺陷位地址存储、地址移位是对X地址进行的，但对Y地址也可以进行同样的缺陷位地址存储、地址移位。可根据缺陷位偏向X地址侧或偏向Y地址侧来选择X或Y。如果预先不知道缺陷位的偏向时，也可备有对X、Y两个方向的缺陷位地址存储、地址移位功能，根据实际测试结果选择X或Y。
存储单元也并不限定于DRAM，可以使用其他类型，例如SRAM、EPROM、EEPROM等。此外，在不超出本发明的技术范围的情况下，可进行各种变形。
如上所述，如果采用本发明，则通过设置存储缺陷位存储单元的X地址的装置以及根据输入的缺陷位地址Xe产生内部地址Xe+m的装置，可以实现这样一种半导体存储装置，它能够进行冗余存储单元测试、进而能利用冗余存储器补救不一定是邻近存储矩阵的缺陷位、因此能进行可靠的补救而不会将缺陷位更换成有缺陷的冗余存储器，而且使补救效率得以提高。
Claims (15)
1.一种半导体存储装置，包括：
一个存储单元阵列，它包括按XY方向配置成阵列形式的存储单元；
其特征在于，还包括：
一个用于存储在由所述存储单元阵列中每一个均由一个X地址和一个Y地址定义的存储单元中的缺陷位存储单元的至少X地址的装置；以及
地址装置，用于当从外部输入与所述缺陷位的地址相对应的一个X地址Xe时，产生一个地址Xe+m(m为正的或负的整数)，作为一个内部地址，并且当大于Xe的X地址Xl被从外部输入时，产生一个地址Xl+m(m为正的或负的整数)，作为一个内部地址。
2.一种半导体存储装置，包括：
一个存储单元阵列，它包括按XY方向配置成阵列形式的存储单元；
其特征在于，还包括：
一个用于存储在由所述存储单元阵列中由X地址和Y地址定义的存储单元中的缺陷位存储单元的至少X地址的装置；以及
地址装置，用于当从外部输入与所述缺陷位的地址相对应的X地址Xe时产生一个地址Xe+m(m为正或负整数)，用作内部地址；
其中，所述地址装置包括用于产生地址Xl的装置，该装置在上述存储单元阵列中存在多个缺陷位、且所述X地址为自低位起的Xej(j＝1、2…)的情况下，当作为外部地址输入从X0到Xe1-1的地址Xl时产生与内部地址相同的地址Xl作为内部地址、而当作为内部地址输入从Xej-(j-1)到Xe(j+1)-(j+1)的地址时产生外部地址加“j”后的地址Xl+j作为内部地址。
3.一种半导体存储装置，包括一个具有按XY方向配置成阵列形式的存储单元的存储单元阵列，
其特征在于：它还包括用于存储缺陷位存储单元的X地址和Y地址的存储装置；
根据缺陷位的分布偏向情况选择应进行地址移位动作的地址X、Y中的任意一个的装置；
以及当从外部输入与缺陷位地址相对应的上述选择出的X地址Xe或Y地址Ye时产生作为内部地址的地址Xe+m或Ye+m(m为正或负的整数)的装置。
4.一种半导体存储装置，包括：
一个存储器单元阵列，该阵列具有至少在X方向配置成阵列形式的存储单元；
其特征在于，还包括一个在将从外部输入的X地址变换为内部X地址时用于任意规定不能被访问的内部X地址的地址变换电路；
用于存储多个缺陷地址的装置；
用于将所述多个缺陷地址和从所述外部输入的X地址比较的装置；以及
用于输出一定数量的等于或小于从所述外部输入的X地址的缺陷地址的装置。
5.根据权利要求4所述的半导体存储装置，其特征在于，所述地址变换电路包括将等于或小于从所述外部输入的地址的该一定数量的缺陷地址加到外部地址上，以产生该内部地址的装置。
6.根据权利要求4所述的半导体存储装置，其特征在于，用于输出缺陷地址的所述装置具有用于存储一个位缺陷地址的装置，缺陷地址的数量等于或小于从所述外部缺陷地址输出的X地址。
7.一种半导体存储装置，包括：
一个存储单元阵列，该阵列具有至少在X方向配置成阵列形式的存储单元；
其特征在于，它还包括：
在将从外部输入的X地址变换为内部X地址时，用于任意规定不能被访问的内部X地址的地址变换电路；其中
所述地址变换电路包括用于在将从外部输入的X地址变换到内部X地址的过程中，当输入与该任意定义的地址相对应的外部地址时产生预先存储的内部X地址的装置。
8.根据权利要求7所述的半导体存储装置，其特征在于，进一步包括：
用于存储缺陷地址的装置；
用于将外部地址与所述缺陷地址相比较的装置；以及
用于当所述外部地址与所述缺陷地址一致时输出一个预先给定的内部地址到一个内部地址总线的装置。
9.根据权利要求8所述的半导体存储装置，其特征在于，所述缺陷地址存储装置包括以电气方法或激光束切断的熔丝。
10.一种半导体存储装置，包括：
一个存储单元阵列，该阵列具有至少在X方向配置成阵列形式的存储单元；
在将从外部输入的X地址变换为内部X地址时，用于任意规定不能被访问的内部X地址的地址变换电路；以及
一个内部地址总线，用于改变外部地址或其检测和放大的地址和一个内部产生的将要被传送的地址。
11.根据权利要求10所述的半导体存储装置，其特征在于，所述内部地址总线的逻辑总线宽度比所述外部地址宽。
12.根据权利要求10所述的半导体存储装置，其特征在于，还包括：
一个可编程电路，用于定义所述不能访问的内部X地址。
13.根据权利要求10所述的半导体存储装置，其特征在于，还包括：
一个用于根据一个外部信号禁止所述地址变换的电路。
14.根据权利要求11所述的半导体存储装置，其特征在于，还包括：
一个用于定义所述不能被访问的内部X地址的可编程电路。
15.根据权利要求11所述的半导体存储装置，其特征在于，还包括：
一个用于根据一个外部信号禁止所述地址变换的电路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30404094A JP3281203B2 (ja) | 1994-12-07 | 1994-12-07 | 半導体記憶装置 |
| JP304040/94 | 1994-12-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1132914A CN1132914A (zh) | 1996-10-09 |
| CN1088898C true CN1088898C (zh) | 2002-08-07 |
Family
ID=17928333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN95120239A Expired - Fee Related CN1088898C (zh) | 1994-12-07 | 1995-12-07 | 半导体存储装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5684746A (zh) |
| JP (1) | JP3281203B2 (zh) |
| KR (1) | KR0180064B1 (zh) |
| CN (1) | CN1088898C (zh) |
| DE (1) | DE19545743B4 (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100217910B1 (ko) * | 1995-08-17 | 1999-09-01 | 김영환 | 플래쉬 메모리셀의 리페어 회로 및 리페어 방법 |
| US5996096A (en) * | 1996-11-15 | 1999-11-30 | International Business Machines Corporation | Dynamic redundancy for random access memory assemblies |
| JPH10302497A (ja) * | 1997-04-28 | 1998-11-13 | Fujitsu Ltd | 不良アドレスの代替方法、半導体記憶装置、及び、半導体装置 |
| US5933378A (en) * | 1998-02-26 | 1999-08-03 | Micron Technology, Inc. | Integrated circuit having forced substrate test mode with improved substrate isolation |
| US6188618B1 (en) | 1998-04-23 | 2001-02-13 | Kabushiki Kaisha Toshiba | Semiconductor device with flexible redundancy system |
| JP3880210B2 (ja) * | 1998-08-04 | 2007-02-14 | エルピーダメモリ株式会社 | 半導体装置 |
| JP2000268598A (ja) | 1999-03-18 | 2000-09-29 | Toshiba Corp | 半導体メモリのリダンダンシイ回路 |
| JP2001143494A (ja) * | 1999-03-19 | 2001-05-25 | Toshiba Corp | 半導体記憶装置 |
| US6278643B1 (en) * | 2000-08-22 | 2001-08-21 | Micron Technology, Inc. | Column redundancy for prefetch |
| US11037613B2 (en) * | 2019-07-17 | 2021-06-15 | Micron Technology, Inc. | Implementations to store fuse data in memory devices |
| KR102245915B1 (ko) | 2020-09-24 | 2021-04-29 | 윤혜영 | 블록체인 기반 저작콘텐츠 모니터링 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5267205A (en) * | 1989-12-25 | 1993-11-30 | Nec Corporation | Semiconductor memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2600018B2 (ja) * | 1990-09-29 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置 |
-
1994
- 1994-12-07 JP JP30404094A patent/JP3281203B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-05 US US08/567,688 patent/US5684746A/en not_active Expired - Lifetime
- 1995-12-05 KR KR1019950046692A patent/KR0180064B1/ko not_active IP Right Cessation
- 1995-12-07 CN CN95120239A patent/CN1088898C/zh not_active Expired - Fee Related
- 1995-12-07 DE DE19545743A patent/DE19545743B4/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5267205A (en) * | 1989-12-25 | 1993-11-30 | Nec Corporation | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3281203B2 (ja) | 2002-05-13 |
| DE19545743B4 (de) | 2007-11-29 |
| KR0180064B1 (ko) | 1999-03-20 |
| DE19545743A1 (de) | 1996-06-13 |
| CN1132914A (zh) | 1996-10-09 |
| KR960026782A (ko) | 1996-07-22 |
| JPH08162538A (ja) | 1996-06-21 |
| US5684746A (en) | 1997-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1037721C (zh) | 修复半导体存储器器件中缺陷的方法和电路 | |
| CN1112706C (zh) | 能映射坏块的半导体存储器 | |
| CN1242412C (zh) | 半导体存储器 | |
| CN1088898C (zh) | 半导体存储装置 | |
| CN101123123B (zh) | 能够改变纠错码码长的半导体存储装置 | |
| JPH11312396A (ja) | マルチビット半導体メモリ装置及びその装置の誤り訂正方法 | |
| US6845024B1 (en) | Result compare circuit and method for content addressable memory (CAM) device | |
| EP0162936B1 (en) | Single error correction circuit for system memory | |
| US4631725A (en) | Error correcting and detecting system | |
| CN1725381A (zh) | 用于在低电源电压下工作的闪存器件的读出电路 | |
| CN1677567A (zh) | 用于高速工作的内容可寻址存储器单元 | |
| US4780875A (en) | Semiconductor memory with reduced size ECC circuit | |
| CN1838327A (zh) | 半导体存储器件和半导体存储器件测试方法 | |
| EP4134825A2 (en) | Memory device and operating method thereof | |
| US20100228947A1 (en) | Address generator | |
| CN1162866C (zh) | 半导体存储器 | |
| KR100379556B1 (ko) | 반도체 메모리의 컬럼 리페어 장치 | |
| CN110729017B (zh) | 存储器装置以及电子装置 | |
| US20220027131A1 (en) | Processing-in-memory (pim) devices | |
| CN1195866A (zh) | 半导体存储器件 | |
| US11687402B2 (en) | Data transmission circuit and memory | |
| WO2022151724A1 (zh) | 纠错系统 | |
| JPS6120300A (ja) | 欠陥救済回路を有する半導体メモリ | |
| CN1173367C (zh) | 半导体存储器 | |
| US5907866A (en) | Block address translation circuit using two-bit to four-bit encoder |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20020807 Termination date: 20121207 |