CN108877726A - 显示驱动电路及其控制方法、显示装置 - Google Patents

Abstract

本公开实施例提供一种显示驱动电路及其控制方法、显示装置，用于减小上拉节点电压不稳的问题。上述显示驱动电路包括：时序控制器、电源管理集成子电路以及栅极驱动子电路。时序控制器分别向电源管理集成子电路和栅极驱动子电路提供时序信号。电源管理集成子电路在时序控制器输出的时序信号的控制下，分别向栅极驱动子电路中一级移位寄存器的时钟信号端和第一控制信号端提供信号。其中，时钟信号端接收到的有效信号的电压幅值与第一控制信号端接收到的有效信号的电压幅值不同。

Description

显示驱动电路及其控制方法、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种显示驱动电路及其控制方法、显示装置。

背景技术

TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)的显示区域设置有横纵交叉的栅线和数据线，非显示区域设置有用于向栅线提供栅极扫描信号的栅极驱动电路。该栅极驱动电路的每一级移位寄存器中设置有用于控制驱动晶体管导通或截止的上拉节点。当上拉节点的电压不稳定，例如充电不足或者降噪不充分时，会出现显示异常。

发明内容

本发明的实施例提供一种显示驱动电路及其控制方法、显示装置，用于减小上拉节点电压不稳定的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本公开的第一方面，提供一种显示驱动电路，包括：时序控制器、电源管理集成子电路以及栅极驱动子电路；所述时序控制器与所述电源管理集成子电路以及所述栅极驱动子电路相连接，所述时序控制器用于分别向所述电源管理集成子电路和所述栅极驱动子电路提供时序信号；所述栅极驱动子电路包括多个级联的移位寄存器，每一级所述移位寄存器包括第一输出子电路、第一下拉控制子电路、第一下拉子电路；所述第一输出子电路与时钟信号端、第一信号输出端以及上拉节点相连接，所述第一输出子电路用于在所述上拉节点的控制下，将所述时钟信号端的信号传输至所述第一信号输出端；所述第一下拉控制子电路与第一控制信号端、所述上拉节点、所述第一下拉节点以及下拉电压端相连接，所述第一下拉控制子电路用于在所述上拉节点的控制下，将所述第一下拉节点的电压下拉至所述下拉电压端；或者，在所述第一控制信号端的控制下，将所述第一控制信号端的电压传输至所述第一下拉节点；所述第一下拉子电路与所述第一下拉节点、所述上拉节点、所述第一信号输出端以及所述下拉电压端相连接；所述第一下拉子电路用于在所述第一下拉节点的控制下，将所述上拉节点和所述第一信号输出端的电压下拉至所述下拉电压端；所述电源管理集成子电路还与所述时钟信号端、所述第一控制信号端相连接，所述电源管理集成子电路用于在所述时序控制器输出的时序信号的控制下，分别向所述时钟信号端和所述第一控制信号端提供信号；其中，所述时钟信号端接收到的有效信号的电压幅值与所述第一控制信号端接收到的有效信号的电压幅值不同。

对于高刷新率且低温环境下进行显示的显示装置而言，即使上拉节点的充电时间有所减小，但是通过对上拉节点充电阶段电荷积累量的提升，以减小上拉节点充电不足的几率，从而减小显示不良。或者，对于常温环境下进行显示的显示装置而言，由于维持第一下拉节点处于工作状态的电压，即向第一下拉节点进行充电的电压较大，因此即使由于部分晶体管的漏电流较大或者TFT特性不稳定，导致第一下拉节点的电压有所下降，该第一下拉节点仍然能够控制第一下拉子电路对上拉节点进行稳定的降噪，避免上拉节点出现降噪不充分。

在本公开的一些实施例中，所述电源管理集成子电路包括电源、第一电平转换器；所述电源与所述第一电平转换器相连接，所述电源用于根据输入电压向所述第一电平转换器提供第一有效电压和第二电压；所述第一电平转换器还与所述时序控制器和所述时钟信号端相连接，所述第一电平转换器用于根据所述时序控制器输出的初始时钟信号，以及所述第一有效电压和第二电压，向所述时钟信号端提供时钟信号；其中，所述时钟信号的频率、周期与所述初始时钟信号相同，所述时钟信号中有效信号的电压幅值与所述第一有效电压的幅值相同，非有效信号的电压幅值与所述第二电压的幅值相同。

在本公开的一些实施例中，所述电源管理集成子电路还包括电压转换子电路；所述电压转换子电路与所述电源、所述第一控制信号端相连接，所述电压转换子电路用于将所述电源输出的第一有效电压转换为第二有效电压，并将所述第二有效电压输出至所述第一控制信号端；其中，所述第一有效电压的幅值与所述第二有效电压的幅值不同。

在本公开的一些实施例中，所述电压转换子电路为低压差线性稳压器，所述第一有效电压的幅值大于所述第二有效电压的幅值；或者，所述电压转换子电路为升压子电路，所述第一有效电压的幅值小于所述第二有效电压的幅值。

在本公开的一些实施例中，所述移位寄存器还包括第二下拉子电路；所述第二下拉子电路与第二控制信号端、所述上拉节点、所述第二下拉节点以及下拉电压端相连接，所述第二下拉控制子电路用于在所述上拉节点的控制下，将所述第二下拉节点的电压下拉至所述下拉电压端；或者，在所述第二控制信号端的控制下，将所述第二控制信号端的电压传输至所述第二下拉节点；其中，所述第一控制信号端输出的信号与所述第二控制信号端输出的信号频率、周期、正向和负向峰值相同，相位相差180°；在所述电源管理集成子电路包括电源、电压转换子电路的情况下，所述电源管理集成子电路还包括第二电平转换器；所述第二电平转换器与所述电源、所述电压转换子电路、所述时序控制器、所述第一控制信号端和所述第二控制信号端相连接，所述第二电平转换器用于根据所述时序控制器输出的第一初始控制信号、第二初始控制信号、所述电源提供的第二电压以及所述电压转换子电路提供的第二有效电压，分别向所述第一控制信号端提供第一控制信号，第二控制信号端提供第二控制信号；其中，所述第一控制信号的频率、周期与所述第一初始控制信号相同，所述第一控制信号中有效信号的电压幅值与所述第二有效电压的幅值相同，非有效信号的电压幅值与所述第二电压的幅值相同；所述第二控制信号的频率、周期与所述第二初始控制信号相同，所述第二控制信号中有效信号的电压幅值与所述第二有效电压的幅值相同，非有效信号的电压幅值与所述第二电压的幅值相同。

在本公开的一些实施例中，所述移位寄存器还包括上拉控制子电路，所述上拉控制子电路与信号输入端和上拉节点相连接；所述上拉控制子电路用于在所述信号输入端的控制下，将所述信号输入端的电压传输至所述上拉节点；所述第一电平转换器还与第一级所述移位寄存器的信号输入端相连接，所述第一电平转换器用于根据所述时序控制器输出的初始起始信号，以及所述第一有效电压和第二电压，向所述第一级所述移位寄存器的信号输入端提供起始信号；其中，所述起始信号的频率、周期与所述初始起始信号相同，所述起始信号中有效信号的电压幅值与所述第一有效电压的幅值相同，非有效信号的电压幅值与所述第二电压的幅值相同。

在本公开的一些实施例中，所述移位寄存器还包括总复位子电路，所述总复位子电路与总复位信号端、所述下拉电压端和上拉节点相连接；所述总复位子电路用于在所述总复位信号端的控制下，将所述上拉节点的电压下拉至所述下拉电压端；所述第一电平转换器还与每个所述移位寄存器的总复位信号端相连接，所述第一电平转换器用于根据所述时序控制器输出的初始总复位信号，以及所述第一有效电压和第二电压，向每个所述移位寄存器的总复位信号端提供总复位信号；其中，所述总复位信号的频率、周期与所述初始总复位信号相同，所述总复位信号中有效信号的电压幅值与所述第一有效电压的幅值相同，非有效信号的电压幅值与所述第二电压的幅值相同。

在本公开的一些实施例中，所述移位寄存器还包括第二输出子电路；所述第二输出子电路与所述时钟信号端、第二信号输出端以及上拉节点相连接，所述第一输出子电路用于在所述上拉节点的控制下，将所述时钟信号端的信号传输至所述第二信号输出端。

本公开的第二方面，提供一种显示装置，包括如上所述任意一种显示驱动电路。该显示装置具有与前述实施例提供的显示驱动电路相同的技术效果，此处不再赘述。

本公开的第三方面，提供一种如上所述的任意一种显示驱动电路的控制方法，所述方法包括：时序控制器分别向电源管理集成子电路和栅极驱动子电路提供时序信号；电源管理集成子电路在所述时序控制器输出的时序信号的控制下，分别向所述时钟信号端和所述第一控制信号端提供信号；其中，所述时钟信号端接收到的有效信号的电压幅值与所述第一控制信号端接收到的有效信号的电压幅值不同；所述栅极驱动子电路中每一级所述移位寄存器的第一输出子电路在上拉节点的控制下，将时钟信号端的信号传输至第一信号输出端；每一级所述移位寄存器的第一下拉控制子电路在所述上拉节点的控制下，将第一下拉节点的电压下拉至下拉电压端；或者，在第一控制信号端的控制下，将所述第一控制信号端的电压传输至所述第一下拉节点；每一级所述移位寄存器的第一下拉子电路在所述第一下拉节点的控制下，将所述上拉节点和第一信号输出端的电压下拉至下拉电压端。上述显示驱动电路的控制方法具有与前述实施例提供的显示驱动电路相同的技术效果，此处不再赘述。

附图说明

为了更清楚地说明本发明实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开的一些实施例，提供的一种显示驱动电路的结构示意图；

图2为图1中栅极驱动子电路的一种结构示意图；

图3为图2中部分电压端输出的信号时序图；

图4a为本公开的一些实施例，提供的一种上拉节点的充电电流和放电电流的波形图；

图4b为本公开的一些实施例，提供的另一种上拉节点的充电电流和放电电流的波形图；

图5a为图4a对应的上拉节点的电荷积累示意图；

图5b为图4b对应的上拉节点的电荷积累示意图；

图6为本公开的一些实施例，提供的一种显示驱动电路的部分结构示意图；

图7为图6中clk与CLK_G的波形图；

图8为图1中栅极驱动子电路的另一种结构示意图；

图9为图1所示的栅极驱动子电路中多个移位寄存器的级联结构示意图；

图10为本公开的一些实施例，提供的另一种显示驱动电路的部分结构示意图；

图11为图1中栅极驱动子电路的另一种结构示意图；

图12为图11中电压端VDDo与电压端VDDe输出信号的波形图；

图13为本公开的一些实施例，提供的另一种显示驱动电路的部分结构示意图；

图14为本公开的一些实施例，提供的一种显示驱动电路的控制方法流程图。

附图标记：

10-时序控制器；20-电源管理集成子电路；201-电源；202-第一电平转换器；212-第二电平转换器；203-电压转换子电路；30-栅极驱动子电路；301-第一输出子电路；311-第二输出子电路；302-第一下拉控制子电路；312-第二下拉控制子电路；303-第一下拉子电路；304-上拉控制子电路；305-总复位子电路。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本公开的一些实施例提供一种显示驱动电路，如图1所示，包括：时序控制器(Timing Controlling，TCON)10、电源管理集成(Power Management IC，PMIC)子电路20以及栅极驱动子电路30。

该时序控制器10与电源管理集成子电路20以及栅极驱动子电路30相连接。时序控制器10用于分别向电源管理集成子电路20和栅极驱动子电路30提供时序信号。

此外，栅极驱动子电路30包括多个级联的，如图2所示的移位寄存器RS。每一级移位寄存器RS与一行栅线相连接，各级移位寄存器RS逐行输出栅极驱动信号，从而实现对各条栅线的逐行扫描。

每一级移位寄存器RS包括第一输出子电路301、第一下拉控制子电路302、第一下拉子电路303。

第一输出子电路301与时钟信号端CLK_G、第一信号输出端OUTPUT以及上拉节点PU相连接。该第一输出子电路301用于在上拉节点PU的控制下，将时钟信号端CLK_G的信号传输至第一信号输出端OUTPUT。示例性的，上拉节点PU控制第一输出子电路301中的驱动晶体管M3导通，时钟信号端CLK_G的信号通过该驱动晶体管M3传输至第一信号输出端OUTPUT。

第一下拉控制子电路302与第一控制信号端VDDo、上拉节点PU、第一下拉节点PDo以及下拉电压端Vdp(例如，输出低电平，-8V)相连接。该第一下拉控制子电路302用于在上拉节点PU的控制下，将第一下拉节点PDo的电压下拉至下拉电压端Vdp。或者，第一下拉控制子电路302用于在第一控制信号端VDDo的控制下，将第一控制信号端VDDo的电压传输至第一下拉节点PDo。

示例性的，上拉节点PU的控制第一下拉控制子电路302中的晶体管M8o导通，从而通过晶体管M8o将晶体管M5o的栅极电压下拉为下拉电压端Vdp的低电平，此外，上拉节点PU控制晶体管M6o导通，通过晶体管M6o将第一下拉节点PDo的电压下拉至下拉电压端Vdp的低电平。或者，上拉节点PU被复位后，第一控制信号端VDDo输出的有效信号(例如高电平)会通过导通的晶体管M9o和晶体管M5o向第一下拉节点PDo进行充电。

第一下拉子电路303与第一下拉节点PDo、上拉节点PU、第一信号输出端OUTPUT以及下拉电压端Vdp相连接。该第一下拉子电路303用于在第一下拉节点PDo的控制下，将上拉节点PU和第一信号输出端OUTPUT的电压下拉至下拉电压端Vdp。

示例性的，第一下拉节点PDo控制晶体管M10o和晶体管M11o导通，分别将上拉节点PU的电压和第一信号输出端OUTPUT的电压下拉至下拉电压端Vdp。

在一图像帧内，每一级移位寄存器RS具有如图3所示的充电阶段P1、输出阶段P2以及复位阶段P3。

在充电阶段P1，移位寄存器RS中的上拉节点PU被充电。

在输出阶段P2，在第一输出子电路301中电容C的自举作用下，上拉节点PU的电位进一步拉高，从而使得第一输出子电路301中的驱动晶体管M3处于稳定的导通状态。此时，第一输出子电路301开启，以将时钟信号端CLK_G输出的有效信号作为栅极扫描信号提供至与第一信号输出端OUTPUT的栅线，从而将该栅线选通。

此外，在输出阶段P2，该第一下拉控制子电路302在上拉节点PU的控制下，将第一下拉节点PDo的电压下拉至下拉电压端Vdp，从而避免第一下拉节点PDo开启第一下拉子电路303。

需要说明的是，本公开实施例中的一电压端或信号端输出的有效信号是指，该电压端或信号端输出的信号中能够将接收该信号的TFT导通的那部分信号。例如，上述时钟信号端CLK_G输出的信号为方波信号，当栅线所连接的TFT为N型TFT时，该时钟信号端CLK_G输出的信号中高电平部分为有效信号，而低电平部分为非有效信号。同理，当栅线所连接的TFT为P型TFT时，该时钟信号端CLK_G输出的信号中低电平部分为有效信号，而高电平部分为非有效信号。以下为了方便说明，均是以电压端或信号端输出的有效信号是高电平为例进行的说明。

此外，在复位阶段P3，第一下拉控制子电路302在第一控制信号端VDDo的控制下，将第一控制信号端VDDo的电压传输至第一下拉节点PDo。

该第一下拉子电路303在第一下拉节点PDo的控制下，将上拉节点PU和第一信号输出端OUTPUT的电压下拉至下拉电压端Vdp，对上拉节点PU和第一信号输出端OUTPUT上的电压进行放电。

在此基础上，本公开的一些实施例提供的电源管理集成子电路20还与上述栅极驱动子电路30相连接。

示例性的，上述电源管理集成子电路20还与如图2所示的时钟信号端CLK_G、第一控制信号端VDDo相连接。该电源管理集成子电路20用于在时序控制器10输出的时序信号的控制下，分别向时钟信号端CLK_G和第一控制信号端VDDo提供信号。

其中，时钟信号端CLK_G接收到的有效信号(VGH1)的电压幅值与第一控制信号端VDDo接收到的有效信号(VGH2)的电压幅值不同。

例如，对于高刷新率(例如120HZ以上)，且在低温环境下(例如-20℃)下进行显示的LCD而言，电源管理集成子电路20向钟信号端CLK_G提供的有效信号(VGH1)的电压幅值，大于电源管理集成子电路20向第一控制信号端VDDo提供的有效信号(VGH2)的电压幅值，即VGH1＞VGH2。

基于此，在上述复位阶段P3，第一下拉控制子电路302开启后，将第一控制信号端VDDo的电压传输至第一下拉节点PDo，由于第一控制信号端VDDo向第一下拉节点PDo提供的有效信号(VGH2)的电压幅值较小，使得第一下拉节点PDo的电压较小。在此情况下，当第一下拉子电路303开启后，上拉节点PU通过第一下拉子电路303中的晶体管M10o的放电电流也会减小，从而在下一图像帧的充电阶段P1，对在上拉节点PU进行充电时，使得该上拉节点PU积累的电荷量有所增加。

因此，对于高刷新率(例如144HZ)且低温环境下进行显示的显示装置而言，即使上拉节点PU的充电时间有所减小，但是通过对上拉节点PU充电阶段电荷积累量的提升，以减小上拉节点PU充电不足的几率，从而减小显示不良。

示例的，当第一控制信号端VDDo输出的有效信号的幅值为36V时，上拉节点PU的充电电流Ic和放电电流If的波形如图4a所示，可以看出上拉节点PU的放电电流的最大值可以达到60μA以上。

在此情况下，如图5a所示，上拉节点PU预充电净电流(充电电流减去放电电流)与时间的积分面积，即该上拉节点PU的累计电荷Q＝333PC。

当电源管理集成子电路20向第一控制信号端VDDo提供的有效信号的幅值减小后，例如为26V时，上拉节点PU的充电电流Ic和放电电流If的波形如图4b所示，可以看出上拉节点PU的放电电流的最大值在60μA以下，有所减小。

在此情况下，如图5b所示，上拉节点PU预充电净电流(充电电流减去放电电流)与时间的积分面积，即该上拉节点PU的累计电荷Q＝402PC。

由上述可知，当第一下拉节点PDo的电压较小后，上拉节点PU的累计电荷增加，有利于减小高刷新率显示装置中，上拉节点PU充电不足的几率。

或者，又例如，对于常温环境下进行显示的LCD而言，电源管理集成子电路20向钟信号端CLK_G提供的有效信号(VGH1)的电压幅值，小于电源管理集成子电路20向第一控制信号端VDDo提供的有效信号(VGH2)的电压幅值，即VGH1＜VGH2。

基于此，在上述复位阶段P3，通过将第一下拉控制子电路302中的晶体管M5o和晶体管M6o导通，第一控制信号端VDDo输出的有效信号的电压为VGH2，相对于VGH1而言，第一下拉节点PDo的电压有所增大。此时，即使第一下拉控制子电路302中晶体管M5o的TFT特性发生偏移，或者晶体管M6o的漏电流加大，而导致第一下拉节点PDo的电压有所下降，但是由于第一下拉节点PDo的充电电压(VGH2)原本就比较大，因此在复位阶段P3，能够保证第一下拉节点PDo具有足够的能力保持第一下拉子电路303中的晶体管M10o和晶体管M11o处于稳定的导通状态，从而能够稳定的分别对上拉节点PU和第一信号输出端OUTPUT进行降噪，减小了上拉节点PU和第一信号输出端OUTPUT出现降噪不充分的几率。

以下对上述电源管理集成子电路20的结构进行详细的说明。

在本公开的一些实施例中，为了使得电源管理集成子电路20能够在时序控制器10输出的时序信号的控制下，向如图2所示的时钟信号端CLK_G提供信号，如图6所示，在本公开的一些实施例中，上述电源管理集成子电路20包括电源(power)201、第一电平转换(level shift)器202。

上述电源201与第一电平转换器202相连接，该电源201用于根据输入电压VIN向第一电平转换器202提供第一有效电压VGH1(24V～36V)和第二电压VGL。

第一电平转换器202还与时序控制器10和图2所示的时钟信号端CLK_G相连接。该第一电平转换器202用于根据时序控制器10输出的初始时钟信号clk，以及第一有效电压和VGH1(例如36V)第二电压VGL(例如-8V)，向时钟信号端CLK_G提供时钟信号。

其中，如图7所示，向上述时钟信号端CLK_G时钟信号的频率、周期与初始时钟信号clk(高电平3V，低电平为0V)相同，该时钟信号中有效信号(即高电平)的电压幅值与第一有效电压VGH1的幅值相同，非有效信号(即低电平)的电压幅值与第二电压VGL的幅值相同。

此外，如图8所示，上述移位寄存器RS还包括第二输出子电路311。该第二输出子电路311与时钟信号端CLK_G，从而也能够通过时钟信号端CLK_G接收到上述第一电平转换器202输出的，有效信号的电压为第一有效电压VGH1的时钟信号。

此外，该第二输出子电路311还与第二信号输出端OC以及上拉节点PU相连接。该第一输出子电路311用于在上拉节点PU的控制下，将时钟信号端CLK_G的信号传输至第二信号输出端OC。

示例性的，在上述输出阶段P2，上拉节点PU的控制第二输出子电路311中的晶体管M15导通，从而将时钟信号端CLK_G的信号通过该晶体管M15传输至第二信号输出端OC。

在此情况下，在如图3所示的第二阶段，移位寄存器RS的第一信号输出端OUTPUT与第二信号输出端OC均输出有效信号。其中，第一信号输出端OUTPUT可以与该移位寄存器RS控制的一行栅线相连接，从而将上述有效信号作为栅极扫描信号输出至该栅线，对该栅线所连接的一行亚像素进行选通。此外，第二信号输出端OC可以用于实现多级移位寄存器RS的级联。这样一来，移位寄存器RS输出的栅极驱动信号与级联的信号相互独立，从而能够提高级联的移位寄存器RS收到信号的准确性。

以下对多级移位寄存器RS的级联方式进行说明。例如，当时序控制器提供的初始时钟信号clk包括clk1和clk2时，经过图6所示的第一电平转换器202，可以分别生成时钟信号CLK1，CLK2。该时钟信号CLK，CLK2如图9所示，用于分别提供至奇数行和偶数行的移位寄存器RS的时钟信号端CLK_G。

在此情况下，多级移位寄存器RS的级联方式可以为，除了第一级移位寄存器RS1以外，上一级移位寄存器RS的第二信号输出端OC与下一级移位寄存器RS的信号输入端INPUT相连接；下一级移位寄存器的第二信号输出端OC与上一级移位寄存器RS的复位信号端RST相连接。

或者，当时序控制器提供的初始时钟信号clk包括clk1至clk6时，经过图6所示的第一电平转换器202，可以分别生成时钟信号CLK1至CLK6。该时钟信号CLK1至CLK6，用于分别提供至依次排列的6级移位寄存器RS的时钟信号端CLK_G。在此情况下，第n级移位寄存器RSn的第二信号输出端OC与第n+3级移位寄存器RS(n+3)的信号输入端INPUT相连接；第n级移位寄存器RSn的第二信号输出端OC与第n-4级移位寄存器RS(n+3)的信号输入端INPUT相连接，n≥5，n为正整数。

本发明对多级移位寄存器RS的级联方式不做限定，其他级联方式在此不再一一赘述。

此外，基于图2或图8所示的结构，为了使得电源管理集成子电路20能够在时序控制器10输出的时序信号的控制下，向如图2所示的第一控制信号端VDDo提供信号，该电源管理集成子电路20还包括如图10所示，电压转换子电路203。

该电压转换子电路203与电源201、如图2或图8所示的第一控制信号端VDDo相连接。该电压转换子电路203用于将电源201输出的第一有效电压VGH1转换为第二有效电压VGH2(VGH1与VGH2的幅值不同)，并将第二有效电压VGH2输出至第一控制信号端VDDo。

在本公开的一些实施例中，上述电压转换子电路203可以为低压差线性稳压(lowdropout regulator，LDO)器。

在此情况下，第一有效电压VGH1(例如36V)的幅值大于第二有效电压VGH2(例如26V)的幅值。这样一来，可以使得第一控制信号端VDDo向第一下拉节点PDo提供的有效信号的电压幅值，小于时钟信号端CLK_G接收到的有效信号的电压的幅值，达到减小第一下拉节点PDo电压，以降低上拉节点PU放电电流的目的。

或者，在本公开的另一些实施例中，上述电压转换子电路203可以为升压(Boost)子电路。

在此情况下，第一有效电压VGH1(例如36V)的幅值小于第二有效电压VGH2(例如46V)的幅值。这样一来，可以使得第一控制信号端VDDo向第一下拉节点PDo提供的有效信号的电压幅值，大于时钟信号端CLK_G接收到的有效信号的电压的幅值，达到避免由于晶体管的漏电流较大或TFT特性不稳定，使得第一下拉节点PDo电压下降，而导致上拉节点PU降噪不充分的问题。

此外，在移位寄存器RS中只包括一个下拉控制子电路，例如上述第一下拉控制子电路302的情况下，在上述复位阶段P3，该第一下拉控制子电路302需要一直向第一下拉节点PDo充电，使得第一下拉节点PDo能够一直控制晶体管M10o和晶体管M11o处于导通状态。在此情况下，第一控制信号端VDDo需要一直输出有效信号，即高电平的第二有效电压VGH2。

基于此，为了避免第一下拉控制子电路302长时间处于工作状态，该移位寄存器如图11所示，还包括第二下拉子电路312。

该第二下拉子电路312与第二控制信号端VDDe、上拉节点PU、第二下拉节点PDe以及下拉电压端VGL相连接。该第二下拉控制子电路312用于在上拉节点PU的控制下，将第二下拉节点PDe的电压下拉至下拉电压端VGL。或者，在第二控制信号端VDDe的控制下，将第二控制信号端VDDe的电压传输至所述第二下拉节点PDe。

示例性的，上拉节点PU的控制第二下拉控制子电路312中的晶体管M8e导通，从而通过晶体管M8e将晶体管M5e的栅极电压下拉为下拉电压端Vdp的低电平，此外，上拉节点PU控制晶体管M6e导通，通过晶体管M6e将第一下拉节点PDo的电压下拉至下拉电压端Vdp的低电平。或者，上拉节点PU被复位后，第二控制信号端VDDe输出的有效信号(例如高电平)会通过导通的晶体管M9e和晶体管M5e向第二下拉节点PDe进行充电。

在此情况下，在复位阶段P3，上述第二下拉节点PDe可以控制第二下拉子电路(包括：晶体管M10e和晶体管M11e)开启，从而分别将上拉节点PU和第一信号输出端OUTPUT的电压下拉至下拉电压端Vdp。

由上述可知，第一下拉控制子电路302能够控制第一下拉节点PDo的电压，第二下拉控制子电路312都能够控制第二下拉节点PDe的电压。因此，在上述复位阶段P3，可以使得第一下拉控制子电路302和第二下拉控制子电路312交替工作，从而使得第一下拉节点PDo和第二下拉节点PDe交替处于高电平。

为了达到上述目的，如图12所示，第一控制信号端VDDo输出的信号与第二控制信号端VDDe输出的信号频率、周期、正向和负向峰值相同，相位相差180°。这样一来，当第一控制信号端VDDo输出有效信号(例如第二有效电压VGH2)时，第一下拉控制子电路302处于工作状态，使得第一下拉节点PDo的电压为第二有效电压VGH2。当第二控制信号端VDDe输出有效信号(例如第二有效电压VGH2)时，第二下拉控制子电路312处于工作状态，使得第二下拉节点PDe的电压为第二有效电压VGH2。

基于图11所示的结构，为了使得电源管理集成子电路20能够在时序控制器10输出的时序信号的控制下，向如图11所示的第一控制信号端VDDo和第二控制信号端VDDe提供信号，该在电源管理集成子电路20在包括电源201、电压转换子电路203的情况下，如图13所示，还包括第二电平转换器212。

第二电平转换器212与电源、电压转换子电路203、时序控制器10，以及如图11所示的第一控制信号端VDDo和第二控制信号端VDDe相连接。

该第二电平转换器212用于根据时序控制器10输出的第一初始控制信号VDD1、第二初始控制信号VDD2、电源201提供的第二电压VGL以及电压转换子电路203提供的第二有效电压VGH2，分别向如图11所示的第一控制信号端VDDo提供第一控制信号，第二控制信号端VDDe提供第二控制信号。

其中，第一控制信号VDDo的频率、周期与第一初始控制信号VDD1相同，第一控制信号VDDo中有效信号(高电平)的电压幅值与第二有效电压VGH2的幅值相同，非有效信号(低电平)的电压幅值与第二电压VGL的幅值相同；

第二控制信号VDDe的频率、周期与第二初始控制信号VDD2相同，第二控制信号VDDe中有效信号(高电平)的电压幅值与第二有效电压的VGH2幅值相同，非有效信号(低电平)的电压幅值与第二电压VGL的幅值相同。

此外，在本公开的一些实施例中，移位寄存器还包括如图11所示，上拉控制子电路304。

该上拉控制子电路304与信号输入端INPUT和上拉节点PU相连接。上拉控制子电路304用于在信号输入端INPUT的控制下，将信号输入端INPUT的电压传输至上拉节点PU。示例性的，该上拉控制子电路304中的晶体管M1导通后，信号输入端INPUT的电压通过该晶体管M传输至上拉节点PU，以在充电阶段P1对该上拉节点PU进行充电。

在此情况下，如图13所示的第一电平转换器202还与如图11所示的第一级移位寄存器RS1的信号输入端INPUT相连接。该第一电平转换器202用于根据时序控制器10输出的初始起始信号stv1，以及电源201提供的第一有效电压VGH1和第二电压VGL，向该第一级移位寄存器RS1的信号输入端INPUT提供起始信号STV1_G。

其中，起始信号STV1_G的频率、周期与初始起始信号stv1相同，起始信号STV1_G中有效信号(高电平)的电压幅值与第一有效电压VGH1的幅值相同，非有效信号(低电平)的电压幅值与第二电压VGL的幅值相同。

此外，在本公开的一些实施例中，移位寄存器还包括如图11所示的总复位子电路305。该总复位子电路305与总复位信号端STV0_G、下拉电压端Vdp和上拉节点PU相连接。

该总复位子电路305用于在总复位信号端STV0_G的控制下，将上拉节点PU的电压下拉至下拉电压端Vdp。这样一来，在一图像帧结束后，可以通过各个上述总复位子电路305，对其各自所连接的移位寄存器的上拉节点PU进行复位。此外，还可以在下一图像帧开始前，通过各个上述总复位子电路305，对其各自所连接的移位寄存器的上拉节点PU再次进行复位，以达到对上拉节点PU良好的降噪效果。

基于此，第一电平转换器202还与每个移位寄存器RS的总复位信号端STV0_G相连接。如图13所示，第一电平转换器202用于根据时序控制器10输出的初始总复位信号stvo，以及第一有效电压VGH1和第二电压VGL，向每个移位寄存器RS的总复位信号端STV0_G提供总复位信号。

其中，总复位信号STV0_G的频率、周期与初始总复位信号stvo相同，该总复位信号STV0_G中有效信号(高电平)的电压幅值与第一有效电压VGH1的幅值相同，非有效信号(低电平)的电压幅值与第二电压VGL的幅值相同。

由上述可知，通过第一电平转换器202可以根据时序控制器10提供的时序信号(例如clk、stv1、stv0)以及电源201提供的第一有效电压VGH1和第二电压VGL分别向如图11所示的时钟信号端CLK_G、第一级移位寄存器RS1的信号输入端INPUT以及总复位信号STV0_G提供有效信号的幅值为VGH1的信号。

本公开的一些实施例提供一种显示装置，包括如上所述的任意一种显示驱动电路。该显示装置具有与前述实施例提供的显示驱动电路相同的技术效果，此处不再赘述。

需要说明的是，上述显示装置可以为液晶显示装置。该液晶显示装置可以为显示器、电脑、手机等具有显示功能的装置。

本公开的一些实施例提供一种如上所述的任意一种显示驱动电路的控制方法，如图14所示，该方法包括S101～S105。

S101、时序控制器10分别向电源管理集成子电路20和栅极驱动子电路30提供时序信号。

S102、电源管理集成子电路20在时序控制器10输出的时序信号的控制下，分别向移位寄存器的时钟信号端CLK_G和第一控制信号端VDDo提供信号。

其中，时钟信号端CLK_G接收到的有效信号(VGH1)的电压幅值与第一控制信号端VDDo接收到的有效信号(VGH2)的电压幅值不同。

S103、栅极驱动子电路30中每一级移位寄存器RS的第一输出子电路301在上拉节点PU的控制下，将时钟信号端CLK_G的信号传输至第一信号输出端OUTPUT。

S104、每一级移位寄存器RS的第一下拉控制子电路302在上拉节点PU的控制下，将第一下拉节点PDo的电压下拉至下拉电压端Vdp。或者，在第一控制信号端VDDo的控制下，将第一控制信号端VDDo的电压传输至第一下拉节点PDo。

S105、每一级移位寄存器RS的第一下拉子电路303在第一下拉节点PDo的控制下，将上拉节点PD和第一信号输出端OUTPUT的电压下拉至下拉电压端Vdp。

电源管理集成子电路20中各个部件的工作过程，以及移位寄存器中各个子电路的工作过程如上所述，在此不再赘述。此外，上述显示驱动电路的控制方法具有与前述实施例提供的显示驱动电路相同的技术效果，此处不再赘述。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种显示驱动电路，其特征在于，包括：时序控制器、电源管理集成子电路以及栅极驱动子电路；

所述时序控制器与所述电源管理集成子电路以及所述栅极驱动子电路相连接，所述时序控制器用于分别向所述电源管理集成子电路和所述栅极驱动子电路提供时序信号；

所述栅极驱动子电路包括多个级联的移位寄存器，每一级所述移位寄存器包括第一输出子电路、第一下拉控制子电路、第一下拉子电路；

所述第一输出子电路与时钟信号端、第一信号输出端以及上拉节点相连接，所述第一输出子电路用于在所述上拉节点的控制下，将所述时钟信号端的信号传输至所述第一信号输出端；

所述第一下拉控制子电路与第一控制信号端、所述上拉节点、所述第一下拉节点以及下拉电压端相连接，所述第一下拉控制子电路用于在所述上拉节点的控制下，将所述第一下拉节点的电压下拉至所述下拉电压端；或者，在所述第一控制信号端的控制下，将所述第一控制信号端的电压传输至所述第一下拉节点；

所述第一下拉子电路与所述第一下拉节点、所述上拉节点、所述第一信号输出端以及所述下拉电压端相连接；所述第一下拉子电路用于在所述第一下拉节点的控制下，将所述上拉节点和所述第一信号输出端的电压下拉至所述下拉电压端；

所述电源管理集成子电路还与所述时钟信号端、所述第一控制信号端相连接，所述电源管理集成子电路用于在所述时序控制器输出的时序信号的控制下，分别向所述时钟信号端和所述第一控制信号端提供信号；

其中，所述时钟信号端接收到的有效信号的电压幅值与所述第一控制信号端接收到的有效信号的电压幅值不同。

2.根据权利要求1所述的显示驱动电路，其特征在于，所述电源管理集成子电路包括电源、第一电平转换器；

所述电源与所述第一电平转换器相连接，所述电源用于根据输入电压向所述第一电平转换器提供第一有效电压和第二电压；

所述第一电平转换器还与所述时序控制器和所述时钟信号端相连接，所述第一电平转换器用于根据所述时序控制器输出的初始时钟信号，以及所述第一有效电压和第二电压，向所述时钟信号端提供时钟信号；

其中，所述时钟信号的频率、周期与所述初始时钟信号相同，所述时钟信号中有效信号的电压幅值与所述第一有效电压的幅值相同，非有效信号的电压幅值与所述第二电压的幅值相同。

3.根据权利要求2所述的显示驱动电路，其特征在于，所述电源管理集成子电路还包括电压转换子电路；

所述电压转换子电路与所述电源、所述第一控制信号端相连接，所述电压转换子电路用于将所述电源输出的第一有效电压转换为第二有效电压，并将所述第二有效电压输出至所述第一控制信号端；

其中，所述第一有效电压的幅值与所述第二有效电压的幅值不同。

4.根据权利要求2所述的显示驱动电路，其特征在于，

所述电压转换子电路为低压差线性稳压器，所述第一有效电压的幅值大于所述第二有效电压的幅值；

或者，

所述电压转换子电路为升压子电路，所述第一有效电压的幅值小于所述第二有效电压的幅值。

5.根据权利要求1-4任一项所述的显示驱动电路，其特征在于，所述移位寄存器还包括第二下拉子电路；

所述第二下拉子电路与第二控制信号端、所述上拉节点、所述第二下拉节点以及下拉电压端相连接，所述第二下拉控制子电路用于在所述上拉节点的控制下，将所述第二下拉节点的电压下拉至所述下拉电压端；或者，在所述第二控制信号端的控制下，将所述第二控制信号端的电压传输至所述第二下拉节点；

其中，所述第一控制信号端输出的信号与所述第二控制信号端输出的信号频率、周期、正向和负向峰值相同，相位相差180°；

在所述电源管理集成子电路包括电源、电压转换子电路的情况下，所述电源管理集成子电路还包括第二电平转换器；

所述第二电平转换器与所述电源、所述电压转换子电路、所述时序控制器、所述第一控制信号端和所述第二控制信号端相连接，所述第二电平转换器用于根据所述时序控制器输出的第一初始控制信号、第二初始控制信号、所述电源提供的第二电压以及所述电压转换子电路提供的第二有效电压，分别向所述第一控制信号端提供第一控制信号，第二控制信号端提供第二控制信号；

其中，所述第一控制信号的频率、周期与所述第一初始控制信号相同，所述第一控制信号中有效信号的电压幅值与所述第二有效电压的幅值相同，非有效信号的电压幅值与所述第二电压的幅值相同；

所述第二控制信号的频率、周期与所述第二初始控制信号相同，所述第二控制信号中有效信号的电压幅值与所述第二有效电压的幅值相同，非有效信号的电压幅值与所述第二电压的幅值相同。

6.根据权利要求2所述的显示驱动电路，其特征在于，所述移位寄存器还包括上拉控制子电路，所述上拉控制子电路与信号输入端和上拉节点相连接；所述上拉控制子电路用于在所述信号输入端的控制下，将所述信号输入端的电压传输至所述上拉节点；

所述第一电平转换器还与第一级所述移位寄存器的信号输入端相连接，所述第一电平转换器用于根据所述时序控制器输出的初始起始信号，以及所述第一有效电压和第二电压，向所述第一级所述移位寄存器的信号输入端提供起始信号；

其中，所述起始信号的频率、周期与所述初始起始信号相同，所述起始信号中有效信号的电压幅值与所述第一有效电压的幅值相同，非有效信号的电压幅值与所述第二电压的幅值相同。

7.根据权利要求2所述的显示驱动电路，其特征在于，所述移位寄存器还包括总复位子电路，所述总复位子电路与总复位信号端、所述下拉电压端和上拉节点相连接；所述总复位子电路用于在所述总复位信号端的控制下，将所述上拉节点的电压下拉至所述下拉电压端；

所述第一电平转换器还与每个所述移位寄存器的总复位信号端相连接，所述第一电平转换器用于根据所述时序控制器输出的初始总复位信号，以及所述第一有效电压和第二电压，向每个所述移位寄存器的总复位信号端提供总复位信号；

其中，所述总复位信号的频率、周期与所述初始总复位信号相同，所述总复位信号中有效信号的电压幅值与所述第一有效电压的幅值相同，非有效信号的电压幅值与所述第二电压的幅值相同。

8.根据权利要求2所述的显示驱动电路，其特征在于，所述移位寄存器还包括第二输出子电路；所述第二输出子电路与所述时钟信号端、第二信号输出端以及上拉节点相连接，所述第一输出子电路用于在所述上拉节点的控制下，将所述时钟信号端的信号传输至所述第二信号输出端。

9.一种显示装置，其特征在于，包括如权利要求1-8任一项所述的显示驱动电路。

10.一种如权利要求1-8任一项所述的显示驱动电路的控制方法，其特征在于，所述方法包括：

时序控制器分别向电源管理集成子电路和栅极驱动子电路提供时序信号；

电源管理集成子电路在所述时序控制器输出的时序信号的控制下，分别向所述时钟信号端和所述第一控制信号端提供信号；

其中，所述时钟信号端接收到的有效信号的电压幅值与所述第一控制信号端接收到的有效信号的电压幅值不同；

所述栅极驱动子电路中每一级所述移位寄存器的第一输出子电路在上拉节点的控制下，将时钟信号端的信号传输至第一信号输出端；

每一级所述移位寄存器的第一下拉控制子电路在所述上拉节点的控制下，将第一下拉节点的电压下拉至下拉电压端；或者，在第一控制信号端的控制下，将所述第一控制信号端的电压传输至所述第一下拉节点；

每一级所述移位寄存器的第一下拉子电路在所述第一下拉节点的控制下，将所述上拉节点和第一信号输出端的电压下拉至下拉电压端。