CN108807390A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。本发明是为了提高半导体器件的性能。半导体器件包括半导体衬底、形成在半导体衬底中的p型阱区域、形成在p型阱区域上方的第一绝缘层、形成在第一绝缘层上方的半导体层、形成在半导体层上方的第二绝缘层以及形成在第二绝缘层上方的导体层。第一电容元件包括半导体层、第二绝缘层和导体层，而第二电容元件包括p型阱区域、第一绝缘层和半导体层，其中半导体衬底和半导体层中的每个都包括单晶硅层。

Description

半导体器件及其制造方法
相关申请的交叉引用
这里通过参考并入2017年4月28日提交的日本专利申请No.2017-089300的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件及其制造方法，并且可以适用于例如具有电容元件的半导体器件及其制造方法。
背景技术
日本未审专利申请公开No.2009-10281(专利文献1)公开了一种包括具有控制电极和存储器栅极电极的非易失性存储器单元和电容元件二者的半导体器件。并且，公开了如下配置，其中控制电极和电容元件的下电极由作为第一层的多晶硅层形成，并且存储器栅极电极和电容元件的上电极由作为第二层的多晶硅层形成。
现有技术文献
专利文献
[专利文献1]日本未审专利申请公开No.2009-10281
发明内容
本申请的发明人研究如下半导体器件：其中通过使用单层多晶硅层在SOI(绝缘体上硅)衬底上方形成非易失性存储器单元和电容元件。SOI衬底具有三层结构，其中例如包括单晶硅层的半导体层经由掩埋绝缘层(氧化硅层等)形成在硅衬底上方。电容元件被配置为包括在半导体层中形成的作为下电极的半导体区域、在半导体层上方形成的作为电介质层的绝缘膜以及由多晶硅层形成并且形成在电介质层上方作为上电极的导体层。
为了提高半导体器件(半导体芯片)的性能，需要增加电容元件的电容值，但是如果电容元件的占用面积增加，则担心半导体器件(半导体芯片)的制造成本可能增加并且制造产量可能降低。也就是说，需要改善半导体器件的性能而不增加半导体器件的制造成本和降低制造产量。
其他问题和新特征将从本申请的说明书和附图变得清楚。
根据一个实施例，一种半导体器件包括：半导体衬底；形成在半导体衬底中的p型阱区域；形成在所述p型阱区域上方的第一绝缘层；形成在第一绝缘层上方的半导体层；形成在半导体层上方的第二绝缘层；以及形成在第二绝缘层上方的导体层。第一电容元件包括半导体层、第二绝缘层和导体层，并且第二电容元件包括p型阱区域、第一绝缘层和半导体层，并且半导体衬底和半导体层中的每个包括单晶硅层。
根据该实施例，可以改善半导体器件的性能。
附图说明
图1是示出实施例中的半导体芯片的配置的平面图；
图2是实施例中的电容元件的等效电路图；
图3是实施例中的电容元件的主要部分的平面图；
图4是沿着图3的X-X线得到的主要部分的截面图；
图5是沿着图3的Y-Y线得到的主要部分的截面图；
图6是在根据实施例的半导体器件的制造步骤中主要部分的截面图；
图7是在根据实施例的半导体器件的制造步骤中主要部分的截面图；
图8是在根据实施例的半导体器件的制造步骤中主要部分的截面图；
图9是在根据实施例的半导体器件的制造步骤中主要部分的截面图；
图10是在根据实施例的半导体器件的制造步骤中主要部分的截面图；
图11是在根据实施例的半导体器件的制造步骤中主要部分的截面图；
图12是在根据实施例的半导体器件的制造步骤中主要部分的截面图；
图13是在根据实施例的半导体器件的制造步骤中主要部分的截面图；
图14是在根据实施例的半导体器件的制造步骤中主要部分的截面图；
图15是在根据实施例的半导体器件的制造步骤中主要部分的截面图；
图16是在根据实施例的半导体器件的制造步骤中主要部分的截面图；
图17是示出作为电容元件的电容值和电压之间的关系的C-V特性的图；
图18是示出作为电容元件的电容值和电压之间的关系的C-V特性的图；
图19是示出根据第一改型的半导体器件的配置的主要部分的截面图；和
图20是示出根据第二改型的半导体器件的配置的主要部分的截面图。
具体实施方式
在以下的实施例中，为了方便起见，将实施例分成多个部分或实施例进行说明。然而，除非另有明确说明，否则它们不是彼此独立的，而是一个部分或实施例与另一部分或实施例的部分或整个相关，作为改型、细节、补充描述等。
在以下的实施例中，当提及元件数目等(包括件数、数值、量、范围等)时，所述数目不限于特定数目，也可以比特定数目更多或更少，除非另有明确说明或者除了原则上该数目明显限于特定数目的情况。
在下面的实施例中，不用说，构成元件(包括元件步骤等)并非总是必不可少的，除非另有明确说明或者除了原则上认为明显必要的情况。类似地，在以下实施例中，当涉及构成元件等的形状和位置关系等时，应包括与该形状等基本相同或相似的那些，除非另有明确说明或除了原则上被认为是明显除外的情况。这也适用于上述数值和范围。
在下文中，将参照附图详细描述典型实施例。在用于解释实施例的每个图中，具有相同功能的组件将用相同的附图标记表示，并且将省略其重复描述。在以下实施例中，除非特别需要，否则原则上不重复对相同或相似部分的描述。
在实施例中使用的图中，即使在截面图中也可以省略阴影以便更容易看到。
此外，元件A电耦合到元件B的事实是指其经由导体层耦合的情况，并且除非另有说明，否则电容耦合(其中绝缘层插入在元件A和元件B之间)不包括在内。
(实施例)
将参照附图描述根据本实施例的半导体器件。图1是示出实施例中的半导体芯片CHP的配置的图。图1是示出形成例如微型计算机的半导体芯片CHP并且示出形成在半导体芯片CHP中的各个元件的布局配置的平面图。在图1中，半导体芯片CHP具有CPU(中央处理单元)1、RAM(随机存取存储器)2、模拟电路3和闪存存储器4。半导体芯片CHP还具有作为与外部器件的输入/输出端子的多个焊盘电极(外部耦合端子)PD。
CPU(电路)1也被称为中央处理单元，并且对应于计算机等的心脏。CPU1从存储器件读取命令以对其进行解码，基于命令进行各种类型的算术操作和控制，且需要高速处理。因此，对于形成CPU 1的MISFET(金属绝缘体半导体场效应晶体管)，在半导体芯片CHP中形成的元件中需要相对高速的操作和低功耗。即，MISFET由低击穿电压MISFET形成。
RAM(电路)2是可以随机即随时从中读取已存储的信息或者可以向其中新写入要被存储的信息的存储器，并且也被称为可以随时读取和写入的存储器。这里，使用采用静态电路的SRAM(静态RAM)，并且SRAM是不需要存储器保持操作的随机存取存储器。形成RAM2的MISFET由低击穿电压MISFET形成。
模拟电路3是处理随时间连续变化的电压和电流的信号即模拟信号的电路，例如包括放大器电路、转换电路、调制电路、振荡电路、电源电路等。这些模拟电路3中的每一个都由高击穿电压MISFET形成。
闪存存储器4是其中可以电执行写入操作和擦除操作的非易失性存储器。闪存存储器4的存储器单元具有栅极电极、电荷存储部分、源极区域和漏极区域。由于在存储器单元中的写入操作或擦除操作中使用高电压，所以闪存存储器4具有升压电路并且存储器单元由高击穿电压MISFET形成。
电容元件例如设置在模拟电路3的转换电路或闪存存储器4的升压电路中，但这些电容元件的数量多，各电容元件的占用面积大，这造成半导体芯片的面积增加。因此，减小每个电容元件的占用面积对于减小半导体芯片的面积是有效的。
本实施例涉及例如将在模拟电路3和闪存存储器4中使用的电容元件。
图2是本实施例中的电容元件的等效电路图。图3是实施例中的电容元件的主要部分的平面图。图4是沿着图3的X-X线得到的主要部分的截面图。图5是沿着图3的Y-Y线得到的主要部分的截面图。
如图2所示，电容元件CAP具有其中电容元件C1和C2并联耦合在一起的配置。电容元件C1和C2中的每个耦合到一个端子T1和另一个端子T2，并且电势V1被施加到端子T1且电势V2被施加到端子T2。例如，电势V1是接地电势，电势V2是工作电源电势。
将参考图3至图5描述电容元件CAP的结构。电容元件CAP例如形成在半导体衬底SB中形成的n型阱区域(n型半导体区域)DNW中，如图3至图5所示。半导体衬底SB包括包含p型单晶硅的衬底。
如图4所示，电容元件CAP具有其中电容元件C1堆叠在电容元件C2上方的结构。电容元件C1包括半导体层(SOI层)SL、布置在半导体层SL上方的绝缘层GIH以及布置在绝缘层GIH上方的导体层CLC。电容元件C2包括p型阱区域(p型半导体区域)PWC、布置在p型阱区域PWC上方的绝缘层(掩埋绝缘层)BOX以及布置在绝缘层BOX上方的半导体层SL。半导体层SL用作电容元件C1和C2的公共电极。
通过在半导体衬底SB和将成为电容元件CAP一部分的p型阱区域PWC之间插入n型阱区域DNW，可以独立于半导体衬底SB的电势向p型阱区域PWC施加任何电势。
作为电容元件C2的一个电极的p型阱区域PWC形成在半导体衬底SB的主表面SBa侧，并且在p型阱区域PWC中形成其外围被元件隔离层(元件隔离区域)IR围绕的有源区域ACTC1和ACTC2。换句话说，如图3所示，p型阱区域PWC被形成为包括有源区域ACTC1和ACTC2。此外，如图4所示，p型阱区域PWC被形成为比元件隔离层IR更深并且跨过有源区域ACTC1和ACTC2。
如图3和图4所示，有源区域ACTC1夹在两个有源区域ACTC2之间，电容元件C1和C2形成在有源区域ACTC1中。有源区域ACTC2是p型阱区域PWC的端子耦合部分。在图3中，有源区域ACTC1和ACTC2由粗线表示，粗线内部(由粗线包围的区域)是有源区域，粗线外部(除了由粗线包围的区域以外)是元件隔离层(元件隔离区域)IR。每个有源区域ACTC1和ACTC2的外围被元件隔离层IR包围。在有源区域ACTC1中，形成半导体层SL和绝缘层BOX，但是它们不形成在两个有源区域ACTC2中。在两个有源区域ACTC2中的每个中，在半导体衬底SB的主表面SBa中形成p型半导体区域(p型高浓度半导体区域)PH。此外，硅化物层SC形成在p型半导体区域PH上方，并且硅化物层SC经由插塞电极PG电耦合到作为端子T2的布线(金属布线)M1。但是，在图3中没有示出硅化物层SC。
这里，有源区域是指在半导体衬底SB的主表面SBa中由元件隔离层IR限定的区域；然而，在半导体衬底SB的主表面SBa上方形成半导体层SL的情况下，例如像有源区域ACTC1那样，在半导体层SL的主表面SLa中由元件隔离层IR限定的区域也包括在内。
如图4所示，电容元件C2的电介质层包括绝缘层BOX。绝缘层BOX形成在p型阱区域PWC上方，换句话说，形成在半导体衬底SB的主表面SBa上方。另外，绝缘层BOX的外围(整个外围)被元件隔离层IR包围，并且绝缘层BOX的侧壁BOX与元件隔离层IR接触。绝缘层BOX包括例如氧化硅层并且具有大约10nm至30nm的厚度。
电容元件C2的另一个电极即半导体层SL形成在绝缘层BOX上方，并且其外围(整个外围)被元件隔离层IR包围。半导体层SL的侧壁SLs与元件隔离层IR接触。半导体层SL是引入了p型杂质的p型单晶硅层，并且具有例如约5nm至25nm的厚度。半导体层SL是p型半导体层。
电容元件C2的另一个电极即半导体层SL也是电容元件C1的一个电极。电容元件C1的电介质层包括绝缘层GIH。绝缘层GIH包括例如氧化硅层并且具有大约5nm至15nm的厚度。
电容元件C1的另一个电极即导体层CLC形成在绝缘层GIH上方。导体层CLC包括例如其中引入了p型杂质的多晶硅层，并且具有大约30nm至200nm的厚度。硅化物层SC形成在p型导体层CLC的主表面(图4中的上侧的表面)上方，并且导体层CLC经由硅化物层SC和插塞电极PG电耦合到作为端子T2的布线M1。
如图4所示，半导体层SL、绝缘层GIH和导体层CLC在X方向上具有彼此基本相等的宽度，并且绝缘层GIH和导体层CLC中的每个覆盖在X方向上的半导体层SL的主表面Sla的整个区域。
在绝缘层GIH和导体层CLC的侧壁上方形成侧壁绝缘层(侧壁间隔物)SW。侧壁绝缘层SW包括诸如氧化硅层、氮化硅层或氧化硅层和氮化硅层的层叠膜的绝缘层，并且减小导体层CLC和半导体层SL之间的漏电流。备选地，可以采用如下的结构，其中导体层CLC(和绝缘层GIH)的宽度制成在X方向上大于半导体层SL的宽度，使得导体层CLC在位于半导体层SL两侧的元件隔离层IR上方延伸(跨越)。通过采用这种结构，导体层CLC和半导体层SL之间的漏电流可以进一步减小。也就是说，即使绝缘层GIH的侧壁相对于导体层CLC的侧壁向内凹陷(称为“底切”)，导体层CLC和半导体层SL之间的漏电流可以通过采用上述结构而进一步减少。
如图5所示，绝缘层GIH和导体层CLC在Y方向上具有彼此相等的宽度，其宽度小于半导体层SL的宽度。半导体层SL具有由绝缘层GIH和导体层CLC覆盖的覆盖区域和从绝缘层GIH、导体层CLC和侧壁绝缘层SW露出的露出区域。覆盖区域用作电容元件C1的电容部分，而露出区域用作半导体层SL的端子耦合部分。即，在露出区域中，在半导体层SL中形成p型半导体区域PH。此外，硅化物层SC形成在p型半导体区域PH上方，并且硅化物层SC经由插塞电极PG耦合到作为端子T1的布线(金属布线)M1。
由于绝缘层GIH和导体层CLC的侧壁在Y方向上被侧壁绝缘膜SW覆盖，因此可以减小半导体层SL和导体层CLC之间的漏电流。
根据本实施例的半导体器件具有以下特性。
电容元件CAP具有如下结构，其中电容元件C1堆叠在电容元件C2上方并且电容元件C1包括半导体层(SOI层)SL、布置在半导体层SL上方的绝缘层GIH以及布置在绝缘层GIH上方的导体层CLC。电容元件C2包括p型阱区域(p型半导体区域)PWC、布置在p型阱区域PWC上方的绝缘层(掩埋绝缘层)BOX以及布置在绝缘层BOX上方的半导体层SL。此外，半导体层SL用作电容元件C1和C2的公共电极。
通过采用这样的结构，可以提高电容元件CAP的每单位面积的电容值，而不会增加半导体器件的制造成本和降低其制造产量，从而可以提高半导体器件的性能。
此外，通过用与其侧壁接触的元件隔离层IR包围形成电容元件C2的绝缘层BOX和半导体层SL的侧壁，可以减小在p型阱区域PWC和电容元件C2的半导体层SL之间的漏电流。
此外，通过在形成电容元件C1的绝缘层GIH和导体层CLC的侧壁上方形成侧壁绝缘膜SW，可以减少在电容元件C1的导体层CLC和半导体层SL之间的漏电流。
此外，通过利用包含高浓度杂质的多晶硅层来形成构成电容元件C1的导体层CLC，可以防止导体层CLC的耗尽，并且可以改善电容元件C1的电容特性。这里，高浓度意味着其高于例如半导体层SL的杂质浓度。顺便提及，图17是示出作为电容元件的电容值和电压之间的关系的CV特性的图。在图17中，在其中导体层CLC由p型多晶硅层形成的电容元件C1中，比较导体层CLC的杂质浓度高的情况(a)和导体层CLC的杂质浓度低的情况(b)的CV特性。在(a)的情况下，与(b)的情况相比，能够提高存储区域(负电压侧)的电容值。
此外，通过同样地利用包含高浓度杂质的半导体层(半导体区域)来形成构成电容元件C2的p型阱区域PWC，可以防止p型阱区域PWC的耗尽，并且可以提高电容元件C2的电容特性(例如，表示电容值与电压之间的关系的CV特性)。这里，高浓度意味着其高于例如半导体层SL的杂质浓度。
此外，通过使形成电容元件C1的半导体层SL和导体层CLC的导电类型彼此相同(在上述实施例中是p型，但可以是n型)，可以使半导体层SL与导体层CLC之间的平带电压较小，从而可以提高电容元件C1的电容特性。顺便提及，图18是示出电容元件的电容值和电压之间的关系的CV特性的图。在图18中，比较在电容元件C1中导体层CLC和半导体层SL的导电类型相同的情况(c)和导电类型不同的情况(d)的CV特性。在情况(c)下，与情况(d)相比，可以使得约达0V的电容值的变化在负电压侧上更小。
此外，通过使形成电容元件C2的半导体层SL和阱区域的导电类型彼此相同(在上述实施例中为p型，但可以为n型)，可以获得与上述相同的优势。
<半导体器件的制造方法>
接下来，将描述根据本实施例的半导体器件的制造方法。根据实施例的半导体器件包括电容元件CAP、非易失性存储器单元MONOS(金属氧化物氮化物氧化物硅)、高击穿电压MISFET和低击穿电压MISFET。高击穿电压MISFET和低击穿电压MISFET具有CMOS结构，但是这里将通过采用p沟道型高击穿电压MISFET和n沟道型低击穿电压MISFET作为示例给出描述。图6至图16是在根据实施例的半导体器件的制造步骤期间的主要部分的截面图。参照图6至图16，将描述电容元件CAP、非易失性存储器单元MONOS、p沟道型高击穿电压MISFET(HVP)和n沟道型低击穿电压MISFET(LVN)的制造方法。
首先，如图6所示，提供衬底(SOI衬底)SB2。衬底SB2包括半导体衬底SB、形成在半导体衬底SB上方的绝缘层(掩埋绝缘层)BOX以及形成在绝缘层BOX上方的半导体层(SOI层)SL。绝缘层BOX在半导体衬底SB的主表面SBa的整个区域中插入在半导体衬底SB和半导体层SL之间。半导体衬底SB是包含p型单晶硅的层，并且具有主表面SBa和面对主表面SBa的背表面SBb。绝缘层BOX包括例如氧化硅层并且具有大约10nm至30nm的厚度。半导体层SL是包括单晶硅的层，并且具有大约5nm至25nm的厚度。
接下来，如图7所示形成元件隔离层(元件隔离区域)IR。在衬底SB2中形成开口，该开口穿透半导体层SL和绝缘层BOX以到达距半导体衬底SB的主表面SBa的期望深度(例如，大约300nm至400nm)，并且开口被填充有绝缘膜，例如氧化硅膜或氮化硅层和氧化硅层的层叠膜。接下来，通过例如CMP(化学机械抛光)工艺选择性地去除开口部分以外的绝缘膜，由此在开口中选择性地形成元件隔离层IR。因此，在要形成电容元件CAP的区域中形成有源区域ACTC1和ACTC2，在要形成非易失性存储器单元MONOS的区域中形成有源区域ACTM，在要形成高击穿电压MISFET(HVP)的区域中形成有源区域ACTH，并且在要形成低击穿电压MISFET(LVN)的区域中形成有源区域ACTL。由于元件隔离层IR穿透半导体层SL和绝缘层BOX以到达半导体衬底SB的内部，所以有源区域ACTC1、ACTC2、ACTM、ACTH和ACTL在半导体衬底SB的主表面SBa和半导体层SL的主表面Sla中由元件隔离层IR限定。这里，开口没有到达半导体衬底SB的背表面SBb。另外，它比参照图4描述的p型阱区域PWC更浅。
接下来，如图8所示，通过去除半导体层SL和绝缘层BOX，半导体衬底SB的主表面SBa在有源区域ACTC2、ACTM和ACTH中露出。半导体层SL和绝缘层BOX留在有源区域ACTC1和ACTL中。
接下来，如图9所示那样形成n型阱区域(n型半导体区域)DNW、n型阱区域(n型半导体区域)NW以及p型阱区域(p型半导体区域)PWC、PWM和PWL。首先，通过将诸如磷(P)或砷(As)的n型杂质离子注入到半导体衬底SB中来形成n型阱区域DNW。这里，n型阱区域DNW被形成为包括有源区域ACTC1、ACTC2、ACTM、ACTH和ACTL。另外，n型阱区域DNW比p型阱区域PWC、PWM和PWL更深。
接下来，通过将诸如硼(B)的p型杂质离子注入到半导体衬底SB中来形成p型阱区域PWC、PWM和PWL。这里，p型杂质也被注入到有源区域ACTC1和ACTL中的半导体层SL中，因此半导体层SL变成p型半导体层(p型半导体区域)。即，形成电容元件C2的另一个电极即半导体层SL。另外，p型阱区域PWC被形成为包括有源区域ACTC1和ACTC2，并且用作电容元件C2的一个电极(见图4)。这里，p型阱区域PWC、PWM和PWL中的每个可以具有通过在与其他注入步骤不同的离子注入步骤中形成的、与其他p型阱区域不同的杂质浓度。例如，由于p型阱区域PWM是要形成高击穿电压MISFET(MONOS)的区域，因此其被形成为具有相对低的杂质浓度，但优选的是p型阱区域PWC被形成为具有相对高的杂质浓度以防止耗尽。这里，参考图9描述的阱形成步骤可以在参照图8描述的去除半导体层SL和绝缘层BOX的步骤之前执行。
接下来，在有源区域ACTC1中的半导体层SL和有源区域ACTH的主表面SBa二者上方形成绝缘层GIH(栅极绝缘层)，绝缘层GIM形成在有源区域ACTM的主表面SBa上方，并且绝缘层GIL(栅极绝缘层)形成在有源区域ACTL中的半导体层SL上方，如图10所示。如参照图4所述，绝缘层GIH成为高击穿电压MISFET(HVP)的栅极绝缘层，并且用作电容元件C1的电介质层。代替绝缘膜GIL将绝缘膜GIH用于电容元件C1的电介质层的原因是为了减少电容元件C1的导体层CLC与半导体层SL之间的漏电流。绝缘层GIH包括例如氧化硅层，并且其厚度大约为5nm至15nm。绝缘层GIL成为低击穿电压MISFET(LVN)的栅极绝缘层并且包括例如氧化硅层，并且其厚度大约为1nm至4nm。即，绝缘层GIH的厚度大于绝缘层GIL的厚度。
接下来，绝缘层(栅极绝缘层)GIM具有绝缘层(栅极绝缘层)GIM1、GIM2和GIM3的层叠结构。绝缘层GIM1例如包括氧化硅层并且具有大约1nm到3nm的厚度，绝缘层GIM2包括例如氮化硅层并且具有大约5nm到13nm的厚度，并且绝缘层GIM3包括例如氧化硅层并且具有大约2nm至4nm的厚度。顺便提及，绝缘层GIM2是非易失性存储器单元MONOS的电荷保持层。布置在绝缘层GIM2上方和下方的绝缘层GIM1和GIM3是用于防止绝缘层GIM2中的电荷泄漏的层。如图10所示，绝缘层GIM2形成在绝缘层GIM1上方，并且绝缘层GIM3形成在绝缘层GIM2上方。
接着，如图11所示，在衬底SB2上方形成包括例如多晶硅层(硅层)的导体层CON。即，导体层CON形成在绝缘膜GIH、GIM和GIL上方。导体层CON的厚度例如设定为大约30nm至200nm。接着，通过在要形成电容元件CAP和高击穿电压MISFET(HVP)的区域中的导体层CON中注入例如硼(B)的p型杂质，形成p型导体层CON；并且通过将诸如磷(P)或砷(As)的n型杂质注入到要形成非易失性存储器单元MONOS和低击穿电压MISFET(LVN)的区域中来形成n型导体层CON。
接着，如图12所示，通过使用光刻技术和刻蚀技术对导体层CON进行构图来形成作为电容元件C1的另一个电极的导体层CLC(参照图4)、作为非易失性存储器单元MONOS的栅极电极的导体层CLM、作为高击穿电压MISFET(HVP)的栅极电极的导体层CLH和作为低击穿电压MISFET(LVN)的栅极电极的导体层CLL。如图12所示，导体层CLC的宽度等于有源区域ACTC1的宽度。在要形成所述电容元件CAP的区域中使用未示出的掩模层来刻蚀导体层CON的步骤中，位于其下方的绝缘层GIH也通过过刻蚀被刻蚀，但存在此时会在绝缘层GIH中产生上述“底切”的可能性。如果产生“底切”，则担心导体层CLC和半导体层SL之间的漏电流可能增加，并且因此优选采用如下配置，其中通过使导体层CLC的宽度大于有源区域ACTC1的宽度而使导体层CLC的两端在元件隔离层IR上方延伸。
接着，在要形成非易失性存储器单元MONOS的区域(有源区域ACTM)和要形成低击穿电压MISFET(LVN)的区域(有源区域ACTL)的每个区域中形成n型半导体区域(n型低浓度半导体区域)EXN，并且在要形成高击穿电压MISFET(HVP)的区域(有源区域ACTH)中形成p型半导体区域(p型低浓度半导体区域)EXP，如图13所示。
在要形成非易失性存储器单元MONOS的区域中，在作为栅极电极的导体层CLM的两侧的半导体衬底SB(换句话说，p型阱区域PWM)中形成一对n型半导体区域EXN，以夹住导体层CLM。在要形成低击穿电压MISFET(LVN)的区域中，在作为栅极电极的导体层CLL的两侧的半导体层SL中形成一对n型半导体区域EXN，以夹住导体层CLL。在要形成高击穿电压MISFET(HVP)的区域中，在作为栅极电极的导体层CLH的两侧的半导体衬底SB(换言之，n型阱区域NW)中形成一对p型半导体区域EXP，以夹住导体层CLH。
通过将诸如磷(P)或砷(As)的n型杂质离子注入到半导体衬底SB或半导体层SL中形成n型半导体区域EXN，而通过将诸如硼(B)的p型杂质离子注入到半导体衬底SB中形成p型半导体区域EXP。用于在要形成非易失性存储器单元MONOS的区域中形成n型半导体区域EXN的离子注入以及用于在要形成低击穿电压MISFET(LVN)的区域中形成n型半导体区域EXN的离子注入，可以在同一步骤中执行或可以不在同一步骤中执行。当它们在不同步骤中执行时，n型半导体区域EXN的杂质浓度可以彼此不同。
接下来，如图14所示，在要形成电容元件CAP的区域中的导体层CLC和绝缘膜GIH的侧壁上方形成侧壁绝缘层(侧壁间隔物)SW。通过在衬底SB2上方沉积用于形成侧壁绝缘膜SW的绝缘膜并且通过对绝缘膜进行各向异性干法刻蚀来形成侧壁绝缘膜SW。作为绝缘膜，可以使用氧化硅层、氮化硅层、氧化硅层和氮化硅层的层叠膜等。类似地，在要形成非易失性存储器单元MONOS的区域中的导体层CLH和绝缘膜GIM的侧壁上方、在要形成高击穿电压MISFET(HVP)的区域中的导体层CLH和绝缘膜GIH的侧壁上方、以及在要形成低击穿电压MISFET(LVN)的区域中的导体层CLL和绝缘膜GIL的侧壁上方，形成侧壁绝缘膜SW。
此外，在要形成非易失性存储器单元MONOS的区域(有源区域ACTM)和要形成低击穿电压MISFET(LVN)的区域(有源区域ACTL)的每个区域中形成n型半导体区域(n型高浓度半导体区域)NH，并且在要形成高击穿电压MISFET(HVP)的区域(有源区域ACTH)和要形成电容元件CAP的区域的有源区域ACTC2中的每个区域中形成p型半导体区域(p型高浓度半导体区域)PH，如图14所示。通过将诸如磷(P)或砷(As)的n型杂质离子注入到半导体衬底SB或半导体层SL中形成n型半导体区域NH，而通过将诸如硼(B)的p型杂质离子注入到半导体衬底SB中形成p型半导体区域PH。
在要形成非易失性存储器单元MONOS的区域中，在作为栅极电极的导体层CLM和侧壁绝缘膜SW两侧的半导体衬底SB(换句话说，p型阱区域PWM)中形成一对n型半导体区域NH，以夹住导体层CLM和侧壁绝缘膜SW。在要形成低击穿电压MISFET(LVN)的区域中，在作为栅极电极的导体层CLL和侧壁绝缘膜SW两侧的半导体层SL中形成一对n型半导体区域NH，以夹住导体层CLL和侧壁绝缘膜SW。在要形成高击穿电压MISFET(HVP)的区域中，在作为栅极电极的导体层CLH和侧壁绝缘膜SW两侧的半导体衬底SB(换句话说，n型阱区域NW)中形成一对p型半导体区域PH，以夹住导体层CLH和侧壁绝缘膜SW。在要形成电容元件CAP的区域的有源区域ACTC2中，在半导体衬底SB(换句话说，p型阱区域PWC)中形成p型半导体区域(p型高浓度半导体区域)PH。
接着，如图15所示，在导体层CLC、CLM、CLH、CLL、n型半导体区域NH和p型半导体区域PH的表面上方形成硅化物层(金属硅化物层)SC。硅化物层SC包括例如硅化钴(CoSi)、硅化镍(NiSi)或硅化镍铂(NiPtSi)。
接着，如图16所示，在衬底SB2上方形成层间绝缘层IL1。层间绝缘层IL1被形成为覆盖导体层CLC、CLM、CLH和CLL、侧壁绝缘膜SW等。作为层间绝缘层IL1，可以使用氧化硅层，或氮化硅层和位于其上方的氧化硅层的层叠膜。
接下来，在层间绝缘层IL中设置多个接触孔(开口)CNT，使得在接触孔CNT中形成插塞电极PG。在要形成电容元件CAP的区域中，接触孔CNT部分地露出在导体层CLC的表面上方形成的以及在p型半导体区域PH的表面上方形成的硅化物层SC。另外，接触孔CNT部分地露出形成在形成于半导体层SL中的p型半导体区域PH的表面上方的硅化物层SC，如从图5可见。在要形成非易失性存储器单元MONOS的区域和要形成低击穿电压MISFET(LVN)的区域中，n型半导体区域NH的表面上方的硅化物层SC部分地露出。在要形成高击穿电压MISFET(HVP)的区域中，p型半导体区域PH的表面上方的硅化物层SC部分地露出。
接下来，在接触孔CNT中形成插塞电极PG。插塞电极PG是包含钨(W)的导电部件，具体而言，其包括氮化钛(TiN)等的阻挡导体层和位于其上方的钨层的层叠膜。
接着，在其中掩埋插塞电极PG的层间绝缘层IL1上方形成层间绝缘层IL2。然后，在层间绝缘层IL2中形成布线槽，然后在布线槽中形成布线(金属布线)M1。层间绝缘层IL2包括例如氧化硅层。布线M1例如是包含铜作为主要成分的铜布线。
如图16所示，在要形成电容元件CAP的区域中，导体层CLC和p型半导体区域PH经由硅化物层SC和插塞电极PG与布线M1耦合。在要形成非易失性存储器单元MONOS的区域和要形成低击穿电压MISFET(LVN)的区域中，n型半导体区域NH经由硅化物层SC和插塞电极PG耦合到布线M1。在要形成高击穿电压MISFET(HVP)的区域中，p型半导体区域PH经由硅化物层SC和插塞电极PG耦合到布线M1。
之后，通过双镶嵌工艺等形成第二层或后续层中的布线，但是在此省略其图示和描述。
以这种方式，制造根据本实施例的半导体器件。
如图16所示，低击穿电压MISFET(LVN)是在布置于半导体衬底SB的主表面SBa上方的半导体层SL中并且经由绝缘层BOX形成的MISFET，且被称为SOTB(薄掩埋氧化物上硅)晶体管。该低击穿电压MISFET(LVN)经由薄绝缘层BOX向形成在半导体衬底SB的主表面SBa中的p型阱区域PWL(称为“背栅极”)提供期望的电势，并且具有可以降低低击穿电压MISFET(LVN)中的漏电流的特性。高击穿电压MISFET(HVP)和非易失性存储器单元MONOS形成在半导体衬底SB中，而不形成在半导体层SL中，因为其操作需要高电压。
电容元件CAP具有其中电容元件C1和C2堆叠在一起的结构，并且电容元件C2包括作为一个电极的p型阱区域PWC、作为电介质层的绝缘层BOX以及作为另一电极的半导体层SL。电容元件C1包括作为一个电极的半导体层SL、作为电介质层的绝缘层GIH以及作为另一个电极的导体层CLC，并且形成在电容元件C2之上。
即，通过使用与作为低击穿电压MISFET(LVN)的栅极电极的导体层CLL相同的导体层CON来形成电容元件C1的另一个电极(导体层CLC)；通过使用作为高击穿电压MISFET(HVP)的栅极绝缘层的绝缘层GIH形成电介质层(绝缘层GIH)；并且通过使用作为低击穿电压MISFET(LVN)的沟道层的半导体层SL来形成一个电极(半导体层SL)。此外，通过使用上述薄绝缘层BOX形成电容元件C2的电介质层(绝缘层BOX)，并且通过使用低击穿电压MISFET(LVN)的p型阱区域PWL(“背栅极”)形成一个电极(p型阱区域PWC)。即，通过使用用于作为SOTB晶体管的低击穿电压MISFET(LVN)和高击穿电压MISFET(HVP)两者的制造步骤来形成具有堆叠结构的电容元件CAP。即，可以在不增加制造步骤数量的情况下形成电容元件CAP。
在上述实施例中，电容元件C1包括p型半导体层SL、绝缘层GIH以及p型导体层CLC，而电容元件C2包括p型阱区域PWC、绝缘层BOX和p型半导体层SL。作为改型，电容元件C1可以包括n型半导体层SL、绝缘层GIH以及n型导体层CLC，而电容元件C2可以包括n型阱区域、绝缘层BOX和n型半导体层SL。
<第一改型>
图19是示出根据第一改型的半导体器件的配置的主要部分的截面图。在上述实施例中，电容元件C1的电介质层由作为高击穿电压MISFET(HVP)的栅极绝缘层的绝缘层GIH形成，但是在第一改型中，其由作为非易失性存储器单元MONOS的栅极绝缘层的绝缘层GIM形成。由于绝缘层GIM包括具有比氧化硅层的相对介电常数高的相对介电常数的氮化硅层，因此可以增加电容元件C1的电容值。
<第二改型>
图20是示出根据第二改型的半导体器件的配置的主要部分的截面图。在上述实施例中，非易失性存储器单元MONOS和高击穿电压MISFET(HVP)形成在半导体衬底SB中，但是在第二改型中，它们形成在绝缘层BOX上方的半导体层SL中。作为非易失性存储器单元MONOS的栅极电极的导体层CLM经由作为栅极绝缘层的绝缘层GIM形成在半导体层SL上方，并且分别作为源极区域和漏极区域的n型半导体区域EXN和NH形成在半导体层SL中。类似地，作为高击穿电压MISFET(HVP)的栅极电极的导体层CLH经由作为栅极绝缘层的绝缘层GIH形成在半导体层SL上方，并且分别作为源极区域和漏极区域的p型半导体区域EXP和PH形成在半导体层SL中。
上面基于优选实施例具体描述了由本发明人完成的本发明，但不用说，本发明不应限于优选实施例，并且可以在不脱离本发明主旨的范围内对本发明进行各种修改。

Claims (19)

1.一种半导体器件，具有第一电容元件和第二电容元件，所述半导体器件包括：
半导体衬底，具有主表面和面向所述主表面的背表面；
第一半导体区域，所述第一半导体区域是所述半导体衬底的第一区域并且形成在所述主表面侧；
第一绝缘层，形成在所述主表面上方；
第一半导体层，形成在所述第一绝缘层上方；
第二绝缘层，形成在所述第一半导体层上方；和
第一导体层，形成在所述第二绝缘层上方，
其中所述第一电容元件包括所述第一半导体层、所述第二绝缘层和所述第一导体层，
其中所述第二电容元件包括所述第一半导体区域、所述第一绝缘层和所述第一半导体层，以及
其中所述半导体衬底和所述第一半导体层中的每个都包括单晶硅层。
2.根据权利要求1所述的半导体器件，
其中所述第一电容元件和所述第二电容元件并联耦合。
3.根据权利要求1所述的半导体器件，还包括第三绝缘层，所述第三绝缘层与所述第一半导体层和所述第一绝缘层的侧壁接触，并且在平面图中围绕所述第一半导体层和所述第一绝缘层。
4.根据权利要求1所述的半导体器件，还包括覆盖所述第一导体层和所述第二绝缘层的所述侧壁的侧壁绝缘膜。
5.根据权利要求1所述的半导体器件，
其中所述第一导体层、所述第一半导体区域和所述第一半导体层具有相同的导电类型，以及
其中所述第一导体层和所述第一半导体区域中的每个的杂质浓度高于所述第一半导体层的杂质浓度。
6.根据权利要求1所述的半导体器件，在与所述第一区域不同的第二区域中还包括：
第四绝缘层，形成在所述半导体衬底的主表面上方；
第二半导体层，形成在所述第四绝缘层上方；
第二导体层，经由第五绝缘层形成在所述第二半导体层上方；和
一对第二半导体区域，形成在所述第二半导体层中以夹住所述第二导体层，
其中所述第四绝缘层的厚度等于所述第一绝缘层的厚度。
7.根据权利要求6所述的半导体器件，在与所述第一区域和所述第二区域不同的第三区域中还包括：
第三导体层，经由第六绝缘层形成在所述半导体衬底的主表面上方；和
一对第三半导体区域，形成在所述半导体衬底中以夹住所述第三导体层，
其中所述第六绝缘层的厚度等于所述第二绝缘层的厚度。
8.根据权利要求7所述的半导体器件，
其中所述第六绝缘层的厚度大于所述第五绝缘层的厚度。
9.根据权利要求7所述的半导体器件，在与所述第一区域、所述第二区域和所述第三区域不同的第四区域中还包括：
第四导体层，经由第七绝缘层形成在所述半导体衬底的主表面上方；和
一对第四半导体区域，形成在所述半导体衬底中以夹住所述第四导体层，
其中所述第七绝缘层包括第一氮化硅层。
10.根据权利要求9所述的半导体器件，
其中所述第二绝缘层包括第二氮化硅层。
11.根据权利要求1所述的半导体器件，在与所述第一区域不同的第五区域中还包括：
第八绝缘层，形成在所述半导体衬底的主表面上方；
第三半导体层，形成在所述第八绝缘层上方；
第四导体层，经由第九绝缘层形成在所述第三半导体层上方；和
一对第五半导体区域，形成在所述第三半导体层中以夹住所述第四导体层，
其中所述第八绝缘层的厚度等于所述第一绝缘层的厚度，以及
其中所述第九绝缘层的厚度等于所述第二绝缘层的厚度。
12.根据权利要求11所述的半导体器件，在与所述第一区域和所述第五区域不同的第六区域中还包括：
第十绝缘层，形成在所述半导体衬底的主表面上方；
第四半导体层，形成在所述第十绝缘层上方；
第五导体层，经由第十一绝缘层形成在所述第四半导体层上方；和
一对第六半导体区域，形成在所述第四半导体层中以夹住所述第五导体层，
其中所述第十绝缘层的厚度等于所述第一绝缘层的厚度，以及
其中所述第十一绝缘层包括第三氮化硅层。
13.一种半导体器件的制造方法，所述半导体器件具有第一电容元件和第二电容元件，所述方法包括以下步骤：
(a)提供衬底，所述衬底具有半导体衬底、在所述半导体衬底上方形成的第一绝缘层和在所述第一绝缘层上方形成的半导体层；
(b)形成第一有源区域和第二有源区域，所述第一有源区域和第二有源区域在平面图中被第二绝缘层包围，所述第二绝缘层穿过所述半导体层和所述第一绝缘层而到达所述半导体衬底；
(c)在所述半导体衬底中形成半导体区域以包括所述第一有源区域和所述第二有源区域；
(d)去除所述第二有源区域中的所述半导体层和所述第一绝缘层；以及
(e)在所述第一有源区域中，经由第三绝缘层在所述半导体层上方形成第一导体层，
其中所述第一电容元件包括所述半导体层、所述第三绝缘层和所述第一导体层，
其中所述第二电容元件包括所述半导体区域、所述第一绝缘层和所述半导体层，以及
其中所述半导体衬底和所述半导体层中的每个都包括单晶硅层。
14.根据权利要求13所述的半导体器件的制造方法，
其中在步骤(e)中，在平面图中，在所述第一有源区域中的所述半导体层中形成由所述第一导体层覆盖的第一区域和从所述第一导体层露出的第二区域，
所述制造方法还包括以下步骤：
(f)形成要耦合到所述第一导体层和所述半导体区域的第一布线，并且在所述第二区域中形成要耦合到所述半导体层的第二布线。
15.一种半导体器件的制造方法，包括以下步骤：
(a)提供衬底，所述衬底具有半导体衬底、在所述半导体衬底上方形成的第一绝缘层以及在所述第一绝缘层上方形成的半导体层，并且所述衬底在所述半导体衬底的主表面中还具有：要形成第一电容元件和第二电容元件的第一区域、要形成第一MISFET的第二区域以及要形成第二MISFET的第三区域；
(b)去除所述第三区域中的所述半导体层和所述第一绝缘层；
(c)在所述第一区域中的所述半导体衬底中形成半导体区域；
(d)在所述第一区域中的所述半导体层上方和在所述第三区域中的所述半导体衬底上方形成第二绝缘层；
(e)在所述第二区域中的所述半导体层上方形成厚度小于所述第二绝缘层的第三绝缘层；
(f)分别在所述第一区域中的所述第二绝缘层上方形成第一导体层，在所述第二区域中的所述第三绝缘层上方形成第二导体层，以及在所述第三区域中的所述第二绝缘层上方形成第三导体层；
(g)在所述第二区域中，在所述第二导体层的两端处的所述半导体层中形成第二半导体区域；和
(h)在所述第三区域中，在所述第三导体层的两端处的所述半导体衬底中形成第三半导体区域，
其中，在所述第一区域中，所述第一电容元件包括所述半导体层、所述第二绝缘层和所述第一导体层，
其中，在所述第一区域中，所述第二电容元件包括所述半导体区域、所述第一绝缘层和所述半导体层，以及
其中所述半导体衬底和所述半导体层中的每个都包括单晶硅层。
16.根据权利要求15所述的半导体器件的制造方法，
其中所述第一绝缘层包括第一氧化硅层。
17.根据权利要求15所述的半导体器件的制造方法，
其中所述第二绝缘层包括第二氧化硅层。
18.根据权利要求15所述的半导体器件的制造方法，
其中所述第二绝缘层包括第一氮化硅层。
19.根据权利要求15所述的半导体器件的制造方法，
其中所述第二绝缘层包括第三氧化硅层、第二氮化硅层和第四氧化硅层的层叠结构。
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