CN108807375B - 微型显示装置和显示集成电路 - Google Patents

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Abstract

提供了一种微型显示装置和显示集成电路。微型显示装置的实施方式包括：硅基板；具有布置在硅基板的像素阵列区域中的多个子像素的像素阵列；和位于硅基板的电路区域中的驱动器电路，电路区域设置在硅基板的像素阵列区域的周围，其中像素阵列区域中的晶体管的全部或一些和电路区域中的晶体管具有不同的电流‑电压传输特性，由此具有出色的驱动性能和显示性能。

Description

微型显示装置和显示集成电路
相关申请的交叉引用
本申请要求2017年5月2日提交的韩国专利申请No.10-2017-0056187的优先权，为了所有目的通过参考将该专利申请结合在此，如同在此完全阐述一样。
技术领域
本发明的实施方式涉及一种显示装置，尤其涉及一种微型显示装置和显示集成电路。
背景技术
显示装置包括其上布置有多个子像素的显示面板和用于驱动子像素的各种驱动器电路，比如源极驱动器电路和栅极驱动器电路。
在相关技术的显示装置的显示面板中，晶体管以及各种电极和信号线安装在玻璃板上，可以以集成电路实现的驱动器电路安装在印刷电路上并通过印刷电路电连接至显示面板。
这种基本结构适合于大型显示装置，但不适合于小型显示装置。
此外，近来，已开发了要求小型显示装置的各种电子装置，比如虚拟现实装置和增强现实装置。
然而，目前，仍未开发出具有适合于比如虚拟现实装置和增强现实装置之类的电子装置的结构或出色显示性能的小型显示装置。
发明内容
因此，本发明的实施方式旨在提供一种基本上克服了由于相关技术的限制和缺点而导致的一个或多个问题的微型显示装置和显示集成电路。
本发明的一个目的是提供一种微型显示装置和显示集成电路。
本发明的另一个目的是提供一种具有出色驱动能力和显示性能的微型显示装置和显示集成电路。
本发明的另一个目的是提供一种像素阵列和驱动器电路全都设置在硅基板上的微型显示装置和显示集成电路。
本发明的另一个目的是提供一种具有多晶体管特性的微型显示装置和显示集成电路。
本发明的另一个目的是提供一种具有多晶体管结构的微型显示装置和显示集成电路。
在下面的描述中将列出其它特征和方面，这些特征和方面的一部分从下面的描述将是显而易见的，或者可通过在此提供的发明构思的实施领会到。通过在说明书或其衍生物、权利要求书以及附图中具体指出的结构可实现和获得本发明构思的其他特征和方面。
为了实现本发明构思的这些和其他方面，如在此具体化和概括描述的，一种微型显示装置包括：硅基板；包括布置在所述硅基板的像素阵列区域中的多个子像素的像素阵列；和设置在所述硅基板的电路区域中的驱动器电路。
在所述微型显示装置中，所述电路区域可位于所述像素阵列区域的周围。
所述像素阵列区域中的晶体管的全部或一些和所述电路区域中的晶体管具有不同的电流-电压传输特性(晶体管特性)。
所述电路区域中的晶体管的电流-电压传输特性表明晶体管的源极节点与漏极节点之间传输的电流的特性(控制特性)并且可被定义为表明根据电压变化的电流变化的第一电流-电压传输曲线，所述像素阵列区域中的晶体管的电流-电压传输特性可被定义为表明根据电压变化的电流变化的第二电流-电压传输曲线。
所述第二电流-电压传输曲线中的电流变化区段中的斜度可小于所述第一电流-电压传输曲线中的电流变化区段中的斜度。
在所述微型显示装置，所述像素阵列区域中的晶体管的电流-电压传输特性可与所述电路区域中的晶体管的电流-电压传输特性不同。
在所述微型显示装置，所述像素阵列区域中的晶体管和所述电路区域中的晶体管可以是不同种类的晶体管。
可选地，在所述微型显示装置，所述像素阵列区域中的晶体管和所述电路区域中的晶体管可以是相同种类的晶体管。
在这种情形中，所述电路区域中的晶体管的掺杂浓度和所述像素阵列区域中的晶体管的掺杂浓度可彼此不同。
可选地，所述电路区域中的晶体管的沟道特性值(或半导体特性值)和所述像素阵列区域中的晶体管的沟道特性值(或半导体特性值)彼此不同。
可选地，所述电路区域中的晶体管的掺杂浓度和所述像素阵列区域中的晶体管的掺杂浓度可彼此不同，并且所述像素阵列区域中的晶体管的沟道特性值(或半导体特性值)和所述电路区域中的晶体管的沟道特性值(或半导体特性值)也可彼此不同。
所述沟道特性值可包括沟道长度(或半导体长度)、沟道宽度(或半导体宽度)和沟道厚度(或半导体厚度)中的一个或多个。
所述电路区域中的晶体管可以是金属氧化物半导体场效应晶体管(MOSFET)，所述像素阵列区域中的晶体管可以是薄膜晶体管(TFT)。
所述电路区域中的晶体管和所述像素阵列区域中的晶体管可以是具有不同电流-电压传输特性的MOSFET。
在这种情形中，所述电路区域中的晶体管的掺杂浓度和所述像素阵列区域中的晶体管的掺杂浓度可彼此不同。
所述电路区域中的晶体管的掺杂浓度可高于所述像素阵列区域中的晶体管的掺杂浓度。
所述电路区域中的晶体管的沟道长度或半导体长度与所述像素阵列区域中的晶体管的沟道长度或半导体长度可彼此不同。
所述电路区域中的晶体管的沟道长度或半导体长度可小于所述像素阵列区域中的晶体管的沟道长度或半导体长度。
在所述硅基板上在所述电路区域与所述像素阵列区域之间可存在虚拟区域，并且在所述硅基板的虚拟区域中可存在虚拟像素，所述虚拟像素包括像素电极和与所述像素阵列区域中的晶体管具有相同的电流-电压传输特性的晶体管。
在另一个方面中，一种显示集成电路，包括：硅基板；布置在所述硅基板的像素阵列区域中的多个子像素；和设置在所述硅基板的电路区域中的驱动器电路。
在所述显示集成电路中，所述电路区域可位于所述像素阵列区域的周围。
在所述显示集成电路中，所述像素阵列区域中的晶体管的电流-电压传输特性可与所述电路区域中的晶体管的电流-电压传输特性不同。
在所述显示集成电路中，所述像素阵列区域中的晶体管和所述电路区域中的晶体管可以是不同种类的晶体管。
在所述显示集成电路中，所述像素阵列区域中的晶体管和所述电路区域中的晶体管可以是相同种类的晶体管。
在这种情形中，所述电路区域中的晶体管的掺杂浓度和所述像素阵列区域中的晶体管的掺杂浓度可彼此不同。
可选地，所述像素阵列区域中的晶体管的沟道长度或半导体长度与所述电路区域中的晶体管的沟道长度或半导体长度可彼此不同。
可选地，所述电路区域中的晶体管的掺杂浓度和所述像素阵列区域中的晶体管的掺杂浓度可彼此不同，并且所述像素阵列区域中的晶体管的沟道长度或半导体长度与所述电路区域中的晶体管的沟道长度或半导体长度也可彼此不同。
上述实施方式可提供一种微型显示装置和显示集成电路。
实施方式可提供一种具有出色驱动能力和显示性能的微型显示装置和显示集成电路。
实施方式提供一种像素阵列和驱动电路全都设置在硅基板上的微型显示装置和显示集成电路。
实施方式可提供一种具有多晶体管特性的微型显示装置和显示集成电路。
实施方式可提供一种具有多晶体管结构的微型显示装置和显示集成电路。
应当理解，前面的大体性描述和下面的详细描述都是示例性的和解释性的，旨在对所要求保护的本发明构思提供进一步的解释。
附图说明
被包括用来给本发明提供进一步理解并且并入本申请组成本申请一部分的附图图解了本发明的实施方式，并与说明书一起用于解释各种原理。在附图中：
图1是示意性显示根据实施方式的微型显示装置的示图；
图2是显示根据实施方式的微型显示装置的硅基板的两个区域的示图；
图3是显示根据实施方式的微型显示装置和硅晶片的示图；
图4是显示根据实施方式的微型显示装置的子像素的结构的示例图；
图5是显示根据实施方式的微型显示装置的子像素的结构的另一示例图；
图6是图解根据实施方式的微型显示装置的多晶体管特性的示图；
图7是显示根据实施方式的微型显示装置中的电路区域中的晶体管的电流-电压特性(晶体管特性)的I-V传输曲线；
图8是显示根据实施方式的微型显示装置中的像素阵列区域中的晶体管的电流-电压特性(晶体管特性)的I-V传输曲线；
图9是图解根据实施方式的微型显示装置的第一多晶体管结构的示图；
图10是显示根据实施方式的微型显示装置的第一多晶体管结构的示例性剖面图；
图11是显示根据实施方式的微型显示装置的第二多晶体管结构的示图；
图12和13是显示根据实施方式的微型显示装置的两个示例性第二多晶体管结构的剖面图；
图14是显示根据实施方式的微型显示装置的硅基板的三个区域的示图；
图15是根据实施方式的微型显示装置的第一多晶体管结构中的电路区域、虚拟区域和像素阵列区域的剖面图；
图16是根据实施方式的微型显示装置的第二多晶体管结构中的电路区域、虚拟区域和像素阵列区域的剖面图；
图17是显示在根据实施方式的微型显示装置中形成有机发光二极管和封装层的部分的剖面图；
图18到21显示了在根据实施方式的微型显示装置中的电路区域中形成晶体管以及在像素阵列区域中形成晶体管和像素电极的工艺的示例；以及
图22和23是显示根据实施方式的微型显示装置的子像素的结构的其他示例图。
具体实施方式
下文中，将参照附图详细描述本发明的一些实施方式。当用参考标记指代图的要素时，尽管显示在不同的图中时，但仍由相同的参考标记指代相同的要素。此外，在本发明下面的描述中，当对本文涉及的已知功能和构造的详细描述反而会使本发明的主旨不清楚时，将省略其详细描述。
此外，在描述本发明的组件时，在此可使用诸如“第一”、“第二”、“A”、“B”、“(a)”、“(b)”等之类的术语。这些术语的每一个不用来限定相应组件的本质、等级或次序，而是仅用于区分相应组件与其他组件。在描述某一结构要素“连接至”、“耦接至”或“接触”另一结构要素的情形中，应当解释为除了该某一结构要素直接连接至或直接接触该另一结构要素以外，其他结构要素可“连接至”、“耦接至”或“接触”这些结构要素。
图1是示意性显示根据实施方式的微型显示装置1的示图。
参照图1，根据实施方式的微型显示装置1可具有背板(backplane)结构，其中像素阵列100和各种驱动器电路设置在硅基板10上。
在本申请中，术语“微型(micro)”可指微型显示装置1尺寸较小或者可指微型显示装置1尺寸不小，但通过精细制造工艺制成。
图2是显示根据实施方式的微型显示装置1的硅基板10的两个区域的示图。
硅基板10可以是p型或n型基板。在本申请中，“p”是指空穴，“n”是指电子。
硅基板10可具有像素阵列区域PAZ和电路区域CZ。
因此，根据实施方式的微型显示装置1可包括布置在硅基板10的像素阵列区域PAZ上的多个子像素SP的像素阵列100、以及设置在硅基板10的电路区域CZ中的驱动器电路。
硅基板10的电路区域CZ可位于硅基板10的像素阵列区域PAZ的周围。
在硅基板10的像素阵列区域PAZ中，不仅可设置多个子像素SP，而且还可设置用于向子像素SP提供各种信号和电压的信号线。
信号线可包括用于传输对应于图像信号的数据电压的数据线和用于传输扫描信号(栅极信号)的栅极线。
设置在硅基板10的像素阵列区域PAZ中的信号线可进一步包括用于传输驱动电压的驱动电压线，根据情况，信号线可进一步包括用于传输基准电压或感测电压的感测线。
设置在硅基板10的像素阵列区域PAZ中的信号线可电连接至位于硅基板10的电路区域CZ中的驱动器电路。
设置在硅基板10的电路区域CZ中的驱动器电路可包括用于驱动数据线的源极驱动器电路110、用于驱动栅极线的栅极驱动器电路120、以及控制源极驱动器电路110和栅极驱动器电路120等的操作的控制电路130。
源极驱动器电路110还被称为数据驱动器电路或源极驱动器IC(SDIC)。栅极驱动器电路120还被称为扫描驱动器电路或栅极驱动器IC(GDIC)。控制电路130可以是时序控制器或包括时序控制器的控制器。
设置在硅基板10的电路区域CZ中的驱动器电路可进一步包括用于向其他电路110、120和130或者向像素阵列100提供用于驱动布置在硅基板10的像素阵列区域PAZ中的子像素SP的各种信号和电压的电源电路140等。
电源电路140可包括电源发生器，比如DC-DC转换器。
设置在硅基板10的电路区域CZ中的驱动器电路可进一步包括用于电连接、信号输入/输出或与其他电子组件进行通信的一个或多个接口。
接口例如可包括低压差分信令(LVDS)接口、移动行业处理器接口(MIPI)和串行接口中的一种或多种。
根据上面的描述，由于不仅像素阵列100，而且诸如源极驱动器电路110、栅极驱动器电路120、控制电路130和电源电路140之类的驱动器电路全都设置在硅基板10上，所以可减小装置尺寸并且可快速容易地执行制造工艺。
电路区域CZ可形成在像素阵列区域PAZ的一侧、两侧或三侧处或者可围绕像素阵列区域PAZ的外侧形成。
源极驱动器电路110可仅形成在像素阵列区域PAZ的一侧或两侧(上下或左右)处。
栅极驱动器电路120可仅形成在像素阵列区域PAZ的一侧或两侧(左右或上下)处。
图3是显示根据实施方式的微型显示装置1和硅晶片(silicon wafer)的示图。
可通过硅晶片的制造工艺制造上面简要描述的根据各实施方式的微型显示装置1的整体或一部分。
在这方面，根据各实施方式的微型显示装置1的整体或一部分可认为是通过硅晶片制造工艺(半导体工艺)形成的一种集成电路。
因此，根据各实施方式的微型显示装置1的整体或一部分可被称为显示集成电路。
例如，根据实施方式的显示集成电路可包括硅基板10、布置在硅基板10的像素阵列区域PAZ中的子像素SP、以及设置在围绕硅基板10的像素阵列区域PAZ形成的电路区域CZ中的驱动器电路。
如上所述，由于根据各实施方式的微型显示装置1的整体或一部分通过硅晶片制造工艺形成，所以可精确、容易且便利地制造装置。
根据各实施方式的微型显示装置1可以是有机发光二极管(OLED)显示器或者可以是其他类型的显示器，比如液晶显示器。
在下面的描述中假设根据各实施方式的微型显示装置1为OLED显示器
图4是显示根据实施方式的微型显示装置1的子像素的结构的示例图。在根据实施方式的微型显示装置1中，多个子像素SP的每一个可包括有机发光二极管OLED；用于驱动有机发光二极管OLED的驱动器晶体管DRT；第一晶体管T1，第一晶体管T1电连接在数据线DL与第一节点N1之间，第一节点N1是驱动器晶体管DRT的栅极节点；和电容器Cst，电容器Cst电连接在驱动器晶体管DRT的第一节点N1与第二节点N2之间，第二节点N2是驱动器晶体管DRT的源极节点或漏极节点。
有机发光二极管OLED可由第一电极、有机发光层和第二电极构成。
有机发光二极管OLED的第一电极可以是阳极(或阴极)，有机发光二极管OLED的第二电极可以是阴极(或阳极)。
基础电压ELVSS可施加至有机发光二极管OLED的第二电极。
驱动器晶体管DRT包括作为电节点的第一节点N1、第二节点N2和第三节点N3。
在驱动器晶体管DRT中，第一节点N1是栅极节点并且可电连接至第一晶体管T1的源极节点或漏极节点。第二节点N2是源极节点或漏极节点并且可电连接至有机发光二极管OLED的第一电极。第三节点N3电连接至驱动电压线DVL并且可接收驱动电压ELVDD。
第一晶体管T1通过经由栅极线GL施加至栅极节点的扫描信号SCAN导通/截止并且可电连接在数据线DL与驱动器晶体管DRT的第一节点N1之间。
在第一晶体管T1中，栅极节点可电连接至栅极线GL，漏极节点或源极节点可电连接至数据线DL，源极节点或漏极节点可电连接至驱动器晶体管DRT的第一节点N1。
第一晶体管T1通过扫描信号SCAN导通并且可将经由数据线DL提供的数据电压DATA传输至驱动器晶体管DRT的第一节点N1。
图5是显示根据实施方式的微型显示装置1的子像素的结构的另一示例图。
参照图5，在根据实施方式的微型显示装置1中，每个子像素SP可进一步包括第二晶体管T2，第二晶体管T2电连接在感测线SL与驱动器晶体管DRT的第二节点N2之间。
在第二晶体管T2中，栅极节点可电连接至栅极线GL，漏极节点或源极节点可电连接至感测线SL，源极节点或漏极节点可电连接至驱动器晶体管DRT的第二节点N2。
可通过提供至栅极节点的扫描信号SCAN控制第二晶体管T2导通/截止。
在图5所示的子像素的结构中，第一晶体管T1的栅极节点和第二晶体管T2的栅极节点可彼此电连接，二者可连接至一条栅极线GL。
在这种情形中，第一晶体管T1的栅极节点和第二晶体管T2的栅极节点可一起接收扫描信号SCAN。
或者，第一晶体管T1的栅极节点和第二晶体管T2的栅极节点可单独连接至不同的栅极线GL。
在这种情形中，第一晶体管T1的栅极节点和第二晶体管T2的栅极节点可单独接收扫描信号SCAN。
第二晶体管T2可导通并将基准电压VSS施加至驱动器晶体管DRT的第二节点N2。
第二晶体管T2也可截止并使驱动器晶体管DRT的第二节点N2电浮置。
如上所述，可通过第二晶体管T2和感测线SL控制驱动器晶体管DRT的第二节点N2处的电压状态，以适合于驱动类型和驱动情况。
驱动器晶体管DRT、第一晶体管T1和第二晶体管T2可以是n型或p型晶体管。
存储电容器Cst不是寄生电容器(例如，Csg、Cgd)而是有意设计在驱动器晶体管DRT外部的外部电容器，寄生电容器是设置在驱动器晶体管DRT的第一节点N1与第二节点N2之间的内部电容器。
可通过同一工艺制造硅基板10上的像素阵列区域PAZ中的包括晶体管的像素阵列100以及硅基板10上的电路区域CZ中的包括晶体管的驱动器电路。
在这种情形中，硅基板10上的像素阵列区域PAZ中的晶体管的电流-电压传输特性(晶体管性能或晶体管特性)和硅基板10上的电路区域CZ中的晶体管的电流-电压传输特性(晶体管性能或晶体管特性)可相同或大致相同。
在本申请中，电流-电压传输特性相同是指晶体管的电流-电压传输特性(或电流-电压传输特性值)可不完全相同，如果由于工艺误差等而在容限范围内差别较小的话，也认为是相同。例如，容限范围可以是±1％、±2％、±5％等。
例如，可以以诸如单晶硅互补金属氧化物半导体(下文中，称为“CMOS”)之类的单晶硅金属氧化物半导体场效应晶体管(下文中，称为“MOSFET”)的结构制造硅基板10上的像素阵列区域PAZ中的晶体管和硅基板10上的电路区域CZ中的晶体管。
在这种情形中，驱动器电路需要高迁移率和高性能晶体管，因此可优选的是驱动器电路由高迁移率和高性能单晶硅MOSFET构成。
然而，像素阵列100需要低迁移率和低性能晶体管，因此当像素阵列100由高迁移率和高性能单晶硅MOSFET构成时，难以控制灰度表现，就是说，显示性能可劣化。
因此，下文中描述微型显示装置1，即使像素阵列100和驱动器电路全都设置在硅基板10上时，考虑到像素阵列100和驱动器电路的操作、功能和特性，微型显示装置1具有多晶体管特性(多晶体管构成)。
就是说，在根据实施方式的微型显示装置1中，像素阵列区域PAZ中的晶体管和电路区域CZ中的晶体管具有不同的电流-电压传输特性。
图6是图解根据实施方式的微型显示装置1的多晶体管特性的示图。
参照图6，像素阵列区域PAZ中的晶体管TR-P的电流-电压传输特性和电路区域CZ中的晶体管TR-C的电流-电压传输特性可不同。
换句话说，根据实施方式的微型显示装置1可具有多晶体管特性(多TR特性)。
电流-电压传输特性(I-V传输特性)例如可称为迁移率、电特性、晶体管特性、晶体管性能、开关特性、沟道特性和电流-电压驱动特性。
如上所述，通过不同地设计硅基板10的像素阵列区域PAZ中的晶体管TR-P的电流-电压传输特性和硅基板10的电路区域CZ中的晶体管TR-C的电流-电压传输特性，可利用驱动器电路的高驱动性能提高像素阵列100的显示性能(例如，灰度表现能力)。
图7是显示根据实施方式的微型显示装置1中的电路区域CZ中的晶体管TR-C的电流-电压传输特性(电流-电压传输特性1)的I-V传输曲线，图8是显示根据实施方式的微型显示装置1中的像素阵列区域PAZ中的晶体管TR-P的电流-电压传输特性(电流-电压传输特性2)的I-V传输曲线。
图7是显示针对硅基板10的电路区域CZ中的晶体管TR-C来说，基于栅极电压Vg的变化，电流I的变化的I-V传输曲线。
就是说，电路区域CZ中的晶体管TR-C的电流-电压传输特性(电流-电压传输特性1)如图7中可定义为表明基于电压变化的电流变化的第一电流-电压传输曲线。
图8是显示针对硅基板10的像素阵列区域PAZ中的晶体管TR-P来说，基于栅极电压Vgs的变化，电流Ids的变化的I-V传输曲线。
就是说，像素阵列区域PAZ中的晶体管TR-P的电流-电压传输特性(电流-电压传输特性2)如图8中可定义为表明基于电压变化的电流变化的第二电流-电压传输曲线。
如图7和8中所示，像素阵列区域PAZ中的晶体管TR-P的第二电流-电压传输曲线中电流变化区段b中的斜度可小于电路区域CZ中的晶体管TR-C的第一电流-电压传输曲线中电流变化区段a中的斜度。
换句话说，如图7中所示，根据电路区域CZ中的晶体管TR-C的第一电流-电压传输曲线，电路区域CZ中的晶体管TR-C具有较窄的可用区域(电流根据电压变化而变化的较窄区域，即，电流变化区段a)。
然而，如图8中所示，根据像素阵列区域PAZ中的晶体管TR-P的第二电流-电压传输曲线，像素阵列区域PAZ中的晶体管TR-P具有较宽的可用区域(电流根据电压变化而变化的较宽区域，即，电流变化区段b)。
因此，由于像素阵列区域PAZ中的晶体管TR-P具有较宽的可用区域，所以通过调整电压Vgs可更容易调整电流Ids。因此，可更精确地控制有机发光二极管OLED中流动的电流的幅度，从而可提高诸如灰度表现能力之类的显示性能。
下文中描述电路区域CZ中的晶体管TR-C和像素阵列区域PAZ中的晶体管TR-P的结构被不同地设计以实现多晶体管特性(多电流-电压传输特性)的两个示例性多晶体管结构。
图9是图解根据实施方式的微型显示装置1的第一多晶体管结构的示图，图10是显示根据实施方式的微型显示装置1的第一多晶体管结构的示例性剖面图。
第一多晶体管结构是以具有电流-电压传输特性1(图7)的晶体管的种类(类型)设计电路区域CZ中的晶体管TR-C而以具有电流-电压传输特性2(图8)的晶体管的种类(类型)设计像素阵列区域PAZ中的晶体管TR-P的多晶体管结构。
如图9和10中举例说明的，作为第一多晶体管结构的示例，电路区域CZ中的晶体管TR-C是具有电流-电压传输特性1(图7)的MOSFET。像素阵列区域PAZ中的晶体管TR-P可以是具有电流-电压传输特性2(图8)的薄膜晶体管(下文中，称为“TFT”)。
然而，在本实施方式中，TFT不是形成在玻璃基板上，而是形成在硅基板10上。
MOSFET和TFT在基本原理操作方面是不同的。例如，电流开始流动的阶段在MOSFET和TFT中可不同。就是说，在TFT中电流在累积阶段(accumulation step)中流动，但是在MOSFET中电流在反转阶段(inversion step)中流动。
因此，可通过将硅基板10的像素阵列区域PAZ中的晶体管TR-P设计为能够具有电流-电压传输特性2的TFT来提高显示性能(例如，灰度表现能力)。
像素阵列区域PAZ中的晶体管TR-P是TFT，根据半导体(沟道)特性和种类，其可以是各种TFT，比如非晶硅TFT、诸如低温多晶硅(LTPS)之类的多晶硅TFT、氧化物TFT和有机TFT的其中之一。
此外，像素阵列区域PAZ中的晶体管TR-P就结构而言可以是各种TFT，比如交错型TFT、平面型TFT、共面型TFT和反向共面型TFT。
此外，像素阵列区域PAZ中的晶体管TR-P根据栅极位置可以是顶栅TFT或底栅TFT。
根据上面的描述，可通过将硅基板10的像素阵列区域PAZ中的晶体管TR-P设计为适于显示的各种TFT来提高像素阵列100的显示性能(例如，灰度表现能力)。
参照图10描述电路区域CZ和像素阵列区域PAZ的剖面结构。
首先，描述硅基板10的电路区域CZ的剖面结构。
例如，硅基板10是p基板。
在硅基板10上，设置第一电路侧绝缘层1001c并且在没有第一电路侧绝缘层1001c的区域中设置半导体。
栅极电极G设置在半导体上。
第二电路侧绝缘层1003c设置在第一电路侧绝缘层1001c和栅极电极G的上方。
通过经由第二电路侧绝缘层1003c形成的接触孔形成源极电极S和漏极电极D，并且在硅基板10上与源极电极S和漏极电极D对应的位置处形成n+源极区域、n+漏极区域、p+源极区域和p+漏极区域。
接触金属CM通过经由第二电路侧绝缘层1003c形成的接触孔连接至栅极电极G。
第三电路侧绝缘层1005c形成在其上。
电路侧平坦化层1007c形成在第三电路侧绝缘层1005c上。
图10中所示的硅基板10的电路区域CZ中的晶体管TR-C是包括n沟道MOSFET(n-MOS晶体管)和p沟道MOSFET(p-MOS晶体管)的CMOS。
n沟道形成在n+源极区域与n+漏极区域之间。p沟道形成在p+源极区域与p+漏极区域之间。
MOSFET可直接形成在硅基板10上，但可以以阱形成。根据硅基板10的类型(n型或p型)和MOSFET的类型，阱可以是p阱(p型阱)或n阱(n型阱)。
例如，如图10中所示，为了在p型硅基板10上形成p沟道MOSFET，在p型硅基板10上形成对应于n型区域(n区域)的n阱(n型阱)并且在n阱上形成p沟道MOSFET。
因此，在形成p沟道MOSFET(p-MOS晶体管)的区域中，在p+源极区域和p+漏极区域外侧可存在n阱。
因此，为了在n型硅基板10上形成n沟道MOSFET，在n型硅基板10上形成对应于p型区域(p区域)的p阱(p型阱)并且在p阱上形成n沟道MOSFET。
接下来，描述硅基板10的像素阵列区域PAZ的剖面结构。
栅极电极G设置在硅基板10上。
第二像素侧绝缘层1003p设置在栅极电极G上方。
半导体(例如，a-Si)设置在第二像素侧绝缘层1003p上。半导体(例如，a-Si)和栅极电极G彼此垂直交叠。
源极电极S和漏极电极D分别形成在半导体(例如，a-Si)的第一端和第二端处。
第三像素侧绝缘层1005p形成在其上。
接触金属CM通过经由第三像素侧绝缘层1005p形成的接触孔连接至源极电极S或漏极电极D。
像素侧平坦化层1007p形成在其上。
第一电极E1(可以是有机发光二极管OLED的阳极)通过像素侧平坦化层1007p的接触孔连接至接触金属CM，从而可连接至源极电极S或漏极电极D。
根据半导体(沟道)特性和种类，图10中所示的作为硅基板10的像素阵列区域PAZ中的晶体管TR-P的TFT可以是各种TFT比如非晶硅(a-Si)TFT、诸如低温多晶硅(LTPS)之类的多晶硅TFT、氧化物TFT和有机TFT的其中之一。
第二电路侧绝缘层1003c和第二像素侧绝缘层1003p可以是在同一工艺中制备的相同层或者可以是在不同工艺中制备的不同层。
第三电路侧绝缘层1005c和第三像素侧绝缘层1005p可以是在同一工艺中制备的同一层或者可以是在不同工艺中制备的不同层。
电路侧平坦化层1007c和像素侧平坦化层1007p可以是在同一工艺中制备的相同层或者可以是在不同工艺中制备的不同层。
图11是显示根据实施方式的微型显示装置1的第二多晶体管结构的示图。图12和13是显示根据实施方式的微型显示装置1的两个示例性第二多晶体管结构的剖面图。
第二多晶体管结构是通过将电路区域CZ中的晶体管TR-C和像素阵列区域PAZ中的晶体管TR-P设计为相同种类的晶体管但使具体结构和工艺不同，电路区域CZ中的晶体管TR-C和像素阵列区域PAZ中的晶体管TR-P具有不同的电流-电压传输特性的多晶体管结构。
例如，电路区域CZ中的晶体管TR-C和像素阵列区域PAZ中的晶体管TR-P可以是MOSFET的相同晶体管类型。
然而，作为电路区域CZ中的晶体管TR-C的MOSFET和作为像素阵列区域PAZ中的晶体管TR-P的MOSFET可具有不同的电流-电压传输特性。
如上所述，当电路区域CZ中的晶体管TR-C和像素阵列区域PAZ中的晶体管TR-P被设计为MOSFET的相同晶体管类型时，电路区域CZ中的晶体管TR-C和像素阵列区域PAZ中的晶体管TR-P可在同一工艺中形成。
参照图12，电路区域CZ的剖面结构与参照图10描述的相同。
参照图12和13，像素阵列区域PAZ可以以与电路区域CZ相同的方式形成。
在硅基板10上，设置第一像素侧绝缘层1001p并且在没有第一像素侧绝缘层1001p的区域中设置半导体。
栅极电极G设置在半导体上。
第二像素侧绝缘层1003p设置在第一像素侧绝缘层1001p和栅极电极G的上方。
通过经由第二像素侧绝缘层1003p形成的接触孔形成源极电极S和漏极电极D，并且在硅基板10上与源极电极S和漏极电极D对应的位置处形成n+源极区域和n+漏极区域。
可选地，根据沟道类型，可在硅基板10上与源极电极S和漏极电极D对应的位置处形成p+源极区域和p+漏极区域。
接触金属CM通过经由第二像素侧绝缘层1003p形成的接触孔连接至栅极电极G。
第三像素侧绝缘层1005p形成在其上。
接触金属CM可通过第三像素侧绝缘层1005p的接触孔连接至源极电极S或漏极电极D。
像素侧平坦化层1007p形成在第三像素侧绝缘层1005p上。
第一电极E1(可以是有机发光二极管OLED的阳极)通过像素侧平坦化层1007p的接触孔连接至接触金属CM，从而可连接至源极电极S或漏极电极D。
第一电路侧绝缘层1001c和第一像素侧绝缘层1001p可以是在同一工艺中制备的相同层或者可以是在不同工艺中制备的不同层。
第二电路侧绝缘层1003c和第二像素侧绝缘层1003p可以是在同一工艺中制备的相同层或者可以是在不同工艺中制备的不同层。
第三电路侧绝缘层1005c和第三像素侧绝缘层1005p可以是在同一工艺中制备的相同层或者可以是在不同工艺中制备的不同层。
电路侧平坦化层1007c和像素侧平坦化层1007p可以是在同一工艺中制备的相同层或者可以是在不同工艺中制备的不同层。作为参考，本申请中描述的平坦化层也可以是一种绝缘层。
如上所述，为了将电路区域CZ中的晶体管TR-C和像素阵列区域PAZ中的晶体管TR-P设计为MOSFET的相同晶体管类型并对电路区域CZ中的晶体管TR-C和像素阵列区域PAZ中的晶体管TR-P赋予不同的电流-电压传输特性，可改变工艺(可调整注入条件)以使掺杂浓度不同，或者可改变结构以改变沟道长度等。
参照图12，电路区域CZ中的晶体管TR-C和像素阵列区域PAZ中的晶体管TR-P的掺杂浓度可彼此不同。
例如，电路区域CZ中的晶体管TR-C的掺杂浓度可高于像素阵列区域PAZ中的晶体管TR-P的掺杂浓度。
如上所述，通过使电路区域CZ中的晶体管TR-C和像素阵列区域PAZ中的晶体管TR-P的掺杂浓度不同并且使电路区域CZ中的晶体管TR-C的掺杂浓度高于像素阵列区域PAZ中的晶体管TR-P的掺杂浓度，作为电路区域CZ中的晶体管TR-C的MOSFET可具有电流-电压传输特性1，而作为像素阵列区域PAZ中的晶体管TR-P的MOSFET可具有电流-电压传输特性2。
为了使电路区域CZ中的晶体管TR-C具有电流-电压传输特性1并且使像素阵列区域PAZ中的晶体管TR-P具有电流-电压传输特性2，可调整作为电路区域CZ中的晶体管TR-C的MOSFET的沟道特性值或半导体特性值、以及作为像素阵列区域PAZ中的晶体管TR-P的MOSFET的沟道特性值或半导体特性值。
例如，沟道特性值可包括沟道长度、沟道宽度和沟道厚度中的一个或多个。半导体特性值可包括半导体长度、半导体宽度和半导体厚度中的一个或多个。
不仅可使用沟道特性值，而且还可使用电子电路领域中可使用的各种方法来控制电流-电压传输特性。
参照图13，电路区域CZ中的晶体管TR-C的沟道长度Lc或对应于沟道长度Lc的半导体长度、与像素阵列区域PAZ中的晶体管TR-P的沟道长度Lp或对应于沟道长度Lp的半导体长度可彼此不同。
例如，电路区域CZ中的晶体管TR-C的沟道长度Lc或对应于沟道长度Lc的半导体长度可小于像素阵列区域PAZ中的晶体管TR-P的沟道长度Lp或对应于沟道长度Lp的半导体长度。
电路区域CZ中的晶体管TR-C的沟道宽度或沟道厚度(半导体宽度或半导体厚度)与像素阵列区域PAZ中的晶体管TR-P的沟道宽度或沟道厚度(半导体宽度或半导体厚度)可彼此不同。
例如，电路区域CZ中的晶体管TR-C的沟道宽度或沟道厚度(半导体宽度或半导体厚度)可大于像素阵列区域PAZ中的晶体管TR-P的沟道宽度或沟道厚度(半导体宽度或半导体厚度)。
如上所述，通过使电路区域CZ中的晶体管TR-C的沟道长度(或半导体长度)与像素阵列区域PAZ中的晶体管TR-P的沟道长度(或半导体长度)不同并且使电路区域CZ中的晶体管TR-C的沟道长度(或半导体长度)小于像素阵列区域PAZ中的晶体管TR-P的沟道长度(或半导体长度)，作为电路区域CZ中的晶体管TR-C的MOSFET可具有电流-电压传输特性1，而像素阵列区域PAZ中的晶体管TR-P可具有电流-电压传输特性2。
图14是显示根据实施方式的微型显示装置1的硅基板10的三个区域的示图。图15是根据实施方式的微型显示装置1的第一多晶体管结构中的电路区域CZ、虚拟区域DZ和像素阵列区域PAZ的剖面图。图16是根据实施方式的微型显示装置1的第二多晶体管结构中的电路区域CZ、虚拟区域DZ和像素阵列区域PAZ的剖面图。
参照图14，在硅基板10中，在电路区域CZ与像素阵列区域PAZ之间可存在虚拟区域DZ。
在硅基板10的虚拟区域DZ中可存在像素阵列区域PAZ中设置的像素电极(可对应于第一电极E1)。
根据情况，如图15和16中所示，在硅基板10的虚拟区域DZ中可存在虚拟像素，虚拟像素包括像素电极(可对应于第一电极E1)和与像素阵列区域PAZ中设置的晶体管TR-P具有相同的电流-电压传输特性的晶体管。
设置在虚拟像素中的晶体管可通过与像素阵列区域PAZ中的晶体管TR-P相同的工艺被制成与之相同的类型。
如图15中所示，设置在虚拟像素中的晶体管可通过与作为像素阵列区域PAZ中的晶体管TR-P的TFT相同的工艺被制成与之相同的类型。
如图16中所示，设置在虚拟像素中的晶体管可通过与作为像素阵列区域PAZ中的晶体管TR-P的MOSFET相同的工艺被制成与之相同的类型。
设置在虚拟像素中的晶体管和各种电极基本上不执行开关操作。
各种虚拟配线可设置在硅基板10的虚拟区域DZ中，并且可不向虚拟配线施加信号和电压。
如果对像素阵列100的显示操作没有不良影响，则为了电压稳定等，可向硅基板10的虚拟区域DZ中的电极和虚拟配线施加比电压(specific voltage)(例如，地电压)。
用于将来自驱动器电路的电压或信号传输至像素阵列100的传输信号线可设置在硅基板10的虚拟区域DZ中。
如果在电路区域CZ与像素阵列区域PAZ之间不存在虚拟区域DZ，则当在像素阵列区域PAZ中形成各种电极、各种配线、晶体管和子像素时，存在于像素阵列100外部的各种电极、各种配线、晶体管和子像素在形状、结构、物性和特性方面可能与存在于像素阵列100内部的各种电极、各种配线、晶体管和子像素稍微不同。因此，显示性能也可劣化。
然而，如上所述，由于在电路区域CZ与像素阵列区域PAZ之间存在虚拟区域并且像素阵列区域PAZ延伸至虚拟区域DZ，所以存在于像素阵列100外部的各种电极、各种配线、晶体管和子像素可在形状、结构、物性和特性方面保持与存在于像素阵列100内部的各种电极、各种配线、晶体管和子像素相同。因此，还可提高显示性能。
图17是显示在根据实施方式的微型显示装置1中形成有机发光二极管OLED和封装层ENCAP的部分的剖面图。
如上所述，MOSFET形成在硅基板10的电路区域CZ中并且TFT或MOSFET形成在硅基板10的像素阵列区域PAZ中。
例如，在硅基板10的电路区域CZ中形成MOSFET并且在硅基板10的像素阵列区域PAZ中形成TFT或MOSFET之后，可形成绝缘层并且有机发光二极管OLED的第一电极E1可通过绝缘层的接触孔电连接至像素阵列区域PAZ中的TFT或MOSFET。
此外，可在像素阵列区域PAZ中在与有机发光二极管OLED的阳极(或阴极)对应的第一电极E1的上方形成平坦化层。
在像素阵列区域PAZ中的平坦化层上形成与有机发光二极管OLED的阴极(或阳极)对应的第二电极E2。
用于防止水分、空气等的渗透的封装层ENCAP可存在于硅基板10的电路区域CZ和像素阵列区域PAZ二者中。
换句话说，封装层ENCAP可设置在第二电极E2上并且可从像素阵列区域PAZ延伸至电路区域CZ。
如上所述，由于封装层ENCAP从像素阵列区域PAZ延伸至电路区域CZ，所以不仅可保护像素阵列区域PAZ中的像素阵列100而且还可保护电路区域CZ中的驱动器电路免受水分、空气等的影响。
图18到21显示了在根据实施方式的微型显示装置1中的电路区域CZ中形成晶体管TR-C，在像素阵列区域PAZ中形成晶体管TR-P和像素电极的工艺的示例。
参照图18，第二多晶体管结构的制造工艺(工艺1)可按照第一步骤和第二步骤进行，第一步骤是在同一工艺中同时形成硅基板10的电路区域CZ中的MOSFET和硅基板10的像素阵列区域PAZ中的MOSFET，第二步骤是形成绝缘层并在绝缘层上放置有机发光二极管OLED。
可由显示器制造商或半导体制造商执行第一步骤和第二步骤二者。
根据情况，可由半导体制造商执行第一步骤，并且可由显示器制造商执行第二步骤。
参照图19，第一多晶体管结构的制造工艺(工艺2)可按照第一步骤和第二步骤进行，第一步骤是同时或单独形成硅基板10的电路区域CZ中的MOSFET和像素阵列区域PAZ中的TFT，第二步骤是形成绝缘层并在绝缘层上放置有机发光二极管OLED。
可由显示器制造商或半导体制造商执行第一步骤和第二步骤二者。
根据情况，可由半导体制造商执行第一步骤，并且可由显示器制造商执行第二步骤。
根据图18和19的制造工艺(工艺1和2)，可在同一步骤中在硅基板10的电路区域CZ和像素阵列区域PAZ中形成晶体管。
参照图20，第一多晶体管结构的另一制造工艺(工艺3)可按照第一步骤、第二步骤和第三步骤进行，第一步骤是在硅基板10的电路区域CZ中形成MOSFET等，第二步骤是形成平坦化层，然后在硅基板10的像素阵列区域PAZ中的相应位置处形成TFT，第三步骤是将有机发光二极管OLED放置在其上。
可由显示器制造商或半导体制造商全部执行第一步骤、第二步骤和第三步骤。
根据情况，可由半导体制造商执行第一步骤，并且可由显示器制造商执行第二步骤和第三步骤。
图20的制造工艺(工艺3)是首先在硅基板10的电路区域CZ中形成MOSFET等，然后在硅基板10的像素阵列区域PAZ中形成TFT的方法。
参照图21，第一多晶体管结构的另一制造工艺(工艺4)可按照第一步骤、第二步骤和第三步骤进行，第一步骤是在硅基板10的像素阵列区域PAZ中形成TFT，第二步骤是形成平坦化层，然后在硅基板10的电路区域CZ中的平坦化层上方的相应位置处形成MOSFET等，第三步骤是形成绝缘层并在绝缘层上放置有机发光二极管OLED。
可由显示器制造商或半导体制造商全部执行第一步骤、第二步骤和第三步骤。
根据情况，可由显示器制造商执行第一步骤，可由半导体制造商执行第二步骤，并且可由显示器制造商执行第三步骤。
图21的制造工艺(工艺4)是首先在硅基板10的像素阵列区域PAZ中形成TFT，然后在硅基板10的电路区域CZ中形成MOSFET的方法。
图22和23是显示根据实施方式的微型显示装置1的子像素的结构的其他示例图。
参照图22，在图5的子像素的结构中，可通过第一开关SW1向感测线SL施加基准电压VSS。
可通过第一开关SW1根据驱动时序控制感测线SL的电压状态。因此，还可控制驱动器晶体管DRT的第二节点N2的电压状态。
感测线SL可通过第二开关SW2连接至监测单元MU。
当第二开关SW2导通并且监测单元MU电连接至感测线SL时，监测单元MU可测量感测线SL的电压或电流。
可从感测线SL的电压或电流感测子像素的劣化程度或子像素的电状态。
子像素的劣化程度例如可以是驱动器晶体管DRT的阈值电压或迁移率，根据情况，其可以是有机发光二极管OLED的劣化程度。
子像素的电状态例如可以是有机发光二极管OLED的第一电极E1和第二电极E2的短路或开路状态。
监测单元MU可包括在源极驱动器电路110或其他驱动器电路中并且可实现为模拟-数字转换器(ADC)或电流传感器等。
参照图22，可向驱动器晶体管DRT、第一晶体管T1和第二晶体管T2中的至少一个的本体(body)施加基准电压VSS作为体电压(body voltage)。
为了向驱动器晶体管DRT、第一晶体管T1和第二晶体管T2中的至少一个的本体施加基准电压VSS作为体电压，如图23中所示，可将驱动器晶体管DRT、第一晶体管T1和第二晶体管T2中的至少一个的本体电连接至感测线SL。
设置在硅基板10的像素阵列区域PAZ中的所有晶体管在电流-电压传输特性方面都可与硅基板10的电路区域CZ中的晶体管不同。
根据情况，设置在硅基板10的像素阵列区域PAZ中的一些晶体管在电流-电压传输特性方面可与硅基板10的电路区域CZ中的晶体管不同，但设置在硅基板10的像素阵列区域PAZ中的其他一些晶体管在电流-电压传输特性方面可与硅基板10的电路区域CZ中的晶体管相同或大致相同。
例如，形成在硅基板10的像素阵列区域PAZ中的子像素中的驱动器晶体管DRT、第一晶体管T1和第二晶体管T2在电流-电压传输特性方面可全都与硅基板10的电路区域CZ中的晶体管不同。
可选地，形成在硅基板10的像素阵列区域PAZ中的子像素SP中的驱动器晶体管DRT在电流-电压传输特性方面可与硅基板10的电路区域CZ中的晶体管不同，但形成在硅基板10的像素阵列区域PAZ中的子像素SP中的第一晶体管T1和第二晶体管T2的至少之一在电流-电压传输特性方面可与硅基板10的电路区域CZ中的晶体管相同。
就是说，形成在硅基板10的像素阵列区域PAZ中的子像素SP中的驱动器晶体管DRT、第一晶体管T1和第二晶体管T2可全都是相同种类的晶体管(例如TFT或MOSFET)。
可选地，形成在硅基板10的像素阵列区域PAZ中的子像素SP中的驱动器晶体管DRT、第一晶体管T1和第二晶体管T2中的至少一个(例如，驱动器晶体管DRT)的种类(例如，TFT)可与其他晶体管(例如，第一晶体管T1和第二晶体管T2)的种类(例如，MOSFET)不同。
就是说，形成在硅基板10的像素阵列区域PAZ中的子像素中的驱动器晶体管DRT、第一晶体管T1和第二晶体管T2可在沟道特性值(例如，沟道长度、沟道宽度和沟道厚度)方面全都相同。
可选地，形成在硅基板10的像素阵列区域PAZ中的子像素中的驱动器晶体管DRT、第一晶体管T1和第二晶体管T2中的至少一个(例如，驱动器晶体管DRT)的沟道特性值(例如，沟道长度、沟道宽度和沟道厚度)可与其他晶体管(例如，第一晶体管T1和第二晶体管T2)的沟道特性值(例如，沟道长度、沟道宽度和沟道厚度)不同。
根据上述各实施方式的微型显示装置1可被称为微型显示面板或微型显示模块，或者可被称为包括微型显示面板或微型显示模块的电子装置。
根据上述各实施方式的微型显示装置1可包括在虚拟现实装置或增强现实装置中。
上述实施方式可提供一种微型显示装置1和显示集成电路。
实施方式可提供一种具有出色驱动能力和显示性能的微型显示装置1和显示集成电路。
实施方式可提供一种像素阵列100和驱动器电路全都设置在硅基板上的微型显示装置1和显示集成电路。
实施方式可提供一种具有多晶体管特性的微型显示装置1和显示集成电路。
实施方式可提供一种具有多晶体管结构的微型显示装置1和显示集成电路。
在不背离本发明的技术思想或范围的情况下，能够在本发明的微型显示装置和显示集成电路中进行各种修改和变化，这对于所属领域技术人员来说是显而易见的。因而，本发明旨在覆盖落入所附权利要求书范围及其等同范围内的对本发明的修改和变化。

Claims (20)

1.一种微型显示装置，包括：
硅基板；
包括布置在所述硅基板的像素阵列区域中的多个子像素的像素阵列；和
设置在所述硅基板的电路区域中的驱动器电路，
其中所述电路区域位于所述硅基板的像素阵列区域的周围，并且所述像素阵列区域中的晶体管的全部或一些与所述电路区域中的晶体管具有不同的电流-电压传输特性，
其中所述电路区域中的晶体管的电流-电压传输特性被定义为表明根据电压变化的电流变化的第一电流-电压传输曲线，
所述像素阵列区域中的晶体管的电流-电压传输特性被定义为表明根据电压变化的电流变化的第二电流-电压传输曲线，并且
所述第二电流-电压传输曲线中的电流变化区段中的斜度小于所述第一电流-电压传输曲线中的电流变化区段中的斜度。
2.根据权利要求1所述的微型显示装置，其中所述电路区域中的晶体管是金属氧化物半导体场效应晶体管(MOSFET)，所述像素阵列区域中的晶体管是薄膜晶体管(TFT)。
3.根据权利要求1所述的微型显示装置，其中所述像素阵列区域中的晶体管是非晶硅TFT、多晶硅TFT、氧化物TFT和有机TFT的其中之一。
4.根据权利要求1所述的微型显示装置，其中所述电路区域中的晶体管和所述像素阵列区域中的晶体管是具有不同电流-电压传输特性的MOSFET。
5.根据权利要求1所述的微型显示装置，其中所述电路区域中的晶体管的掺杂浓度和所述像素阵列区域中的晶体管的掺杂浓度彼此不同。
6.根据权利要求5所述的微型显示装置，其中所述电路区域中的晶体管的掺杂浓度高于所述像素阵列区域中的晶体管的掺杂浓度。
7.根据权利要求1所述的微型显示装置，其中所述电路区域中的晶体管的沟道特性值和所述像素阵列区域中的晶体管的沟道特性值彼此不同，并且
所述沟道特性值包括沟道长度、沟道宽度和沟道厚度中的一个或多个。
8.根据权利要求7所述的微型显示装置，其中所述电路区域中的晶体管的沟道长度小于所述像素阵列区域中的晶体管的沟道长度，并且
所述电路区域中的晶体管的沟道宽度或沟道厚度大于所述像素阵列区域中的晶体管的沟道宽度或沟道厚度。
9.根据权利要求1所述的微型显示装置，其中在所述硅基板上在所述电路区域与所述像素阵列区域之间存在虚拟区域，并且
在所述硅基板的虚拟区域中存在虚拟像素，所述虚拟像素包括像素电极和与所述像素阵列区域中的晶体管具有相同的电流-电压传输特性的晶体管。
10.根据权利要求1所述的微型显示装置，其中所述驱动器电路包括源极驱动器电路、栅极驱动器电路、控制驱动器电路和电源电路。
11.根据权利要求1所述的微型显示装置，其中每个子像素包括：
具有第一电极和第二电极的有机发光二极管；
驱动器晶体管，所述驱动器晶体管用以驱动所述有机发光二极管；
第一晶体管，所述第一晶体管电连接在数据线与第一节点之间，所述第一节点是所述驱动器晶体管的栅极节点；和
电容器，所述电容器电连接在所述驱动器晶体管的第一节点与第二节点之间，所述第二节点是所述驱动器晶体管的源极节点或漏极节点，
其中在所述第二电极上设置有封装层，并且
所述封装层从所述像素阵列区域延伸至所述电路区域。
12.根据权利要求11所述的微型显示装置，其中每个子像素还包括第二晶体管，所述第二晶体管电连接在所述驱动器晶体管的第二节点与感测线之间。
13.根据权利要求11所述的微型显示装置，其中所述像素阵列区域中的驱动器晶体管在电流-电压传输特性方面与所述电路区域中的晶体管不同。
14.根据权利要求12所述的微型显示装置，其中所述像素阵列区域中的第一晶体管和第二晶体管在电流-电压传输特性方面与所述电路区域中的晶体管不同。
15.根据权利要求12所述的微型显示装置，其中所述像素阵列区域中的第一晶体管和第二晶体管的至少之一在电流-电压传输特性方面与所述电路区域中的晶体管相同。
16.一种显示集成电路，包括：
硅基板；
布置在所述硅基板的像素阵列区域中的多个子像素；和
设置在所述硅基板的电路区域中的驱动器电路，
其中所述电路区域位于所述像素阵列区域的周围，并且所述像素阵列区域中的晶体管和所述电路区域中的晶体管具有不同的电流-电压传输特性，
其中所述电路区域中的晶体管的电流-电压传输特性被定义为表明根据电压变化的电流变化的第一电流-电压传输曲线，
所述像素阵列区域中的晶体管的电流-电压传输特性被定义为表明根据电压变化的电流变化的第二电流-电压传输曲线，并且
所述第二电流-电压传输曲线中的电流变化区段中的斜度小于所述第一电流-电压传输曲线中的电流变化区段中的斜度。
17.根据权利要求16所述的显示集成电路，其中所述像素阵列区域中的晶体管和所述电路区域中的晶体管是不同种类的晶体管。
18.根据权利要求16所述的显示集成电路，其中所述像素阵列区域中的晶体管和所述电路区域中的晶体管是相同种类的晶体管。
19.根据权利要求18所述的显示集成电路，其中所述像素阵列区域中的晶体管的掺杂浓度和所述电路区域中的晶体管的掺杂浓度彼此不同。
20.根据权利要求18所述的显示集成电路，其中所述像素阵列区域中的晶体管的沟道特性值和所述电路区域中的晶体管的沟道特性值彼此不同。
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