CN108807334A - 倒装芯片设备和用于制造倒装芯片设备的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title description 11
- 239000000463 material Substances 0.000 claims abstract description 110
- 239000000853 adhesive Substances 0.000 claims description 17
- 230000001070 adhesive effect Effects 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 239000004744 fabric Substances 0.000 claims description 2
- 239000004020 conductor Substances 0.000 description 13
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 11
- 239000010931 gold Substances 0.000 description 11
- 229910052737 gold Inorganic materials 0.000 description 10
- 229910000881 Cu alloy Inorganic materials 0.000 description 8
- 229910000679 solder Inorganic materials 0.000 description 8
- 238000009413 insulation Methods 0.000 description 6
- 238000000465 moulding Methods 0.000 description 6
- 229910001316 Ag alloy Inorganic materials 0.000 description 5
- 230000005611 electricity Effects 0.000 description 5
- 239000004033 plastic Substances 0.000 description 4
- 229920003023 plastic Polymers 0.000 description 4
- 230000004907 flux Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910001092 metal group alloy Inorganic materials 0.000 description 3
- 229910001020 Au alloy Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- KKEYFWRCBNTPAC-UHFFFAOYSA-N Terephthalic acid Chemical compound OC(=O)C1=CC=C(C(O)=O)C=C1 KKEYFWRCBNTPAC-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000001427 coherent effect Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 210000005239 tubule Anatomy 0.000 description 2
- 229920000297 Rayon Polymers 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 150000005690 diesters Chemical class 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 239000002305 electric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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Abstract
在不同的实施例中提供一种倒装芯片设备。倒装芯片设备能够具有芯片和载体,所述芯片具有能导电的芯片触点,所述载体具有用于接触芯片触点的能导电的接触面,其中芯片触点能够具有如下材料,所述材料能够至少在接触芯片触点期间至少与能导电的接触面的材料一样容易形变,其中接触面能够具有多个凹部,其中每个凹部的最小宽度能够小于芯片触点的最小宽度,并且相邻凹部的相邻的边缘之间的各间距能够小于芯片触点的最小宽度。
Description
技术领域
不同的实施方式大体而言涉及一种倒装芯片设备和一种用于制造倒装芯片设备的方法。
背景技术
如在图1A和图1B中所示,在芯片110的第一主侧上可提供的芯片触点126与可设置在载体112上的接触面100的电接触在不同的情况下可以构成为所谓的倒装芯片接触,在倒装芯片接触中芯片110借助其朝向载体的第一主侧安置在载体112上(例如印制在其上,使得形成压力触点),使得芯片触点126中的各一个芯片触点接触接触面100中的一个接触面。在此,芯片110能够借助于设置在芯片110和载体112之间的粘附剂122保持在其位置上。
在图1C中放大地示出图1B中的区域A。其中可见的是:在芯片触点126的区域B中接触接触面100,其中物理的且能导电的接触部基本上在一个平面中形成为二维的接触边界面(在图1C中以横截面作为线示出)。
倒装芯片连接在其制造之后能够经受负荷,例如在芯片卡中使用芯片时经受机械牢固性测试。在测试时(或可能甚至在正常使用时),可以使芯片对载体的连接或芯片触点对接触面的连接承受负荷,这会导致材料(例如粘附剂122)形变并且由此会导致接触断开,如这在图1D中所示。
理论上,(如在图2A至图2D中所示),通过接触面100设有凹部220的方式可以尝试:预防接触断开(连同与其关联的接触导电性的损失)(如这例如在专利US6,806,562 B2中描述),其中芯片触点126可引入所述凹部中。
当然,制造和定位公差会导致:实际上难以将芯片触点126设置在接触面100的凹部220中,使得在芯片触点126和接触面100之间建立能导电接触。那么,例如由于定位误差会将芯片触点126定位成使得凹部220被错过(参见图2A和图2B),和/或芯片触点126和凹部220的大小(例如直径)会彼此协调差,使得芯片触点126可完全引入凹部220中,却没有产生能导电接触(即芯片触点126对于凹部220而言会过小,凹部220对于芯片触点126会过大,或者两者都有,参见图2C和图2D,在这些图中作为闪电符号222示出不足的接触)。此外,当芯片110的表面与载体表面接触时,在芯片触点126完全没入凹部220中的情况下芯片110的表面会受损(在图2D中作为闪电符号224示出)。在此,该问题会通过如下方式放大:芯片110典型地具有多于一个的芯片触点126,借助所述芯片触点可分别接触各自的接触面。
发明内容
在不同的实施例中能够提供一种倒装芯片设备,所述倒装芯片设备实现:尽管制造和定位公差相对高,但在芯片的芯片触点和载体的接触面之间产生可靠的接触。
在不同的实施例中,能够借助于多个凹部结构化接触面,使得在芯片触点和接触面之间建立压力接触时芯片触点形变,总是部分进入多个凹部中的至少一个凹部中,并且部分地在多个凹部之外与接触面接触,而与芯片触点在何处精确地定位在接触面上无关。由此,在芯片触点和接触面之间能够得到三维的接触边界面。即使在芯片触点(例如连同芯片)略微抬离于接触面的情况下,这典型地与芯片触点和接触面相对彼此的略微倾斜相关联,这由于(多个)接触边界面的三维设计而引起:典型地在略微抬离的、倾斜的位置中,接触面和芯片触点在至少一个部位处也保持接触或形成接触,使得维持能导电的连接。
在不同的实施例中,在制造可靠的倒装芯片设备时,对制造公差和定位精度的要求可以是低的。
在不同的实施例中能够确保:在芯片和载体之间保留间距,使得能够避免在产生接触期间损坏芯片,并且还能够在芯片和载体之间保留空间,在所述空间中设置有粘附剂或者能够设置粘附剂,使得能够确保将芯片可靠地固定在载体上。
在不同的实施例中,提供一种倒装芯片设备,所述倒装芯片设备能够具有芯片和载体,所述芯片具有能导电的芯片触点,所述载体具有用于接触芯片触点的能导电的接触面,其中芯片触点能够具有如下材料,所述材料至少在接触芯片触点期间相较于能导电的接触面的材料更容易形变,其中接触面能够具有多个凹部,其中每个凹部的最小宽度能够小于芯片触点的最小宽度,并且其中,相邻凹部的相邻的边缘之间的间距中的各间距能够小于芯片触点的最小宽度。
在不同的实施例中,每个凹部能够由接触面的能导电的材料的两个彼此相对置的边缘(和/或边缘的区域)限界,例如由三个、四个或更多个边缘(或边缘区域)或环绕的边缘限界。
在不同的实施例中,只要满足关于宽度的上述边界条件,多个凹部(和进而还有设置在凹部之间的能导电的材料)就能够具有各种任意适当的形状。例如,凹部能够具有正方形的、矩形的、其他多边形成形的、圆形的、椭圆形的、或其他的横截面。凹部之间的能导电的材料在不同的实施例中能够网格形地构成;蜂巢形地构成;作为打孔的面或作为具有凸起(具有任意形状的横截面)的能导电的面构成,所述凸起能够借助于能导电的面在凹部的底部处彼此导电连接;或者以任何其他合适的形状构成,所述形状满足关于宽度等的上述边界条件。在面具有凸起的不同的实施例中,多个凹部能够形成为,使得其彼此连接。
在不同的实施例中,载体能够具有电绝缘的材料,例如塑料(例如聚对苯二甲酸乙二酯或聚酰亚胺)或者陶瓷材料。载体能够作为电绝缘层形成或者具有这种电绝缘层。载体能够多子层地形成,其中载体除了电绝缘层和接触面之外具有其他导电区域,例如一个或多个导电层、过孔等等,所述过孔能够延伸穿过电绝缘层。在不同的实施例中,载体能够具有电路板,例如芯片卡模块的卡体。
在不同的实施例中,能导电的接触面能够具有朝向载体的第一侧和与第一侧相对置的第二侧,并且多个凹部能够从第二侧延伸至第一侧。
在不同的实施例中,能导电的接触面能够具有朝向载体的第一侧和与第一侧相对置的第二侧,并且多个凹部能够从第二侧不延伸至第一侧。
在不同的实施例中,形成具有多个凹部的能导电的接触面能够具有:在载体上例如借助于淀积(例如沉积和/或电镀等)形成能导电的层和随后形成多个凹部(例如借助于刻蚀、激光剥离等)。
在不同的实施例中,形成多个凹部能够进行为,使得凹部延伸直至(电绝缘的)载体。在不同的实施例中,形成多个凹部能够在达到载体之前停止(例如中断刻蚀或停止激光剥离),使得凹部不延伸直至(电绝缘的)载体,而是在凹部的底部处还保留能导电的材料。
在不同的实施例中,形成具有多个凹部的能导电的接触面能够具有:淀积(例如沉积和/或电镀等)具有多个凹部的能导电的接触面。换言之,在沉积能导电的接触面时已经能够预设能导电的层的结构化,例如借助于掩模预设,使得形成直接具有多个凹部的接触面。
在不同的实施例中,能够直接在(电绝缘的)载体上形成具有多个凹部的能导电的接触面,使得所形成的接触面的多个凹部从接触面的背离载体的第二侧延伸至载体。
在不同的实施例中,首先能够在载体上形成能导电的材料的(例如连续的)层,并且形成具有多个凹部的能导电的接触面能够在(例如连续的)能导电的层上进行,使得凹部不延伸直至(电绝缘的)载体,而是在凹部的底部处还保留能导电的材料。
在不同的实施例中,芯片触点能够具有能导电的材料,所述材料至少在接触芯片触点期间能够与能导电的接触面的材料相比更容易形变。芯片触点例如能够具有金、铜或金属合金,例如金-或铜合金。
因此,在芯片触点和接触面之间产生压力接触期间(例如借助于芯片和载体相互挤压使得芯片触点和接触面彼此形成接触并且芯片触点形变,可选地借助于至少附加地将芯片触点加热到例如焊剂能够形变的温度上,例如大致120℃至大致200℃范围中的温度上,其中由所述焊剂能够形成芯片触点),接触面上的芯片触点能够形变,并且形变进入(多个)凹部中,以便构成三维结构化的接触边界面。在此,接触面能够是刚性的,使得其不形变或仅不显著地形变。在不同的实施例中,芯片触点的材料只能在(例如与室温或典型的运行温度相比)提高的接触温度情况下与接触面相比更容易形变。在该情况下,在接触期间能够加热芯片触点(可选地连同倒装芯片设备的其余部分一起)。例如,芯片触点能够具有焊剂,例如银合金焊料。
在不同的实施例中,接触面能够具有能导电的材料,例如至少一种金属或至少一种金属合金,例如铜、金、铜合金或金合金。接触面例如能够形成为(结构化的)金属层或形成为由多种金属或金属合金构成的(结构化的)层堆。接触面的厚度在不同的实施例中能够为大约5μm和大约50μm之间,例如在大约10μm和大约40μm之间。
在不同的实施例中,芯片触点和接触面能够具有不同的材料,例如可以不同程度地形变(例如塑性形变)的材料,其中芯片触点能够具有可形变性更好(更高)的材料。例如,如果接触面具有通常相对刚性的铜合金作为能导电的材料或由其构成的材料构成,那么芯片触点具有金或由其构成,金与铜合金相比能够相对更容易形变。相反,如果例如使用具有金/由金构成的接触面,那么芯片触点例如能够具有银合金焊料,所述银合金焊料至少在焊接温度下能够比金更容易形变。
在不同的实施例中,能够将倒装芯片设备的如下(面)区域称作为接触面,所述区域由多个凹部和设置在所述凹部之间的能导电的材料构成。在不同的实施例中,能够将如下边缘面区域视为所属于接触面,所述边缘面区域至少部分地(例如完全)包围具有凹部和设置在其之间的能导电的材料的区域,所述边缘面区域能够比芯片触点的最小宽度更窄。
换言之,多个凹部能够设置成,使得多个凹部填充接触面。换言之,多个凹部能够分布于整个接触面上地设置,连同分别设置在凹部之间的、将相应的凹部彼此限界的能导电的材料(和可选地在不同的实施例中连同由能导电的材料构成的、整体上至少部分地包围多个凹部的边缘区域)。
能导电地与接触面连接的、例如连接于接触面上的传导区域在不同的实施例中能够不是接触面的一部分,其中所述传导区域不具有凹部并且也不是边缘区域的一部分。
在不同的实施例中,接触面能够具有最上方的表面,其下可理解为表面区域,所述表面区域具有距载体最大的间距。多个凹部能够构成在接触面中,使得每个凹部从最上方的表面起朝载体的方向延伸。相应的凹部能够部分地或完全地延伸直至载体。凹部的深度能够为大约5μm和大约50μm之间,例如为接触面厚度的大约10%和100%之间。
在不同的实施例中,每个凹部的最小宽度能够小于芯片触点的最小宽度。
在此,可以将凹部的宽度理解为凹部的彼此相对置的边缘之间的任意间距,其中平行于载体的主面测得所述间距。凹部的最小的宽度是凹部的如下宽度,对于所述宽度而言彼此相对置的边缘具有最小的间距。在凹部的彼此相对置的边缘到处都具有相同间距的情况下(例如在具有圆形横截面的凹部的情况下),凹部的宽度也同时是最小宽度。
相应地,可以将芯片触点的宽度理解为芯片触点的彼此相对置的边缘之间的各间距,其中平行于芯片的主面测得所述间距。芯片触点的最小宽度是芯片触点的如下宽度,对于所述宽度而言彼此相对置的边缘具有最小的间距。在芯片触点的彼此相对置的边缘到处都具有相同间距的情况下(例如在具有圆形横截面的芯片触点的情况下),芯片触点的宽度也同时是最小宽度。
因为每个凹部的最小宽度都小于芯片触点的最小宽度,所以在不同的实施例中能够避免:芯片触点可完全地设置在凹部中,却不产生能导电接触。
在不同的实施例中,相邻凹部的相邻的边缘之间的间距中的各间距能够小于芯片触点的最小宽度。换言之,最上方表面的处于各两个相邻的凹部之间的区域具有比芯片触点的最小宽度更小的宽度。借此能够避免:芯片触点仅设置在最上方的表面上,这会得到在一个平面中构成的、二维的接触边界面。通过两个相邻的凹部之间的区域比芯片触点更窄,与芯片触点在何处设置在接触面上无关,在产生压力接触时芯片触点总是至少部分地被挤压到凹部中的至少一个中,使得得到接触边界面的三维结构。
在不同的实施例中,接触面能够大于芯片触点平行于芯片主面的横截面。在芯片触点具有朝芯片或远离于芯片渐缩的形状的情况下,接触面能够大于芯片触点平行于芯片主面的最大的横截面。
借此,在不同的实施例中能够实现相对大的定位公差,因此在存在大于芯片触点横截面的接触面的情况下,芯片触点即使与其正常位置偏差也能够可靠地与接触面连接。
在不同的实施例中,接触面能够是芯片触点横截面的大致1.1和大致十倍之间大,例如为两倍和五倍之间大。
在不同的实施例中,与芯片触点横截面相比,接触面能够在每个方向上都均匀地增大。例如,在具有圆形或基本上圆形的横截面的芯片触点的情况下,接触面能够是圆形的或基本上是圆形的,其具有较大的直径,或者在具有(例如基本上)正方形的横截面的芯片触点的情况下,接触面能够是(例如基本上)正方形的,其具有较大的边长。在具有(例如基本上)矩形的横截面的芯片触点的情况下,接触面能够形成为具有相同边长比的较大的矩形,其中接触面能够在载体上形成,使得较长的边沿如下方向延伸,矩形芯片触点的较长的边也沿所述方向延伸。
在不同的实施例中,与芯片触点横截面相比,接触面能够在不同方向上不均匀地增大。例如,在具有圆形或基本上圆形的横截面的芯片触点的情况下,接触面能够是椭圆的或基本上是椭圆的,其具有比芯片触点直径更长的轴,或者在具有(例如基本上)正方形的横截面的芯片触点的情况下,接触面能够是(例如基本上)矩形的,其具有大于芯片触点边长的边长。在不同的实施例中,接触面能够设置在载体上,使得接触面较强增大的方向(例如椭圆的长轴或矩形的长轴)沿如下方向延伸,在所述方向上可预期有较大的定位不确定性(例如在芯片上存在多个同时被定位的芯片触点的情况下)。
在不同的实施例中,多个凹部能够作为规则的图案形成在接触面中。
规则的图案可以理解为:多个凹部能够以由多个凹部组成的子集构成的方式限定,其中在每个子集中,构成具有子集造型的多个凹部,例如在其形状、大小、定向和彼此件的间距方面的子集造型,并且子集造型对于每个子集而言是相同的或基本上相同的。规则的图案的实例可以是凹部的二维矩阵形布置,其中凹部例如能够具有多边形(例如矩形或正方形)横截面、圆形横截面或椭圆形横截面(使得例如能够得到接触面的能导电的材料的网格状的结构)。规则的图案的另一实例可以是(长形延伸的)凹部的平行布置,所述凹部能够产生接触面的能导电的材料的梳状的结构。
在不同的实施例中,多个凹部能够作为管状的凹部形成在接触面中,其中可将管状的凹部理解为:凹部的直径明显小于凹部的深度。例如,管状的凹部的直径与深度比能够在大约1:3至大约1:50的范围中,例如在大约1:10至大约1:25的范围中。管状的凹部在不同的实施例中能够借助于激光产生,例如借助于激光剥离产生。
在不同的实施例中,倒装芯片设备还能够具有电绝缘的粘附剂,所述粘附剂能够设置在芯片和载体之间,以将芯片固定在载体上。通常将为了该目的所用的粘附剂、例如环氧树脂粘胶用作为粘附剂。在不同的实施例中,粘附剂能够在芯片触点和接触面相对彼此按压之前设置在载体和芯片之间,使得在按压期间能够将粘附剂的多余部分从芯片和载体之间的空间中压出,或者粘附剂在不同的实施例中能够在产生芯片触点-接触面-接触之后(和可选地,只要将加热用于接触,就在冷却芯片触点、接触面、芯片和/或载体之后)设置在芯片和载体之间。
在不同的实施例中,倒装芯片设备还能够具有:至少一个另外的能导电的芯片触点,所述芯片触点具有如下材料,所述材料至少能够在接触芯片触点期间形变;和至少一个另外的能导电的接触面,所述另外的能导电的接触面用于接触至少一个另外的芯片触点,其中芯片触点和至少一个另外的芯片触点能够设置在芯片上,并且接触面和至少一个另外的接触面设置在载体上,使得芯片触点中的各一个能够设置用于:接触接触面中的一个,其中至少一个另外的接触面能够具有多个另外的凹部,并且其中多个另外的凹部中的相邻的另外的凹部之间的各间距能够小于另外的芯片触点的最小宽度。这就是说,倒装芯片设备能够具有:多个在载体上形成的接触面,所述接触面能够如上针对不同的实施例描述的那样形成;和多个芯片触点,所述芯片触点能够设置在芯片的相同侧上,其中芯片触点和接触面分别能够设置成,使得接触面中的各一个由芯片触点中的一个接触。
在不同的实施例中,提供倒装芯片设备。倒装芯片设备能够具有芯片和载体,所述芯片具有能导电的芯片触点,所述载体具有用于接触芯片触点的能导电的接触面,其中芯片触点能够具有如下材料,所述材料至少在接触芯片触点期间至少可以与能导电的接触面的材料一样容易地形变,其中接触面能够具有多个凹部,其中每个凹部的最小宽度能够小于芯片触点的最小宽度,并且其中相邻凹部的相邻的边缘之间的各间距能够小于芯片触点的最小宽度。
在不同的实施例中,芯片触点的材料能够比能导电的接触面的材料更容易形变。
在不同的实施例中,接触面能够大于芯片触点平行于芯片主面的横截面。
在不同的实施例中,多个凹部能够设置成,使得多个凹部填充接触面。
在不同的实施例中,多个凹部能够设置在接触面中,使得接触面网格状地结构化。
在不同的实施例中,多个凹部能够设置在接触面中,使得接触面梳状地结构化。
在不同的实施例中,多个凹部能够在接触面中形成为管状的凹部。
在不同的实施例中,能导电的接触面能够具有朝向载体的第一侧和与第一侧相对置的第二侧;和多个凹部能够从第二侧延伸至第一侧。
在不同的实施例中,能导电的接触面能够具有朝向载体的第一侧和与第一侧相对置的第二侧;和多个凹部能够从第二侧不延伸至第一侧。
在不同的实施例中,倒装芯片设备还能够具有电绝缘的粘附剂,所述粘附剂设置在芯片和载体之间,以将芯片固定在载体上。
在不同的实施例中,倒装芯片设备还能够具有:至少一个另外的能导电的芯片触点,所述芯片触点具有如下材料,所述材料至少在接触芯片触点期间能够形变;和至少一个另外的能导电的接触面,所述另外的能导电的接触面用于接触至少一个另外的芯片触点;其中芯片触点和至少一个另外的芯片触点能够设置在芯片上并且接触面和至少一个另外的接触面能够设置在载体上,使得芯片触点中的各一个能够设置用于:接触接触面中的一个;其中至少一个另外的接触面能够具有多个另外的凹部;和其中多个另外的凹部中的相邻的另外的凹部之间的各间距能够小于另外的芯片触点的最小宽度。
在不同的实施例中,多个凹部能够作为规则的图案形成在接触面中。
在不同的实施例中,提供一种用于形成倒装芯片设备的方法。所述方法能够具有:提供具有能导电的芯片触点的芯片;和在载体上形成具有多个凹部的能导电的接触面,其中接触面设计用于接触芯片触点。在此,芯片触点能够具有如下材料,所述材料至少在接触芯片触点期间能够形变;每个凹部的最小宽度能够小于芯片触点的最小宽度;并且相邻凹部的相邻的边缘之间的各间距能够小于芯片触点的最小宽度。
在不同的实施例中,芯片触点的材料能够至少与能导电的接触面的材料一样容易形变。
在不同的实施例中,芯片触点的材料能够比能导电的接触面的材料更容易形变。
在不同的实施例中,形成具有多个凹部的能导电的接触面能够具有:形成能导电的层和随后形成多个凹部。
在不同的实施例中,形成多个凹部能够具有至少一个刻蚀过程。
在不同的实施例中,形成多个凹部能够具有:借助于激光构成管状的凹部。
在不同的实施例中,形成具有多个凹部的能导电的接触面能够具有:沉积具有多个凹部的能导电的接触面。
在不同的实施例中,接触面能够网格状或梳状地结构化。
在不同的实施例中,该方法还能够具有:借助于芯片和载体相互挤压来将芯片触点与接触面连接,使得芯片触点和接触面彼此接触并且芯片触点形变。
在不同的实施例中,连接还能够具有:加热芯片触点。
在不同的实施例中,该方法还能够具有:将电绝缘的粘附剂设置在芯片和载体之间。
附图说明
在附图中,类似附图标记通常涉及在所有不同的视图中相同的部件,其中由于概览而部分地省去对所有附图中的全部彼此相对应的部件设置附图标记。相同或相似类型的部件能够为了区分除了共同的附图标记之外能够设有后续的数字或后续的字母(例如具有不同实施例332a、332b、332c、332d、332e、332f和332g的接触面332)。附图不一定应为符合比例的描述,而是更确切而言在本发明的原理的说明上进行强调。在下面的描述中,参考下面的附图描述本发明的不同的实施方式,其中:
图1A示出在芯片的芯片触点和载体的接触面之间产生触点之前的常规的倒装芯片设备的示意横截面图;
图1B示出在芯片的芯片触点和载体的接触面之间产生触点之后的图1A中的倒装芯片设备的示意横截面图;
图1C示出图1B中的区域A的放大图;
图1D示出在失去芯片触点和接触面之间的接触之后的图1B和图1C的区域A;
图2A示出示例性的倒装芯片设备的一部分的示意俯视图;
图2B示出图2A中的倒装芯片设备的示意横截面图;
图2C示出常规的倒装芯片设备的一部分的示意俯视图;
图2D示出图2C中的倒装芯片设备的示意横截面图;
图3A示出根据不同实施例的倒装芯片设备的示意俯视图;
图3B示出图3A中的倒装芯片设备的示意横截面图;
图3C示出根据不同的实施例的倒装芯片设备的示意横截面图;
图4A至图4D分别示出根据不同实施例的倒装芯片设备的一部分的示意俯视图;
图4E示出根据不同实施例的倒装芯片设备的示意横截面图连同倒装芯片设备的接触面的放大的俯视图;
图5A和图5B分别示出根据不同实施例的倒装芯片设备的一部分的示意俯视图;
图6A和图6B分别示出根据不同实施例的倒装芯片设备的示意横截面图;
图7A示出常规的倒装芯片设备的一部分的示意俯视图;
图7B示出根据不同实施例的倒装芯片设备的一部分的示意俯视图;和图8示出用于形成根据不同实施例的倒装芯片设备的方法的流程图。
具体实施方式
下面详细的描述涉及所附的附图,所述附图作为实例通过解释说明来示出特定的细节和实施方案,能够以所述细节和实施方案实施本发明。
术语“示例性”在此以“用作实例、例子或例证”的意义使用。全部在其中作为“示例性”描述的实施方式或设计方案并不一定表示相对其他的实施方式或者设计方案为优选的或有利的。
与淀积的材料有关地使用的措辞“在……之上”在其中能够以如下意义使用:淀积的材料能够“直接在其上”构成,即与所指明的侧或表面直接接触,其中所述淀积的材料能够构成在一表面或一侧“之上”。关于淀积的材料的措辞“在……之上”在其中能够以如下意义使用:淀积的材料能够“直接在”具有一个或多个附加层的所指明的侧或表面“上”构成,所述附加层设置在所指明的侧或表面和淀积的材料之间,其中所述淀积的材料构成在一侧或一表面“之上”。
图3A示出根据不同实施例的倒装芯片设备300、300a的示意俯视图,并且图3B示出图3A中的倒装芯片设备300、300a的示意横截面。
倒装芯片设备300、300a的不同的元件、尺寸、材料、制造方法等能够与常规的倒装芯片设备例如图1A至图1D、图2A和/或图2B的常规的倒装芯片设备的元件、尺寸、材料、制造方法等类似或相同。在附图中,这些元件能够设有相同的附图标记。
如在图3A和图3B中所示,倒装芯片设备300、300a能够具有芯片110、例如半导体芯片,和载体113,所述芯片具有能导电的芯片触点126,所述载体具有用于接触芯片触点126的能导电的接触面332、332a,其中芯片触点126能够具有如下材料,所述材料至少在接触芯片触点126期间至少能够与能导电的接触面332、332a的材料一样容易形变(例如能够比接触面332的材料更容易形变),其中接触面332、332a能够具有多个凹部220,其中每个凹部220的最小宽度bVmin小于芯片触点126的最小宽度bKmin,并且其中相邻的凹部220的相邻的边缘之间的间距d分别小于芯片触点126的最小宽度bKmin。
在不同的实施例中,载体113能够如上描述的那样形成,例如所述载体能够具有电绝缘的材料。载体113在不同的实施例中能够具有电路板,例如芯片卡模块的卡体。在不同的实施例中,载体113例如能够具有电绝缘层112(例如载体层),例如塑料层或陶瓷层。在不同的实施例中,载体113还能够具有至少一个能导电的层114。能导电的层114在不同的实施例中能够具有与接触面332、332a相同的材料,和/或具有另外的能导电的材料。
在不同的实施例中,能导电的接触面332、332a能够具有朝向载体113的第一侧和与第一侧相对置的第二侧,并且多个凹部220能够完全地(如在图3B中所示)或仅部分地(如在图6A和图6B中所示)从第二侧延伸至第一侧。在凹部220仅部分地延伸至第一侧的情况下,在凹部的底部和载体之间还留有能导电的材料。
在不同的实施例中,形成具有多个凹部220的能导电的接触面332、332a能够基本上借助于已知的用于产生结构化的能导电的层的方法来执行,例如如上面描述的那样,例如借助于形成能导电的层与随后移除能导电的层的如下部分,所述部分处于凹部220可设置的位置处,或例如借助于直接形成设有凹部220的能导电的接触面332、332a。
在不同的实施例中,只要满足在此描述的与接触面332有关的对形状和材料的要求,即芯片触点126的最小宽度bKmin大于多个凹部220的最小宽度bVmin并且大于相邻凹部220的相邻边缘之间的间距d,并且芯片触点126的材料具有如下能导电的材料,所述材料至少在接触芯片触点126期间至少能够与能导电的接触面332的材料一样容易形变,例如能够比接触面332的材料更容易形变,那么能够基本上以已知的方式形成芯片触点126,例如具有常规的形状和常规的材料。芯片触点126在不同的实施例中能够具有上面描述的材料。芯片触点126的最小宽度bKmin在不同的实施例中能够在大约20μm至大约120μm的范围中,例如在大约30μm至大约100μm的范围中,例如大约70μm。芯片触点的厚度能够在大约10μm至大约70μm的范围中,例如在大约20μm至大约50μm的范围中。在不同的实施例中,在芯片触点126和芯片110之间能够设置能导电的材料128,例如作为接触盘,例如作为铝接触盘。在不同的实施例中,芯片110的其他表面区域,例如朝向载体113的表面区域能够设有钝化层124,例如聚酰亚胺钝化层。
在芯片触点126和接触面332之间产生压力接触期间(例如借助于芯片110和载体113相互挤压,使得芯片触点126和接触面332彼此形成接触并且芯片触点126形变,可选地借助于如上面描述的附加的加热),因此在接触面332上的芯片触点126形变并且形变进入(多个)凹部220中,以便构成三维结构化的接触边界面334,所述接触边界面的横截面在图3B、图3C、图6A和图6B中作为粗线示出。根据接触面332如何设计并且芯片触点126如何形变,接触边界面334能够不同地成形。
在不同的实施例中,接触边界面334能够形成唯一连贯的整面区域。这例如在图6A和图6B中示出的实施例中情况如此,其中芯片触点126形变成,使得所述芯片触点不仅与凹部220之间的能导电的材料接触而且与凹部220的底部处的能导电的材料接触。
在不同的实施例中,接触边界面334能够形成连贯的但非整面的区域。这例如在图3B中示出的实施例中情况如此,其中芯片触点126形变成,使得所述芯片触点与凹部220之间的能导电的材料接触,所述能导电的材料设计为网格,使得所述网格围绕每个凹部220具有环形的区域,但是在朝向载体的芯片触点下侧上不与能导电的材料接触。
在不同的实施例中,接触边界面334能够形成多个分开的接触边界面区域,例如在如下情况(未示出)下如此:结构化接触面332使得能导电的材料柱状形成在相邻的凹部220之间并且凹部220不延伸至第一侧以至于能导电的材料的各个柱状的区域彼此借助于在凹部的底部上余留的能导电的材料彼此能导电地连接,但是芯片触点126在接触/形变之后不延伸至凹部220的底部。
在不同的实施例中,接触面332能够是刚性的,使得接触面在产生压力接触期间,即使在芯片触点126(和可能同样接触面332)被加热的情况下,不形变或仅仅不显著地形变。
在不同的实施例中,接触面能够具有如上描述的能导电的材料。
在不同的实施例中,芯片触点126和接触面332能够具有不同的材料,例如可以不同程度(例如塑性)形变的材料,其中芯片触点126能够具有可形变性更好(更高)的材料。例如,如果接触面332具有通常相对刚性的铜合金作为能导电的材料或该材料由所述铜合金构成,那么芯片触点126具有金或由其构成,金与铜合金相比能够相对更容易形变。相反,如果例如使用具有金/由金构成的接触面332,那么芯片触点126例如能够具有银合金焊料,所述银合金焊料至少在焊接温度下能够比金更容易形变。
在不同的实施例中,能够将倒装芯片设备的如下(面)区域称作为接触面332,所述区域由多个凹部220和设置在所述凹部220之间的能导电的材料118构成。在图3A至图6B中,设置在所述凹部220之间的或邻接于所述凹部220设置的能导电的材料118设有附图标记330。在不同的实施例中,还可以将如下边缘面区域R视为属于接触面332,所述边缘面区域至少部分地(例如完全地)包围具有凹部220和设置在其之间的能导电的材料118的区域,所述边缘面区域能够具有比芯片触点的最小宽度bKmin更小的宽度bR。
在不同的实施例中,能够将多个凹部220设置成,使得所述多个凹部填充接触面332。换言之,多个凹部220能够分布于整个接触面332上地设置,连同分别设置在凹部220之间的、将相应的凹部220彼此限界的能导电的材料118(和可选地在不同的实施例中由能导电的材料118构成的、整体上至少部分地包围多个凹部的边缘区域R)。
能导电地与接触面332连接的、例如连接于接触面332上的传导区域130在不同的实施例中可以不是接触面332的一部分,其中所述传导区域不具有凹部220并且也不是边缘区域R的一部分。
在不同的实施例中,接触面能够具有最上方的表面O332,其可理解为如下表面区域,所述表面区域具有距载体113最大的间距(其中沿垂直于载体113的主面的方向测得所述间距)。多个凹部220能够构成在接触面332中,使得每个凹部220从最上方的表面O332起朝载体113的方向延伸。相应的凹部220能够部分地或完全地延伸直至载体。凹部的深度能够为大约5μm和大约50μm之间,例如为接触面332的厚度的大约10%和100%之间。
在不同的实施例中,凹部220的宽度bV可以理解为凹部220的彼此相对置的边缘之间的各间距,其中平行于载体113的主面测得所述间距。凹部220的最小宽度bVmin是凹部220的如下宽度,对于所述宽度而言彼此相对置的边缘具有最小间距。在凹部的彼此相对置的边缘到处都具有相同间距的情况下(例如在具有圆形横截面的凹部220的情况下,即例如在图4E中所示),凹部220的宽度bV也同时是最小宽度bVmin。
相应地,芯片触点126的宽度bK可理解为芯片触点126的彼此相对置的边缘之间的各间距,其中平行于芯片110的主面测得所述间距。芯片触点126的最小宽度bKmin是芯片触点126的如下宽度bK,对于所述宽度而言彼此相对置的边缘具有最小间距。在芯片触点126的彼此相对置的边缘到处都具有相同间距的情况下(例如在具有圆形横截面的芯片触点126的情况下,即例如在图3A、图4A、图4B和图5A中所示),芯片触点126的宽度bK也同时是最小宽度bKmin。
因为每个凹部220的最小宽度bVmin都小于芯片触点126的最小宽度bKmin,所以在不同的实施例中能够避免:芯片触点126可完全设置在凹部220中,却不产生能导电的接触。
在不同的实施例中,相邻凹部220的相邻的边缘之间的间距d能够分别小于芯片触点126的最小宽度bKmin。换言之,最上方的表面O332的处于各两个相邻的凹部220之间的区域能够具有比芯片触点126的最小宽度bKmin更小的宽度d。借此能够避免:芯片触点126仅设置在最上方的表面O332上,这会产生在一个平面中构成的、二维的接触边界面(如在图1C和图1D中所示)。通过两个相邻的凹部220之间的区域比芯片触点126更窄,与芯片触点126在何处设置在接触面332上无关地,在产生挤压接触时芯片触点126总是至少部分地被挤压到凹部220中的至少一个中,使得得到接触边界面334的三维结构。
在不同的实施例中(例如参见图4A、图4B、图5A和/或图5B),接触面332能够大于芯片触点126平行于芯片110的主面的横截面126F。在芯片触点126具有朝芯片110或远离于芯片110渐缩的形状的情况下,接触面332能够大于芯片触点126平行于芯片110的主面的最大的横截面126F。在图3B中,作为线336表明,在芯片触点126渐缩的情况下在何处能够确定横截面126F,即在横截面126F平行于芯片110的主面最大的位置处。
借此,在不同的实施例中能够实现相对大的定位公差,因此在存在大于芯片触点126的横截面126F的接触面332的情况下,在产生压力接触期间,芯片触点126即使在与其正常位置偏差时也能够可靠地与接触面332连接。
在不同的实施例中,接触面332能够是芯片触点126的横截面126F的大致1.1和大致十倍之间大,例如为两倍和五倍之间大。
在不同的实施例中,与芯片触点126的横截面126F相比,接触面332能够在每个方向上都均匀地增大。这示例性地在图5B中针对具有(基本上)正方形横截面的芯片触点126和接触面332d示出,所述接触面同样是(基本上)正方形的,其具有较大的边长。
在不同的实施例中,与芯片触点126的横截面126F相比,接触面332能够在不同方向上不均匀地增大,如这示例性地在图3A、图4A、图4B和图5A中针对具有圆形或基本上圆形的横截面的芯片触点126和(基本上)正方形的接触面示出,使得接触面332沿朝接触面332的角部的方向能够相对于圆形的芯片触点126更强地增大。
在不同的实施例中,接触面332能够具有在大致100μm至大致200μm范围中的最小宽度,例如大致120μm至大致200μm的范围中的宽度。
图3C示出根据不同实施例的倒装芯片设备300a2的示意横截面图。
倒装芯片设备300、300a2的不同的元件、尺寸、材料、制造方法等能够与倒装芯片设备300a的不同的元件、尺寸、材料、制造方法等相同或类似。
与倒装芯片设备300a不同,多个凹部220能够在倒装芯片设备300a2的接触面332a2中设计成,使得所述凹部具有梯形的横截面,其中梯形的底能够指向载体113。这表示:凹部220的宽度bV从最上方的表面O332朝载体113的方向增加。在该情况下,凹部220的最小宽度bV能够是如下宽度bV,在该宽度处凹部220的相对置的边缘的相应的子区域(例如上棱边)具有最小间距。
在不同的实施例中,芯片110和载体113能够挤压在一起,使得芯片触点126达到凹部220的底部并且此后还继续将压力施加到芯片110和载体113上,以便将其相互挤压,使得可塑性形变的芯片触点126扩展到凹部的区域中,所述区域朝芯片的方向由接触面332的导电材料118覆盖,即芯片触点126在形变之后部分地延伸直至接触面332的导电材料118下方。
在不同的实施例中,凹部220能够与其平行于载体113的表面的横截面形状无关地设置作为具有梯形横截面的凹部220。
具有梯形横截面的凹部220能够实现:在接触之后形变的芯片触点126(和可选地又硬化的芯片触点)和接触面332a2之间产生形状配合,所述形状配合能够附加地适合于:预防接触面332a2和芯片触点126之间的接触的接触损失。
在不同的实施例中(未示出),多个凹部220能够在倒装芯片设备300的接触面332中设计成,使得所述凹部具有梯形的横截面,其中梯形的底能够背向载体113。这表示:凹部220的宽度bV从最上方的表面O332朝载体113的方向减小。在该情况下,凹部220的最大宽度bV能够是如下宽度bV,在所述宽度处凹部220的相对置的边缘的相应的子区域(例如上棱边)具有最小间距。
在不同的实施例中,凹部220的侧壁能够设计成,使得侧壁既不垂直于载体主面伸展或基本上垂直于载体主面伸展(如例如在图3B、图4E、图6A和图6B中所示),也不作为倾斜于载体主面的平坦的面伸展(即例如在图3C中针对具有梯形横截面的凹部示出),而是设计为基本上任意成形的面。凹部220的侧壁例如能够设计成,使得凹部220具有蘑菇形的、桶形的或坐垫形的横截面(未示出)。
图4A至图4D分别示出根据不同实施例的倒装芯片设备的示意俯视图,更确切地说接触面332a、332b、332c或332d与分别连接于其的传导区域130的俯视图(和在图4A和图4B中还有芯片触点126)。
图4A示出图3A中的网格形的接触面332a,其中将正方形凹部220设置为二维矩阵,使得在凹部220之间余留的能导电的材料118具有网格状的结构。接触面332a还具有边缘区域R。接触面332a(所述接触面大致是正方形的)沿水平和竖直方向分别大致是芯片触点126的宽度的两倍宽。借此,在不同的实施例中能够引起:在将芯片触点126任意地定位在接触面332a上的情况下,芯片触点126总是设置在凹部220中的至少一个凹部和设置在所述凹部之间的能导电的材料118之上,使得在产生压力接触时芯片触点126形变,使得在芯片触点126和接触面332a之间形成三维的接触边界面,如在上面所描述的那样。
在不同的实施例中,也能够形成网格状结构化的接触面332a,使得在凹部220的底部处分别余留能导电的材料220,即凹部220构成为,使得其不延伸直至载体113。
图4B示出类似接触面332a的网格状的接触面332b,所述接触面在接触面332b大致相同大小的情况下具有少量凹部220。接触面332b的每个大致正方形的凹部220大于接触面332a的大致正方形的凹部。
图4C示出接触面332c,其中矩形的凹部220作为二维矩阵设置,使得在凹部220之间余留的能导电的材料118具有网格状的结构。与接触面332a和332b不同,接触面332c仅在朝传导区域130的方向上具有边缘。
图4D示出接触面332d,其中矩形的、长形延伸的凹部220彼此平行地、垂直于其相应的纵轴线错开地设置,使得在凹部220之间余留的能导电的材料118具有梳状的结构。与接触面332a和332b不同,接触面332d仅在三侧上具有边缘(沿朝传导区域130的方向和在两侧上,相反,接触面332d的背离传导区域130的侧不具有边缘)。
图4E在上部视图中示出根据不同实施例的倒装芯片设备300e的示意横截面图,并且在下部视图中示出倒装芯片设备300e的接触面332e的放大俯视图。放大示出的区域在上部视图中用“C”表示。
倒装芯片设备300e可以基本上对应于倒装芯片设备300a和300a2。
在不同的实施例中,例如在倒装芯片设备300a和300a2中或在其他倒装芯片设备300中,在接触面332e中,凹部220能够借助于激光,例如借助于激光剥离形成。凹部220在不同的实施例中,如在图4E中示出的那样,例如通过凹部220作为二维矩阵设置的方式能够设计为规则的图案。在不同的实施例中,凹部220能够形成为其他规则的图案或形成为不规则的图案。
在不同的实施例中,能够使用借助于激光构成凹部220,以便形成管状凹部220,所述凹部具有与其长度相比小的直径。例如,管状凹部220的直径与深度比能够在大致1:3至大致1:50的范围中,例如在大致1:10至大致1:25的范围中。在不同的实施例中,能够借助于激光也形成扁平的凹部,其具有大于1:3的、例如甚至大于1:1或更大的直径与深度比。
图4A至图4E中示出的接触面332a、332b、332c、332d和332e形成接触面造型,其中凹部220形成为规则图案。
图5A和5B分别示出根据不同实施例的倒装芯片设备的示意俯视图。
在此,连同图4D中的接触面332a一起示例性地解释说明:芯片触点126的横截面能够具有圆形形状,如针对图5A中的芯片触电126a示出,或者能够具有倒圆正方形形状,如针对图5B中的芯片触点126b示出。
在不同的实施例中,只要满足关于与凹部220相比在宽度方面和凹部220彼此的间距方面的边界条件,即在相对尺寸和布置方面确保:在建立压力接触的情况下在将芯片触点126定位在接触面332上的任何位置处时,借助于部分地将芯片触点126没入凹部220的至少一个中形成三维结构化的接触边界面334,芯片触点126能够具有各种任意其他合适的形状。
图6A和图6B分别示出根据不同实施例的倒装芯片设备300f或300g的示意横截面图。
倒装芯片设备300f或300g能够基本上对应于倒装芯片设备300a、300a2和/或300e。
如在图6A和图6B中示出,在倒装芯片设备300f或300g中,根据不同的实施例,能够形成多个凹部220,使得所述凹部不延伸至载体113,而是在相应的凹部220和载体113之间还余留能导电的材料118,例如如上面描述的那样。换言之,能导电的材料118能够阶梯状地形成或设置。
在不同的实施例中,基本上与多个凹部220的其他的造型和/或布置无关地,关于能导电的材料118余留在凹部220的底部处、即在相应的凹部220和载体113之间选择接触面332的造型。这就是说,在凹部220的平行于和/或垂直于载体113的主面的横截面有基本上任意形状的情况下,能导电的材料118能够设置成,使得在凹部220的至少一个中余留能导电的材料118和/或设置成,使得凹部220的至少一个延伸直至载体113,即在凹部220和载体113之间不余留能导电的材料118。
在不同的实施例中,全部凹部220关于能导电的材料118在凹部220和载体113之间余留方面同样地设计,即全部凹部220或者能够在凹部220和载体113之间具有余留的能导电的材料118,或者任何凹部220在凹部220和载体113之间都不能够具有能导电的材料118。
在不同的实施例中,全部凹部220关于能导电的材料118在凹部220和载体113之间余留方面能够不同地设计,即凹部220中的至少一个能够具有凹部220和载体113之间的余留的能导电的材料118,并且凹部220中的至少一个能够在凹部220和载体113之间不能够具有能导电的材料118。
在不同的实施例中,在凹部220设计成使得其相互融合地构成且设置在凹部220之间的能导电的材料118例如设置为各个凸起的情况下,至少在凹部220的一部分和载体之间能够设置能导电的材料118,使得各个凸起中的每个凸起能导电地与接触面332的剩余的能导电的材料118连接。
在倒装芯片设备300g中,接触面332g,与倒装芯片设备300f的接触面332f不同,能够在接触面332g的背离传导区域130的一侧上具有边缘R。
图7A示出常规的倒装芯片设备700的一部分的示意俯视图。
常规的倒装芯片设备700能够具有载体113、印制导线770、能导电的过孔772和多个常规的接触面100(所述接触面附加地还详细在放大图中示出),所述过孔从载体113的一侧穿过载体113能够延伸至载体113的另一侧。
图7B示出根据不同实施例的倒装芯片设备701的一部分的示意俯视图。
倒装芯片设备701能够基本上如常规的倒装芯片设备700那样形成,其区别是:所述倒装芯片设备701代替常规的接触面100具有多个接触面332,所述接触面能够根据不同的实施例形成,如这在上文所描述的那样。图7B中所示出的接触面示例性地能够类似于图4C中示出的接触面332c形成。
图8示出用于形成根据不同实施例的倒装芯片设备的方法800的流程图。
方法800在不同的实施例中能够具有:(在810中)提供具有能导电的芯片触点的芯片,并且(在820中)在载体上形成具有多个凹部的能导电的接触面,其中接触面设计用于接触芯片触点,其中芯片触点具有如下材料,所述材料能够至少在接触芯片触点期间形变,其中每个凹部的最小宽度能够小于芯片触点的最小宽度;并且其中相邻凹部的相邻的边缘之间的各间距能够小于芯片触点的最小宽度。
实施例中的一些实施例结合设备来描述,并且实施例中的一些实施例结合方法来描述。方法的其他有利的设计方案从设备的描述中得出并且反之亦然。
Claims (19)
1.一种倒装芯片设备,所述倒装芯片设备具有:
芯片,所述芯片具有能导电的芯片触点;和
载体,所述载体具有用于接触所述芯片触点的能导电的接触面;
其中所述芯片触点具有如下材料,所述材料至少能够在接触所述芯片触点期间至少与能导电的所述接触面的材料一样容易地形变;
其中所述接触面具有多个凹部;
其中每个所述凹部的最小宽度小于所述芯片触点的最小宽度;并且
其中相邻的凹部的相邻的边缘之间的各间距小于所述芯片触点的最小宽度。
2.根据权利要求1所述的倒装芯片设备,其中所述接触面大于所述芯片触点平行于所述芯片的主面的横截面。
3.根据权利要求1或2所述的倒装芯片设备,其中所述多个凹部设置成,使得所述多个凹部填充所述接触面。
4.根据权利要求1至3中任一项所述倒装芯片设备,其中所述多个凹部设置在所述接触面中,使得所述接触面是网格状结构化的。
5.根据权利要求1至3中任一项所述倒装芯片设备,其中所述多个凹部设置在所述接触面中,使得所述接触面是梳状结构化的。
6.根据权利要求1至3中任一项所述倒装芯片设备,其中所述多个凹部在所述接触面中形成为管状的凹部。
7.根据权利要求1至6中任一项所述倒装芯片设备,其中能导电的所述接触面具有朝向所述载体的第一侧和与所述第一侧相对置的第二侧;和
其中所述多个凹部中的至少一个凹部从所述第二侧延伸至所述第一侧。
8.根据权利要求1至6中任一项所述倒装芯片设备,其中能导电的所述接触面具有朝向所述载体的第一侧和与所述第一侧相对置的第二侧;和
其中所述多个凹部中的至少一个凹部从所述第二侧不延伸至所述第一侧。
9.根据权利要求1至8中任一项所述倒装芯片设备,所述倒装芯片设备还具有:电绝缘的粘附剂,所述粘附剂设置在所述芯片和所述载体之间,以将所述芯片固定在所述载体上。
10.根据权利要求1至9中任一项所述倒装芯片设备,所述倒装芯片设备还具有:
至少一个另外的能导电的芯片触点,所述另外的能导电的芯片触点具有如下材料,所述材料至少在接触所述芯片触点期间能够形变;
至少一个另外的能导电的接触面,所述另外的能导电的接触面用于接触所述至少一个另外的芯片触点;
其中所述芯片触点和所述至少一个另外的芯片触点设置在所述芯片上并且所述接触面和所述至少一个另外的接触面设置在所述载体上,使得所述芯片触点中的各一个设置用于:接触所述接触面中的一个;
其中所述至少一个另外的接触面具有多个另外的凹部;和
其中所述多个另外的凹部中的相邻的另外的凹部之间的各间距小于所述另外的芯片触点的最小宽度。
11.根据权利要求1至10中任一项所述倒装芯片设备,其中所述多个凹部作为规则的图案形成在所述接触面中。
12.一种用于形成倒装芯片设备的方法,所述方法具有:
提供具有能导电的芯片触点的芯片;
在载体上形成具有多个凹部的能导电的接触面,其中所述接触面设计用于接触所述芯片触点;
其中所述芯片触点具有如下材料,所述材料至少在接触所述芯片触点期间能够形变;
其中每个所述凹部的最小宽度小于所述芯片触点的最小宽度;并且
其中相邻凹部的相邻的边缘之间的各间距小于所述芯片触点的最小宽度。
13.根据权利要求12所述的方法,其中形成具有多个凹部的能导电的所述接触面具有:形成能导电的层和随后形成所述多个凹部。
14.根据权利要求13所述的方法,其中形成所述多个凹部具有至少一个刻蚀过程。
15.根据权利要求13所述的方法,其中形成所述多个凹部具有:借助于激光构成管状的凹部。
16.根据权利要求13所述的方法,其中形成具有多个凹部的能导电的接触面具有:沉积具有多个凹部的能导电的接触面。
17.根据权利要求12至16中任一项所述的方法,所述方法还具有:
借助于将所述芯片和所述载体相互挤压,将所述芯片触点与所述接触面连接,使得所述芯片触点和所述接触面彼此接触并且所述芯片触点发生形变。
18.根据权利要求17所述的方法,其中连接还具有:加热所述芯片触点。
19.根据权利要求12至18中任一项所述的方法,所述方法还具有:
将电绝缘的粘附剂设置在所述芯片和所述载体之间。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102017108871.7 | 2017-04-26 | ||
DE102017108871.7A DE102017108871A1 (de) | 2017-04-26 | 2017-04-26 | Flip-Chip-Vorrichtung und Verfahren zum Herstellen einer Flip-Chip-Vorrichtung |
Publications (1)
Publication Number | Publication Date |
---|---|
CN108807334A true CN108807334A (zh) | 2018-11-13 |
Family
ID=63797142
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201810384365.7A Pending CN108807334A (zh) | 2017-04-26 | 2018-04-26 | 倒装芯片设备和用于制造倒装芯片设备的方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20180315693A1 (zh) |
CN (1) | CN108807334A (zh) |
DE (1) | DE102017108871A1 (zh) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10303252A (ja) * | 1997-04-28 | 1998-11-13 | Nec Kansai Ltd | 半導体装置 |
US6573610B1 (en) * | 2000-06-02 | 2003-06-03 | Siliconware Precision Industries Co., Ltd. | Substrate of semiconductor package for flip chip package |
DE10103456C1 (de) | 2001-01-25 | 2002-08-29 | Infineon Technologies Ag | Vorrichtung mit mindestens einem Halbleiterbauteil und einer Leiterplatte und Verfahren zur Herstellung einer elektromechanischen Verbindung zwischen beiden |
US8952529B2 (en) * | 2011-11-22 | 2015-02-10 | Stats Chippac, Ltd. | Semiconductor device with conductive layer over substrate with vents to channel bump material and reduce interconnect voids |
US10115668B2 (en) * | 2015-12-15 | 2018-10-30 | Intel IP Corporation | Semiconductor package having a variable redistribution layer thickness |
US10381300B2 (en) * | 2016-11-28 | 2019-08-13 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package including filling mold via |
-
2017
- 2017-04-26 DE DE102017108871.7A patent/DE102017108871A1/de not_active Withdrawn
-
2018
- 2018-04-26 CN CN201810384365.7A patent/CN108807334A/zh active Pending
- 2018-04-26 US US15/963,146 patent/US20180315693A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
DE102017108871A1 (de) | 2018-10-31 |
US20180315693A1 (en) | 2018-11-01 |
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PB01 | Publication | ||
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WD01 | Invention patent application deemed withdrawn after publication |
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|
WD01 | Invention patent application deemed withdrawn after publication |