CN108807317B - 半导体结构、半导体装置的制造方法以及设计布局的方法 - Google Patents

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Abstract

一种半导体装置的制造方法，包含形成第一接触衬垫及第二接触衬垫在第一钝化层上、沉积第一缓冲层在第一接触衬垫及第二接触衬垫上，以及沉积第二缓冲层在第一缓冲层及第二接触衬垫上。第一接触衬垫是在电路区域内，且第二接触衬垫是在非电路区域内。第二接触衬垫的边缘是被暴露，而第一接触衬垫的周围及第二接触衬垫的边缘是被第一缓冲层覆盖。

Description

半导体结构、半导体装置的制造方法以及设计布局的方法
技术领域
本揭露是关于一种半导体装置，特别是关于一种半导体结构、半导体装置的制造方法以及设计布局的方法。
背景技术
在集成电路(Integrated Circuit，IC)装置完成制程后，IC装置是被封装，以利用在例如印刷电路板(printed circuit board，PCB)上，做为大型电路的一部分。接触衬垫(也可当作连接衬垫)是形成在内连接结构上，且是暴露在半导体晶片的表面上。电性连接是透过接触衬垫形成，以连接半导体晶片至封装基材或其他晶片。在一些例示中，接触衬垫是用以引线接合(wire bonding)或覆晶接合(flip-chip bonding)。在晶圆级尺寸封装(wafer level chip scale packaging，WLCSP)中，利用后钝化内连接(post passivationinterconnect，PPI)以连接接触衬垫及凸块底层金属(under-bump metallurgy，UBM)结构。
发明内容
本揭露的一态样是关于一种半导体装置的制造方法。方法包含形成第一接触衬垫及第二接触衬垫在第一钝化层上、沉积第一缓冲层在第一接触衬垫及第二接触衬垫上，以及沉积第二缓冲层在第一缓冲层及第二接触衬垫上，其中第一接触衬垫是在电路区域内，第二接触衬垫是在非电路区域内，第二接触衬垫的边缘是被暴露，且第一接触衬垫的周围及第二接触衬垫的边缘是被第一缓冲层覆盖。
本揭露的另一态样是关于一种设计半导体装置的布局的方法。方法包含决定一第一布局图案、利用一硬件处理电路产生一第二布局图案、检查第二布局图案的每一个边缘是否与第一布局图案重叠、调整第二布局图案或第一布局图案的至少一者，使第二布局图案的边缘与第一布局图案重叠，以回应第二布局图案的至少一边缘与第一布局图案分离的测定，以及输出第一布局图案及第二布局图案，其中第一布局图案是对应至在一非电路区域内的多个接触衬垫，其中该第二布局图案是对应至一缓冲层，该缓冲层自一电路区域延伸至该非电路区域。
本揭露的再一态样是关于一种半导体结构。半导体结构是包含在第一钝化层上的第一接触衬垫及第二接触衬垫，以及在第一接触衬垫及第二接触衬垫上的第一缓冲层，其中第一接触衬垫是在电路区域内，第二接触衬垫是在非电路区域内，且第一缓冲层的边缘是在第二接触衬垫上，第一缓冲层暴露第二接触衬垫的一边缘，且第二接触衬垫的此边缘最远离第一接触衬垫。
本揭露的再一态样是关于一种半导体结构。半导体结构包含在钝化层上的第一接触衬垫、在钝化层上的多个第二接触衬垫、在第一接触衬垫上的第一缓冲层以及第二缓冲层，其中第一接触衬垫是在电路区域内，且多个第二接触衬垫之每一个是在非电路区域内。第一高分子缓冲层是在多个第二接触衬垫之第一第二接触衬垫上。第二高分子缓冲层是在第一高分子缓冲层、第一接触衬垫、第一第二接触衬垫，及多个第二接触衬垫的一第二第二接触衬垫的一部分上，其中第二高分子缓冲层的一边缘是在多个第二接触衬垫的第二第二接触衬垫的顶表面上，第二高分子缓冲层暴露第二第二接触衬垫的一边缘。
本揭露的再一态样是关于一种半导体结构。半导体结构包含在钝化层上的第一接触衬垫、第二接触衬垫及第三接触衬垫，以及第一缓冲层，其中第一接触衬垫是在电路区域内，第二接触衬垫是在密封区域内，且第二接触衬垫是介于第一接触衬垫与第三接触衬垫之间。第一缓冲层是在第一接触衬垫、第二接触衬垫与第三接触衬垫上，其中第一缓冲层的一边缘是在第三接触衬垫的顶表面的一部分上，且第三接触衬垫的此顶表面的部分最远离第二接触衬垫，第一缓冲层暴露第三接触衬垫的一边缘。
本揭露的再一态样是关于一种半导体结构。半导体结构包含在钝化层上的第一接触衬垫、第二接触衬垫及第三接触衬垫，在第一接触衬垫与第二接触衬垫上的第一缓冲层，以及第二缓冲层，其中第一接触衬垫是在电路区域内，第二接触衬垫是在密封区域内，且第二接触衬垫是介于第一接触衬垫与第三接触衬垫之间。第二缓冲层是在第一缓冲层、第一接触衬垫与第二接触衬垫上，其中第二缓冲层的一边缘是在第二接触衬垫的顶表面的一部分上，且第二接触衬垫的此顶表面的部分最远离第一接触衬垫，第二缓冲层暴露第二接触衬垫的一边缘。
附图说明
根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并不是按照比例绘示的。事实上，为了进行清楚讨论，许多特征的尺寸可以经过任意缩放。
图1是绘示根据一或多个实施例的半导体装置的剖面视图；
图2是绘示根据一或多个实施例的半导体装置的制造方法的流程图；
图3A至图3F是绘示根据一或多个实施例的半导体装置在各制程阶段的剖面视图；
图4是绘示根据一些实施例的集成电路布局的设计方法的流程图；
图5A是绘示根据一或多个实施例的半导体装置的剖面视图；
图5B至图5E是绘示根据一或多个实施例的接触衬垫的上视图；
图6是绘示根据一或多个实施例的集成电路设计系统的功能方块图；
图7是绘示根据一些实施例的集成电路制造系统及集成电路制造流程的方块图。
具体实施方式
以下揭露提供许多不同实施例或例示，以实施发明的不同特征。以下叙述的成份、数值、操作、材料、排列方式或类似者的特定例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成限制是被考虑的。其他成份、数值、操作、材料、排列方式或类似者。举例而言，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。许多特征的尺寸可以不同比例绘示，以使其简化且清晰。除此之外，本揭露在各种例示中会重复元件符号及/或字母。此重复的目的是为了简化和明确，并不表示所讨论的各种实施例及/或配置之间有任何关系。
再者，空间相对性用语，例如“下方(beneath)”、“在…之下(below)”、“低于(lower)”、“在…之上(above)”、“高于(upper)”等，是为了易于描述附图中所绘示的元素或特征和其他元素或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含元件在使用或操作时的不同方向。
集成电路(Integrated Circuit，IC)结构包含半导体晶片，半导体晶片是先彼此隔离，然后再透过内连接结构与彼此及/或其他IC结构电性耦合，以产生功能性电路，其中半导体晶片包含如晶体管及二极管的主动元件，以及如电容及电阻的被动元件。然后，一或多个钝化层是形成在内连接结构上，以保护IC结构免于被破坏。多个接触衬垫(在一些例示中亦可当作是结合衬垫)是形成在钝化层上，且是被二个应力缓冲层(stress bufferlayer)所覆盖。应力缓冲层是配置为减少封装制程中发生的应力失配(stress mismatch)。
在晶圆级中完成完整组装制程的封装是称为晶圆级尺寸封装(wafer level chipscale packaging，WLCSP)。随着封装尺寸减少，由二个缓冲层之间的界面所造成的应力随之增加。在一些实施例中，内缓冲层的边缘是在接触衬垫的中心部分上。在一些实施例中，接触衬垫是在非电路区域，例如密封环区域、虚拟图案区域或组装隔离区域。相较于其他方法，施加在钝化层的应力是减少约40％至约60％，进而优化IC结构的可靠性及稳定性。举例而言，因为在钝化层上的抗拉应力(tensile stress)被吸收，且被接触衬垫所产生的抗压应力(compressive stress)所补偿，使得在钝化层内发生缺陷(例如：剥离及/或破裂)的风险减少。
图1是绘示根据一或多个实施例的半导体装置100的剖面视图。半导体装置100包含电路区域110、组装隔离区域112、密封环区域114、虚拟图案区域116及切割道(scribeline)区域118。电路区域110包含各种电路装置，例如被动元件或主动元件。电路装置是形成在基材120内，且电路装置是通过内连线结构与彼此或其他电路电性连接，其中内连线结构是透过金属间介电质(inter-metal dielectric，IMD)层122堆叠及设置。在一些实施例中，内连线结构包含接触插塞124、导电线路126及/或介层窗插塞128。内连线结构包含铝、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、金属硅化物、上述的组合或其他合适材料的至少一者。在一些实施例中，内连线结构还包含设置在金属间介电层上的介层窗插塞130、以及接触衬垫150、接触衬垫154a、接触衬垫154b(合称为接触衬垫154)及接触衬垫156。接触衬垫150是在电路区域110内。接触衬垫154是在密封环区域114内。接触衬垫156是在虚拟图案区域116内。
以俯视平面视图观之，组装隔离区域112是包围电路区域110，且组装隔离区域112是被密封环区域114所包围。在一些实施例中，组装隔离区域112是配置以提供电路区域110内的元件及密封环区域114内的元件之间的物理性及电性隔离。在至少一实施例中，组装隔离区域112的宽度范围为约3微米至约10微米。在一些例示中，若组装隔离区域112的宽度太大，则晶片的占用区域增加，导致产量较低。在一些例示中，若宽度太小，则提供给电路区域110的物理性及电性隔离不足。
密封环区域114包含第一密封环结构125a及第二密封环结构125b，其是配置以保护电路区域110，以避免在晶圆切割及封装制程中的湿度降解、离子性污染及破坏。特别地，接触衬垫154a对应至第一密封环结构125a，且接触衬垫154b对应至第二密封环结构125b。在一些实施例中，第一密封环结构125a及第二密封环结构125b是与电路区域110内的内连线结构同时形成。在一些实施例中，电路区域110内的内连线结构及密封环区域114内的密封环结构是绕行或延伸至组装隔离区域112内，借以在组装隔离区域112内形成至少一电性元件。在一些实施例中，密封环区域114具有二个以上或仅一个密封环结构。当密封环区域114具有多个密封环结构，内密封环结构(例如：第一密封环结构125a)是配置为连接被动元件，以增加抗噪度及电路区域110内装置的隔离带宽(isolation bandwidth)。
以俯视平面视图观之，虚拟图案区域116是包围密封环区域114，且虚拟图案区域116是被切割道区域118包围。在一些实施例中，虚拟图案区域116包含虚拟长条、线端的虚设长条、角落圆化的虚设长条、虚拟衬垫及/或其他图案。在一些实施例中，虚拟图案区域116内的结构是利用例如双重金属镶嵌技术的方法，并与电路区域110内的内连线结构同时形成。切割道区域118定义出光罩上的每一个曝光区域及晶圆上的每一个半导体晶片。在一些实施例中，切割道区域118包含每一个曝光区域的曝光区域对准标记、每一个晶片的晶片对准标记及/或用以监控制程的待测装置。
切割道区域118分离相邻的半导体晶片，以考虑到锯切制程的刀片宽度。在一些实施例中，切割道区域118不具有内连接结构。在一些实施例中，包含多个测试衬垫(通常当作是测试元件)的一或多个测试电路是在切割道区域118内，以在制程中监测物理性特征及/或核对电性特征。
半导体装置100还包含第一钝化层140、第二钝化层142、接触衬垫150至接触衬垫156、第一缓冲层160及第二缓冲层162。第一钝化层140是在最高的金属间介电质层122上，以保护下方的内连接结构及电性装置免于破坏及污染。在一些实施例中，第一钝化层140更对下方的电性装置提供保护，以帮助防止或减少湿气损坏、机械性破坏及辐射损坏。第二钝化层142是在第一钝化层140及接触衬垫150至接触衬垫156上。在一些实施例中，第二钝化层142是配置以保护接触衬垫150至接触衬垫156免于被破坏。在一些实施例中，第二钝化层142是配置以吸收或释放在晶圆切割及封装制程中的热及/或机械压力。
第一缓冲层160是在接触衬垫150的周围上，换言的，接触衬垫150的中心部分是与后钝化内连接(post passivation interconnect，PPI)结构170[在一些例示中，也可当作重新分布线(redistribution line，RDL)]接触。除此之外，第一缓冲层160是部分在接触衬垫154a上，换言之，第一缓冲层160的边缘164是在接触衬垫154a的中心部分上。在一些实施例中，第一缓冲层160自电路区域110延伸至切割道区域118。在一些实施例中，在垂直于第一钝化层140的顶表面的方向上，边缘164是与第一密封环结构125a的堆叠层重叠。在一些实施例中，第一缓冲层160填充第二钝化层142内的开口。第一缓冲层160包含聚乙酰胺(polyimide，PI)、苯并环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzoxazole，PBO)、环氧化合物、硅氧烷、丙烯酸酯、纳米填充酚醛树脂(nano-filled phenolic resin)或其他合适材料的至少一者。第二缓冲层162是完全在第一缓冲层160上，并覆盖接触衬垫154a被第一缓冲层160暴露出的部分。除此之外，第二缓冲层162是部分在接触衬垫154b上。在一些实施例中，第一缓冲层160及第二缓冲层162的组合是配置以做为应力失配的缓冲，其中应力失配是由于半导体晶片及基材的热膨胀系数(coefficients of thermalexpansion，CTE)不同。在一些实施例中，第一缓冲层160是配置以减少应力延伸至后钝化内连接结构170上；而第二缓冲层162是配置以减少应力延伸至后续的结构(例如：形成在第二缓冲层162上的金属凸块)上。在一些实施例中，第一缓冲层160及第二缓冲层162的组合的配置更是为了结构的支撑及在封装制程时导电凸块的物理性间隔。
在制程中，第一缓冲层160是在热处理下硬化。举例而言，热处理是在填充惰性气体且温度范围为约200℃至约400℃的烘箱中进行。如此，在第一缓冲层160内造成抗拉应力/收缩应力。因此，相较于其他方法，施加在例如第二钝化层142及/或第一钝化层的下方层的应力是减少约40％至约60％，因为应力分布是分散在整个接触衬垫154a上。
图2是根据一或多个实施例的半导体装置的制造方法200的流程图。本领域中具有通常知识者应理解的是，可在图2所述的方法200之前、之间及/或之后，进行其他的操作。根据一些实施例，以下配合图3A至图3F提供制程的其他细节。
方法200包含操作210，形成第一接触衬垫(例如：图1中的接触衬垫154a)及第二接触衬垫(例如：图1中的接触衬垫154b)在第一钝化层(例如：图1中的第一钝化层140)上。第一接触衬垫是在电路区域(例如：图1中的电路区域110)内，且第二接触衬垫是在非电路区域(例如：图1中的密封环区域114、虚拟图案区域116或组装隔离区域112)内。在一些实施例中，第一钝化层是形成在内连接结构的最上方的导电线路及相应的金属间介电质层上。在一些实施例中，第一钝化层具有的介电常数κ是大于3.9。在一些实施例中，第一钝化层是包含氧化硅膜及氮氧化硅膜的复合层。在一些实施例中，第一钝化层包含非孔洞性介电材料，例如未掺杂硅玻璃(undoped silicate glass，USG)、氟硅玻璃(fluorinated silicateglass，FSG)、氮化硅、上述的组合或其他合适的材料。第一钝化层是利用沉积制程所形成，其中沉积制程可例如化学气相沉积法(chemical vapor deposition，CVD)、等离子辅助化学气相沉积法(plasma-enhanced chemical vapor deposition，PECVD)或高密度等离子化学气相沉积法(high density plasma chemical vapor deposition，HDPCVD)、旋转涂布或其他合适的制程。在一些实施例中，第一钝化层的厚度范围为约500纳米至约1200纳米。在一些例示中，较厚的第一钝化层增加制程成本，但不具有益处。在一些例示中，较薄的第一钝化层提供的缓冲不足以减少应力失配。
第一接触衬垫及第二接触衬垫是形成在第一钝化层上，且是电性连接对应的下方内连接结构。第一接触衬垫及第二接触衬垫是与对应的形成在第一钝化层内的介层窗插塞电性接触。在各种实施例中，第一接触衬垫及第二接触衬垫的上部分形成凹陷，其中凹陷是突出且对准下方的介层窗插塞。另外，第一接触衬垫及第二接触衬垫是与对应的内连接结构的最上方的导电线路直接接触。在一些实施例中，第一接触衬垫及第二接触衬垫包含铝、铜、铝-铜、上述的组合或其他合适的导电材料。在一些实施例中，第一接触衬垫及第二接触衬垫的形成包含沉积制程、微影制程及蚀刻制程。沉积制程包含蒸镀、物理气相沉积法(physical vapor deposition，PVD)、化学气相沉积法、原子层沉积法(atomic layerdeposition，ALD)、无电式电镀法(electroless plating)或其他合适的制程。在第一钝化层包含暴露最上方的导电线路的开口的一些实施例中，沉积制程填充开口以形成电性连接。蚀刻制程包含湿式蚀刻、干式蚀刻或上述的组合。在一些实施例中，第一接触衬垫及第二接触衬垫的厚度范围为约50纳米至约10微米。在一些例示中，较厚的接触衬垫增加填充第二钝化层的风险。在一些例示中，较薄的接触衬垫增加在后续后钝化内连接制程中被破坏的风险。
方法200继续至操作220，沉积第二钝化层(例如：在图1中的第二钝化层142)在第一接触衬垫、第二接触衬垫及第一钝化层上。第二钝化层是形成在第一钝化层、第一接触衬垫及第二接触衬垫上。在一些实施例中，形成第二钝化层与第一钝化层是利用相同的制程，例如等离子辅助化学气相沉积法。在一些实施例中，形成第二钝化层与第一钝化层是利用不同的制程，举例而言，沉积第二钝化层是利用高密度等离子化学气相沉积法，而沉积第一钝化层是利用等离子辅助化学气相沉积。在一些实施例中，第二钝化层与第一钝化层包含相同材料。在一些实施例中，第二钝化层与第一钝化层包含不同材料。在一些实施例中，为了与后续后钝化内连接结构形成电性连接，施加微影制程及蚀刻制程，选择性地图案化第二钝化层，以暴露出第一接触衬垫或第二接触衬垫的至少一者。后钝化内连接结构是配置以提供导电路径给电路及半导体装置的输入/输出线端，例如导电凸块。在各种实施例中，后钝化内连接结构包含铝、铜、铜合金或其他合适的导电材料，且是利用蒸镀、物理气相沉积法、化学气相沉积法、无电式电镀或其他合适的制程所沉积。
方法200继续进行操作230，沉积第一高分子层(例如：图1中的第一缓冲层160)，以部分覆盖第二接触衬垫，其中此覆盖是自电路区域延伸至非电路区域。第一高分子层是利用例如旋转涂布或其他合适制程的沉积制程形成在第二钝化层上。第一高分子层的边缘是位于第二接触衬垫的中心部分上。在一些实施例中，第二接触衬垫是在密封环区域内。在一些实施例中，第二接触衬垫是在虚拟图案区域内。在一些实施例中，第二接触衬垫是在组装隔离区域内。当半导体晶片具有矩形外观，在一些实施例中，第一高分子层的每一个边缘是在相同或不同区域内。举例而言，第一高分子层的一边缘是在密封环区域内的一第二接触衬垫上，而第一高分子层的另一边缘是在组装隔离区域内的另一第二接触衬垫上。以密封环区域包含多个密封环结构的另一具体例而言，第一高分子层的一边缘是在对应密封环结构的一第二接触衬垫上，而第一高分子层的另一边缘是在对应另一密封环结构的另一第二接触衬垫上。以另一具体例而言，第一高分子层的每一个边缘是在密封环区域内或组装隔离区域内。第一高分子层是利用沉积制程所形成，例如旋转涂布、干膜叠层制程(dry filmlamination process)或其他合适的制程。在一些实施例中，第一高分子层是以液态形式配制，并利用硬化制程(例如：热处理)被硬化。在一些实施例中，热处理是在约200℃至约400℃的温度范围下进行。根据一些例示，硬化制程是持续约1分钟至约90分钟。在一些实施例中，硬化制程是进行超过90分钟。在一些实施例中，第一高分子层是利用微影制程及蚀刻制程被图案化，以暴露出后钝化内连接结构的至少一部分。
方法200继续进行操作240，沉积第二高分子层(例如：图1中的第二缓冲层162)在第一高分子层及第二接触衬垫上。第二高分子层包含聚乙酰胺、苯并环丁烯、聚苯并恶唑、环氧化合物、硅氧烷、丙烯酸酯或其他合适材料的至少一者。在一些实施例中，第二高分子层的沉积包含旋转涂布、干膜叠层制程或其他合适的制程。在各种实施例中，覆盖接触衬垫的第二高分子层的一部分突出至形成在接触衬垫的上部分的凹陷。第二高分子层的一部分是通过微影制程及蚀刻制程被移除。在一些实施例中，移除制程包含激光制程或利用样板固定夹。在一些实施例中，形成第二高分子层与第一高分子层是利用相同的制程。在一些实施例中，形成第二高分子层是利用不同的制程。在一些实施例中，额外的操作是包括在方法200中，例如：在操作240之后，形成凸块下金属(under bump metal，UBM)结构在第二高分子层上。在一些实施例中，第二高分子层是以液态形式配制，并利用硬化制程(例如：热处理)被硬化。在一些实施例中，热处理是在约200℃至约400℃的温度范围下进行。根据一些例示，硬化制程是持续约1分钟至约90分钟。在一些实施例中，硬化制程是进行超过90分钟。在一些实施例中，第二高分子层的硬化制程及第一高分子层的硬化制程是在单一步骤中进行。在一些实施例中，每一个硬化制程是独立进行。
图3A至图3F是根据一或多个实施例的在制程各阶段中半导体装置300的剖面视图。半导体装置300包含类似半导体装置100的元件，且相似元件的最后二位数字为相同。图3A为进行操作210后的半导体装置300的剖面视图。从半导体晶片的中心至边界，半导体装置300包含电路区域310、组装隔离区域312、密封环区域314、虚拟图案区域316及切割道区域318。电路区域310包含形成在最高的导电线路326t上的第一钝化层340，其是做为物理性隔离及结构性支撑。在一些实施例中，第一钝化层340包含无机绝缘材料，例如：氧化硅、氮化硅、氮氧化硅或碳氮化硅，或有机绝缘材料，例如：聚乙酰胺、苯并环丁烯、聚苯并恶唑或环氧化合物。多个开口是利用微影制程及蚀刻制程形成在第一钝化层340内，借以暴露出最高的导电线路326t的一部分。接触衬垫350是透过介层窗插塞330电性连接最高的导电线路326t。在一些实施例中，接触衬垫350包含铝、铜、铝-铜、金、锡、镍或其他导电材料。在密封环区域314内，接触衬垫354a及接触衬垫354b是以类似方法形成在接触衬垫350上。接触衬垫354a是电性连接第一密封环结构的最高的导电线路327a，而接触衬垫354b是电性连接第二密封环结构的最高的导电线路327b。在一些实施例中，以俯视平面视图观之，接触衬垫354a是被第一密封环结构的边界包围。在一些实施例中，以俯视平面视图观之，接触衬垫354a是自第一密封环结构的边界向外突出。
图3B为进行操作220后的半导体装置300的剖面视图。第二钝化层342是在第一钝化层340、接触衬垫350、接触衬垫354a及接触衬垫354b上。在一些实施例中，第二钝化层342包含无机绝缘材料，例如：氧化硅、氮化硅、氮氧化硅或碳氮化硅，或有机绝缘材料，例如：聚乙酰胺、苯并环丁烯、聚苯并恶唑或环氧化合物。在一些实施例中，第二钝化层342与第一钝化层340包含相同的材料。在一些实施例中，第二钝化层342与第一钝化层340包含不同的材料。
图3C为进行操作230后的半导体装置300的剖面视图。第一缓冲层360是在第二钝化层342、接触衬垫350及接触衬垫354a上。在一些实施例中，为了给后钝化内连接结构暴露出接触衬垫350的中心部分，开口是形成在第一缓冲层360内。第一缓冲层360的边缘364是在接触衬垫354a上，即第一缓冲层360的覆盖是自电路区域310延伸至密封环区域314。第一缓冲层360暴露接触衬垫354a的一边缘，并覆盖接触衬垫354a的另一边缘。在一些实施例中，第一缓冲层360在接触衬垫354a上的覆盖31范围为接触衬垫354a的最大宽度32的约25％至约75％。在一些例示中，较大或较小的比例改变第一缓冲层360施加在第二钝化层342的应力。在一些实施例中，覆盖31为最大宽度32的约50％。在一些实施例中，第一缓冲层360的边缘364是对准介层窗插塞330a的中心部分，其中介层窗插塞330a连接接触衬垫354a。在一些实施例中，第一缓冲层360的边缘364是对准最高的导电线路327a的中心部分。
图3D为进行操作240后的半导体装置300的剖面视图。第二缓冲层362是在第一缓冲层360上。特别地，第二缓冲层362覆盖边缘364。第二缓冲层362的边缘366是对准介层窗插塞330b的中心部分，其中介层窗插塞330a连接接触衬垫354b。在一些实施例中，第二缓冲层362的边缘366是对准最高的导电线路327b的中心部分。
图3E为进行操作240后的半导体装置300的另一剖面视图。相较于图3D，第一缓冲层360的边缘364是在密封环区域314内，且在接触衬垫354b上。在密封环区域314包含第三密封环结构的一些实施例中，边缘364是在接触衬垫354b上，其中接触衬垫354b是在第三密封环结构上。在一些实施例中，接触衬垫354b被第一缓冲层360覆盖的范围为接触衬垫354b的最大宽度的约25％至约75％。在半导体装置300包含形成在密封环区域314内的第三密封环结构的一些实施例中，边缘364是以一数量范围覆盖第三密封环结构的接触衬垫，且此数量范围是相似于接触衬垫354b所述的数量范围。
图3F为进行操作240后的半导体装置300的再一剖面视图。相较于图3D，第一缓冲层360的边缘364是在虚拟图案区域316内，且是在接触衬垫356上。在一些实施例中，接触衬垫356被第一缓冲层360覆盖的范围为接触衬垫356的最大宽度的约25％至约75％。
图4是根据一些实施例的设计集成电路布局的方法400的流程图。本领域中具有通常知识者应理解的是，可在图4所述的方法400之前、之间及/或之后，进行其他的操作。根据一些实施例，以下配合图5A至图5E提供制程的其他细节。
方法400包含操作410，决定第一布局图案，其中第一布局图案对应至多个接触衬垫，例如图1中的接触衬垫154a、接触衬垫154b及接触衬垫156。在一些实施例中，第一布局图案对应至排列在相同区域(例如：密封环区域及虚拟图案区域)的接触衬垫。布局图案包含形成在半导体晶片上的多角形或开口。第一布局图案是通过电子设计自动化(electronic design automation，EDA)工具所产生，其中电子设计自动化工具可例如
Figure GDA0002981961950000121
的Synphony、Cadence
Figure GDA0002981961950000122
的Virtuoso及Mentor
Figure GDA0002981961950000123
的ICstation。布局数据是通过计算机可读取媒体利用标准布局格式(例如GDSII)所提供。在一些实施例中，当方法是通过电子设计自动化系统执行时，布局数据是透过软件界面所提供。方法400接着进行操作420，产生第二布局图案。第二布局图案对应至缓冲层，例如图1中的第一缓冲层160。
在操作430中，检查第二布局图案的每一个边缘是否与第一布局图案重叠。在一些实施例中，装载设计规则手册(Design Rule Manual，DRM)及执行设计审查验证(DesignReview Check，DRC)。设计规则手册是包含一或多个设计规则的文件，其中设计规则是包含集成电路设计者在电路设计时遵守的限制。在一些实施例中，一或多个设计规则是光罩制造者使用的一系列参数，其是可使设计者核对光罩组的正确性。设计审查验证是用以描述图案特征及产生违规位置的标示，其中违规位置的标示包含从所选择设计规则手册接收所选择的特征相关的图案及通路。若第二布局图案的每一个边缘未与第一布局图案重叠，则一或多个错误标示是呈现在设计审查验证的输出文件，且使用者或处理器提供第一布局图案或第二布局图案调整的选择。
如自操作430中以“否”的箭头所指示，若操作430的检查未通过，即第二布局图案的至少一个边缘与第一布局图案未重叠(分开)，则方法400继续进行操作440，调整第二布局图案或第一布局图案的至少一者，以使第二布局图案的每一个边缘与第一布局图案重叠。操作440包含选择性的操作440a，延伸第二布局图案的至少一个边缘，以与第一布局图案重叠；以及选择性操作440b，延伸第一布局图案的接触衬垫，以与第二布局图案重叠。以下利用图5A至图5E详细讨论选择性操作440a的各种实施例。在一些实施例中，当进行选择性操作440b，延伸的接触衬垫突出至电路区域及非电路区域之间的组装隔离区域。在一些实施例中，仅进行选择性操作440a或选择性操作440b的其中一者。在一些实施例中，选择性操作440a及选择性操作440b是同时进行或做为连续步骤。
在一些实施例中，决定一或多个布局图案对应至下方的内连接结构。举例而言，为了进一步补偿在接触衬垫上的较多应力分布，在操作440之前，计算下方的内连接结构的密度分布。如此一来，在操作440a时，第二布局图案的延伸的边缘不仅与第一布局图案的接触衬垫重叠，更对准一或多个布局图案的最大密度分布。举例而言，当对应至介层窗插塞的第三布局图案被决定，除非设计规则的违反无法被执行，第二布局图案的边缘应位于接触衬垫上，并对准下方的介层窗插塞，其中介层窗插塞是在接触衬垫正下方，并与接触衬垫接触。在另一具体例中，为了延伸第二布局图案的至少一个边缘，以与具有最大密度分布的地区重叠，进一步地计算对应至内连接结构的最高导电线路的第四布局图案以及第三布局图案。在一些实施例中，额外布局图案的决定以及密度分布的计算是在操作430之前进行。在一些实施例中，额外布局图案的决定以及密度分布的计算是在操作430之后进行。
另外，在操作430中，若第二布局图案的每一个边缘与第一布局图案重叠，如自操作430中以“否”的箭头所指示，方法400继续进行操作450，输出第一布局图案及第二布局图案，以在半导体制程中完成。
图5A是根据一或多个实施例的在操作440之后半导体装置500的剖面视图。半导体装置500与半导体装置100包含类似的元件，且相似元件的最后二位数字为相同。在一些实施例中，基于选择性操作440b，接触衬垫554a是水平地延伸，因此接触衬垫554a包含在密封环区域514内的原有部分554a-1以及在组装隔离区域512内的延伸部分544a-2。在一些实施例中，在选择性操作440a下，第一缓冲层560的边缘564是同时延伸。在一些实施例中，延伸的接触衬垫是安置在不同密封环结构内的接触衬垫，例如接触衬垫554b，或接触衬垫是安置在不同非电路区域内，例如虚拟图案区域516。
图5B至图5E是根据一或多个实施例的接触衬垫554a的俯视图。在图5B中，当接触衬垫554a是在密封环区域514内时，接触衬垫554a及接触衬垫554b的每一者为环绕组装隔离区域512的连续线或不连续线。在一些实施例中，起始部分544a-1是朝组装隔离区域512延伸。在一些实施例中，在选择性操作440b时，接触衬垫554a的一部分或整体是沿着方向52a至方向52c的至少一者。在一些实施例中，接触衬垫554b是朝接触衬垫554a延伸。在图5C中，当接触衬垫554a是在组装隔离区域512或虚拟图案区域516内时，起始部分544a-1具有八角形外观，且是沿着方向52延伸。在至少一实施例中，方向52是正交于半导体晶片的边缘。在一些实施例中，起始部分544a-1具有圆形外观、六角形外观、矩形外观或其他合适的多边形外观。延伸的部分544a-2具有长度53及宽度54。在一些实施例中，长度53的范围为约1微米至约25微米。在一些例示中，较长的长度53会增加衬垫550电性短路的风险。在一些例示中，较短的长度53不足以提供第一缓冲层足够的长度以座落。由于宽度54是等于起始部分544a-1的宽度51，接触衬垫544a具有八角形外观。在图5D中，在一些例示中，当宽度54违反无法执行的设计规则时，宽度54’是小于宽度51。在图5E中，在一些例示中，考量后钝化内连接结构570的路径，延伸的部分544a-2朝方向52’延伸，并形成相对于起始部分544a-1的边缘的角度55。在一些实施例中，角度55的范围为约0度至约60度。在一些例示中，较大的角度55增加另一衬垫或后钝化内连接结构电性短路的风险。
图6是根据一或多个实施例的集成电路设计系统的功能方块图600。系统600包含硬件处理电路602(亦可当作处理器)以及编码(例如储存)计算机程序码607(例如一组可执行指令)的非暂时性的计算机可读取储存媒体604。计算机可读取储存媒体604亦编码接合制造装置的指令607，其中制造装置是根据布局产生半导体装置。处理器602是透过母线608与计算机可读取储存媒体604电性耦合。网络接口612亦透过母线608与处理器602电性连接。网络接口612是连接网络614，以使处理器602及计算机可读取储存媒体604可以透过网络614连接外部元件。处理器602是配置以执行编码在计算机可读取储存媒体604中的计算机程序码606，以使系统600可用以进行方法400所述的部分操作或所有操作。
在一些实施例中，处理器602为中央处理单元(central processing unit，CPU)、多处理器、分散式处理系统、特定功能集成电路(application specific integratedcircuit，ASIC)及/或合适的处理单元。
在一些实施例中，计算机可读取储存媒体604为非暂时性电子、磁、光学、电磁、红外线及/或半导体系统(或设备或装置)。举例而言，计算机可读取储存媒体604包含半导体或固态记忆体(solid-state memory)、磁带(magnetic tape)、可移除式计算机磁片(removable computer diskette)、随机存取记忆体(random access memory，RAM)、只读记忆体(read-only memory，ROM)、刚性磁盘(rigid magnetic disk)及/或光盘。在使用光盘的一些实施例中，计算机可读取储存媒体604包含只读光盘(compact disk-read onlymemory，CD-ROM)、可读写光盘(compact disk-read/write，CD-R/W)及/或数字光盘(digital video disk，DVD)。
在一些实施例中，储存媒体604储存计算机程序码606，其中计算机程序码606是配置为使系统600进行方法400。在一些实施例中，储存媒体604也储存进行方法400所需要的信息以及在进行方法400时产生的信息，例如设计规则检查参数616、图案调整参数618、元件数据库参数620、布局参数622及/或一组进行方法400的操作的可执行指令。
在一些实施例中，储存媒体604储存接合制造装置的指令607。指令607使处理器602产生可被制造装置读取的制造指令，以在制造过程的电路设计制程中有效地实施方法400。
系统600包含输入/输出接口(I/O interface)610。输入/输出接口610是连接外部电路。在一些实施例中，输入/输出接口610包含键盘、小键盘、鼠标、轨迹球、触控板及/或游标方向键，其是用以传递信息及指令至处理器602。
系统600亦包含连接至处理器602的网络接口612。网络接口612允许系统600以网络614传递至连接的一或多个其他计算机系统。网络接口612包含无线网络接口，例如蓝芽(BLUETOOTH)、无线网络(WIFI)、全球互通微波存取(WIMAX)、通用封包无线服务(GPRS)或宽频多重分码存取(WCDMA)；或有线网络接口，例如乙太网络(ETHERNET)、通用系列总线(USB)或IEEE-1394。在一些实施例中，方法400是实施在二个或以上的系统600中，并透过网络614在不同系统600之间互换信息，例如实体间隔规则、色彩间隔规则、元件数据库或布局。
系统600是配置为透过输入/输出接口610或网络接口612接收实体间隔规则的相关信息。信息是透过母线608传输至处理器602，以决定设计规则，例如：二个布局图案之间的重叠。接着，设计规则是被储存在计算机可读取媒体604中，当作参数616。系统600是配置为透过输入/输出接口610或网络接口612接收图案调整的相关信息，例如：延伸布局图案的边缘。信息是被储存在计算机可读取媒体604中，当作图案调整参数618。系统600是配置为透过输入/输出接口610或网络接口612接收元件数据库的相关信息。信息是被储存在计算机可读取媒体604中，当作元件数据库参数620。系统600是配置为透过输入/输出接口610或网络接口612接收布局相关信息。信息是被储存在计算机可读取媒体604中，当作布局参数622。
在操作时，处理器602执行一组指令，以根据储存的参数616至参数622，指定色彩组合选择路线并指定色彩至传导元件。在一些实施例中，系统600是配置为产生控制制造装置的指令，以依据于方法400的期间所修饰的布局参数622形成光罩。
图7是根据一些实施例的集成电路制造系统700及其相关的集成电路制造流程的方块图。集成电路制造系统700产生布局(例如对应图5B的布局500或类似者)。根据布局，系统700制造(a)一或多个光罩或(b)初期半导体集成电路的一层中的至少一成分其中的至少一者。
集成电路制造系统700包含实体，例如设计厂720、光罩厂730及集成电路生产处/制造处[晶圆厂(fab)]750，实体是在制造集成电路装置760相关的设计、发展及制造周期及/或服务中与彼此相互作用。系统700中的实体是与通讯网络连接。在一些实施例中，通讯网络为单一网络。在一些实施例中，通讯网络是各种不同网络，例如内部网络及网际网络。通讯网络包含有线及/或无线通讯通道。每一个实体是与一或多个其他实体相互作用，并向一或多个其他实体提供服务及/或接收服务。在一些实施例中，设计厂720、光罩厂730及集成电路晶圆厂750的二者或以上是由单一较大公司拥有。在一些实施例中，设计厂720、光罩厂730及集成电路晶圆厂750的二者或以上是共存于一个共同的设备中，并使用共同的资源。
设计厂(或设计小组)720产生集成电路设计布局722。集成电路设计布局722包含设计为集成电路装置760的各种几何图案。几何图案是对应至导体、介电质或半导体层的图案，以组成要被制造的集成电路装置760的各种元件。结合各层以形成各种集成电路特征。举例而言，集成电路设计布局722的部分是形成在半导体基材上(例如硅晶圆)，此部分是包含各种集成电路特征，例如主动区、栅极电极、源极及漏极、层间互连的金属线或介层窗及接合垫的开口，并设置各种材料层在半导体基材上。设计厂720执行适当的设计步骤，以形成集成电路设计布局722。设计步骤包含一或多个逻辑设计、实体设计或间距及通路。集成电路设计布局722是呈现在一或多个具有几何图案的信息的数据文件中。举例而言，集成电路设计布局722是表达在GDSII文件格式或DFII文件格式中。
光罩厂730包含数据准备732及光罩制作744。光罩厂730是利用集成电路设计布局722，根据集成电路设计布局722，制造用以制作集成电路装置760的各层的一或多个光罩。光罩厂730进行光罩数据准备732，其中集成电路布局722是被转译成代表数据文件(representative data file，RDF)。光罩数据准备732提供代表数据文件至光罩制作744。光罩制作744包含光罩绘图机(mask writer)。光罩绘图机将代表数据文件转化成在基材(例如光罩或半导体晶圆)上的影像。集成电路设计布局722是被光罩数据准备732所操控，以遵守光罩绘图机的特征及/或集成电路晶圆厂750的要求。在图7中，光罩数据准备732及光罩制作744是绘示为分开的元件。在一些实施例中，光罩数据准备732及光罩制作744是共同被当作是光罩数据准备。
在一些实施例中，光罩数据准备732包含光学邻近校正(optical proximitycorrection，OPC)，其是利用微影增强技术补偿影像错误，例如因折射、干涉、其他制程影响或类似因素而增加的这些影像错误。光学邻近校正调整集成电路设计布局722。在一些实施例中，光罩数据准备732包含进一步的解析度增加技术(resolution enhancementtechnique，RET)，例如偏轴照射(off-axis illumination)、次解析度辅助特征(sub-resolution assist features)、相位移光罩、其他合适的技术、或类似者或其中的组合。在一些实施例中，亦可使用反向式微影科技(inverse lithography technology，ILT)，其是将光学邻近校正当作反向影像问题进行处理。
在一些实施例中，光罩数据准备732包含光罩规则检查器(mask rule checker，MRC)，以检查集成电路设计布局，其是经历具有一组光罩创作规则的光学邻近校正的制程，其中光罩创作规则包含特定几何及/或连接限制，以确保足够的边界、以解释半导体制程的变化或类似者。在一些实施例中，光罩规则检查器修饰集成电路设计布局，以补偿光罩制作744时的限制，这些限制是为了满足光罩制作规则，而通过光学邻近校正所进行的修饰的取消部分。
在一些实施例中，光罩数据准备732包含微影制程检查(lithography processchecking，LPC)，其是模仿集成电路晶圆厂750实行，以制作集成电路装置760的制程。微影制程检查是基于集成电路设计布局722模仿前述制程，以创造模拟制造装置，例如集成电路装置760。微影制程检查模拟中的制程参数可包含与集成电路制作周期的各种制程相关的参数、与用以制造集成电路的工具相关的参数及/或其制程其他态样。微影制程检查须考虑各种因素，例如空中图像对比、焦点深度、光罩错误增强因子(mask error enhancementfactor，MEEF)、其他合适的因素、或类似因素或其中的组合。在一些实施例中，在模拟制造装置已被微影制程检查创造之后，若模拟装置的形状仍不够相近以满足设计规则，重复光学邻近校正及/或光罩规则检查，以进一步改善集成电路设计布局722。
须理解的是，上述光罩数据准备732是为了明确的目的而被简化。在一些实施例中，数据准备732是包含例如逻辑运算(logic operation，LOP)的额外特征，以根据制造规则修饰集成电路设计布局。除此之外，在数据准备732时施加在集成电路设计布局722的制程可以各种不同的顺序执行。
在光罩数据准备732之后，且在光罩制作744时，根据修饰的集成电路设计布局，制造一个光罩或一组光罩。在一些实施例中，利用电子束或多电子束的机制，以根据修饰的集成电路设计布局，形成图案在光罩上。光罩是以各种技术所形成。在一些实施例中，光罩是利用二元技术所形成。在一些实施例中，光罩图案包含不透明区域和透明区域。辐射光束(例如紫外光光束)是被不透明区域阻挡，并穿透过透明区域，其中辐射光束是被利用以曝光已涂布在晶圆上的影像敏感材料层(例如光阻)。在一具体例中，二元光罩包含透明基材(例如熔融石英)及涂布在光罩的不透明区域上的不透明材料(例如铬)。在另一具体例中，光罩是利用相位移技术所形成。在相位移遮罩中，形成在光罩上的图案中的各种特征是配置为具有适当的相位差，以增加解析度及影像品质。由光罩制作744产生的光罩是被使用在各种制程中。举例而言，光罩是用于离子布植制程中，以形成各种掺杂区域在半导体晶圆中、用于蚀刻制程，以形成各种蚀刻区域在半导体晶圆中，及/或其他合适的制程。
集成电路晶圆厂750是包含一或多个用以制造各种不同集成电路产品的制造设备的集成电路制造公司。在一些实施例中，集成电路晶圆厂750为半导体代工厂。举例而言，有用以前端制造多个集成电路产品[前端(front-end-of-line，FEOL)制程]的制造设备，而第二制造设备可提供用以内连接及封装集成电路产品的后端制程[后端(back-end-of-line，BEOL)制程]，且第三制造设备可提供代工厂公司其他服务。
集成电路晶圆厂750使用光罩厂730制造的光罩，以制造集成电路装置760。因此，集成电路晶圆厂750是至少非直接地使用集成电路设计布局722，以制造集成电路装置760。在一些实施例中，半导体晶圆752是由集成电路晶圆厂750利用光罩所制造，以制造集成电路装置760。半导体晶圆752包含硅基材或其他具有材料层形成于其上的合适基材。半导体晶圆还包含各种掺杂区域、介电特征、多层内连接或类似物(在后续制造步骤中形成)的一者或多者。
关于集成电路制造系统(例如图7的系统700)及其相关的集成电路制造流程的详细叙述已记载于例如美国专利号US 9,256,709(2016年2月9日核准)、美国早期公开号US20150278429(2015年10月1日公开)、美国早期公开号US 20140040838(2014年2月6日公开)、美国专利号US 7,260,442(2007年8月21日核准)，上述全文并入本案以供参考。
本叙述的一态样是关于一种半导体装置的制造方法。方法包含形成第一接触衬垫及第二接触衬垫在第一钝化层上、沉积第一缓冲层在第一接触衬垫及第二接触衬垫上，以及沉积第二缓冲层在第一缓冲层及第二接触衬垫上，其中第一接触衬垫是在电路区域内，第二接触衬垫是在非电路区域内，第二接触衬垫的边缘是被暴露，且第一接触衬垫的周围及第二接触衬垫的边缘是被第一缓冲层覆盖。在一些实施例中，形成第一接触衬垫及第二接触衬垫的操作包含形成第二接触衬垫在密封环区域内。在一些实施例中，形成第一接触衬垫及第二接触衬垫的操作包含形成第二接触衬垫在组装隔离区域内。在一些实施例中，形成第一接触衬垫及第二接触衬垫的操作包含形成第二接触衬垫在虚拟图案区域内。在一些实施例中，沉积第一缓冲层的操作包含将第一缓冲层的边缘对准介层窗插塞的中间部分，其中介层窗插塞是在第二接触衬垫之下。在一些实施例中，方法还包含形成第三接触衬垫在第一钝化层上以及沉积第一缓冲层在第三接触衬垫上，其中第三接触衬垫是在非电路区域内，并介于第一接触衬垫及第二接触衬垫之间。在一些实施例中，形成第三接触衬垫的操作包含形成第三接触衬垫及第二接触衬垫在密封环区域内。在一些实施例中，方法还包含沉积第二钝化层在第一接触衬垫、第二接触衬垫及第一钝化层上。在一些实施例中，沉积第一缓冲层的操作包含沉积第一缓冲层，以使第一缓冲层对第二钝化层具有抗拉应力或抗压应力。
本叙述的另一态样是关于一种设计布局的方法。方法包含决定第一布局图案、利用硬件处理电路产生第二布局图案、检查第二布局图案的每一个边缘是否与第一布局图案重叠、调整第二布局图案或第一布局图案的至少一者，使第二布局图案的边缘与第一布局图案重叠，以回应第二布局图案的至少一边缘与第一布局图案分离的测定，以及输出第一布局图案及第二布局图案，其中第一布局图案是对应至多个接触衬垫。在一些实施例中，调整第二布局图案或第一布局图案的至少一者的操作包含延伸第二布局图案的至少一边缘，以与第一布局图案重叠。在一些实施例中，延伸第二布局图案的至少一边缘的操作包含延伸第二布局图案的至少一边缘，以使第二布局图案的至少一边缘是自电路区域朝向非电路区域实质1微米至实质25微米的长度。在一些实施例中，调整第二布局图案或第一布局图案的至少一者的操作包含延伸第一布局图案的至少一个接触衬垫，以与第二布局图案重叠。
本叙述的再一态样是关于一种半导体结构。半导体结构是包含在第一钝化层上的第一接触衬垫及第二接触衬垫，以及在第一接触衬垫及第二接触衬垫上的第一缓冲层，其中第一接触衬垫是在电路区域内，第二接触衬垫是在非电路区域内，且第一缓冲层的边缘是在第二接触衬垫上。在一些实施例中，第二接触衬垫是在密封环区域内。在一些实施例中，第一缓冲层的边缘是对准密封环结构的内连接结构。在一些实施例中，第一缓冲层的边缘是在组装隔离区域内。在一些实施例中，第一缓冲层的边缘是在虚拟图案区域内。在一些实施例中，第一缓冲层的边缘是对准虚拟图案结构。在一些实施例中，半导体结构还包含在第一接触衬垫及第二接触衬垫上的第二钝化层，以及在第一缓冲层及第二接触衬垫上的第二缓冲层，其中第二钝化层是与第一缓冲层接触。
上述摘要许多实施例的特征，因此本领域具有通常知识者可更了解本揭露的态样。本领域具有通常知识者应理解利用本揭露为基础可以设计或修饰其他制程和结构以实现和所述实施例相同的目的及/或达成相同优势。本领域具有通常知识者也应了解与此同等的架构并没有偏离本揭露的精神和范围，且可以在不偏离本揭露的精神和范围下做出各种变化、交换和取代。

Claims (40)

1.一种半导体装置的制造方法，其特征在于，该制造方法包含：
形成一第一接触衬垫及一第二接触衬垫在一第一钝化层上，其中该第一接触衬垫是在一电路区域内，且该第二接触衬垫是在一非电路区域内；
沉积一第一缓冲层在该第一接触衬垫及该第二接触衬垫上，其中该第二接触衬垫的一第一边缘是被暴露，且该第一接触衬垫的一周围及该第二接触衬垫的一第二边缘是被该第一缓冲层覆盖；以及
沉积一第二缓冲层在该第一缓冲层及该第二接触衬垫上。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，该形成该第一接触衬垫及该第二接触衬垫的操作包含：
形成该第二接触衬垫在一密封环区域内。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，该形成该第一接触衬垫及该第二接触衬垫的操作包含：
形成该第二接触衬垫在一组装隔离区域内。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，该形成该第一接触衬垫及该第二接触衬垫的操作包含：
形成该第二接触衬垫在一虚拟图案区域内。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于，该沉积该第一缓冲层的操作包含：
将该第一缓冲层的一边缘对准一介层窗插塞的一中间部分，其中该介层窗插塞是在该第二接触衬垫之下。
6.根据权利要求1所述的半导体装置的制造方法，其特征在于，该制造方法还包含：
形成一第三接触衬垫在该第一钝化层上，其中该第三接触衬垫是在该非电路区域内，并介于该第一接触衬垫及该第二接触衬垫之间；以及
沉积该第一缓冲层在该第三接触衬垫上。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于，该形成该第三接触衬垫的操作包含：
形成该第三接触衬垫及该第二接触衬垫在一密封环区域内。
8.根据权利要求1所述的半导体装置的制造方法，其特征在于，该制造方法还包含：
沉积一第二钝化层在该第一接触衬垫、该第二接触衬垫及该第一钝化层上。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，该沉积该第一缓冲层的操作包含：
沉积该第一缓冲层，以使该第一缓冲层对该第二钝化层具有一抗拉应力或一抗压应力。
10.一种设计半导体装置的布局的方法，其特征在于，该方法包含：
决定一第一布局图案，其中该第一布局图案是对应至在一非电路区域内的多个接触衬垫；
利用一硬件处理电路产生一第二布局图案，其中该第二布局图案是对应至一缓冲层，该缓冲层自一电路区域延伸至该非电路区域；
检查该第二布局图案的多个边缘的每一者是否与该第一布局图案重叠；
调整该第二布局图案或该第一布局图案的至少一者，使该第二布局图案的该多个边缘与该第一布局图案重叠，以回应该第二布局图案的至少一边缘与该第一布局图案分离的测定；以及
输出该第一布局图案及该第二布局图案。
11.根据权利要求10所述的设计半导体装置的布局的方法，其特征在于，该调整该第二布局图案或该第一布局图案的至少一者的操作包含：
延伸该第二布局图案的至少一边缘，以与该第一布局图案重叠。
12.根据权利要求11所述的设计半导体装置的布局的方法，其特征在于，该延伸该第二布局图案的该至少一边缘的操作包含：
延伸该第二布局图案的该至少一边缘，以使该第二布局图案的该至少一边缘是自一电路区域朝向一非电路区域实质1微米至实质25微米的一长度。
13.根据权利要求10所述的设计半导体装置的布局的方法，其特征在于，该调整该第二布局图案或该第一布局图案的至少一者的操作包含：
延伸该第一布局图案的该至少一个接触衬垫，以与该第二布局图案重叠。
14.一种半导体结构，其特征在于，该半导体结构包含：
一第一接触衬垫及一第二接触衬垫，在一第一钝化层上，其中该第一接触衬垫是在一电路区域内，该第二接触衬垫是在一非电路区域内；以及
一第一缓冲层，在该第一接触衬垫及该第二接触衬垫上，其中该第一缓冲层的一边缘是在该第二接触衬垫上，该第一缓冲层暴露该第二接触衬垫的一边缘，且该第二接触衬垫的该边缘最远离该第一接触衬垫。
15.根据权利要求14所述的半导体结构，其特征在于，该第二接触衬垫是在一密封环区域内。
16.根据权利要求15所述的半导体结构，其特征在于，该第一缓冲层的该边缘是对准一密封环结构的一内连接结构。
17.根据权利要求14所述的半导体结构，其特征在于，该第一缓冲层的该边缘是在一组装隔离区域内。
18.根据权利要求14所述的半导体结构，其特征在于，该第一缓冲层的该边缘是在一虚拟图案区域内。
19.根据权利要求18所述的半导体结构，其特征在于，该第一缓冲层的该边缘是对准一虚拟图案结构。
20.根据权利要求14所述的半导体结构，其特征在于，该半导体结构还包含：
一第二钝化层，在该第一接触衬垫及该第二接触衬垫上，其中该第二钝化层是与该第一缓冲层接触；以及
一第二缓冲层，在该第一缓冲层及该第二接触衬垫上。
21.一种半导体结构，其特征在于，该半导体结构包含：
一第一接触衬垫，在一钝化层上，其中该第一接触衬垫是在一电路区域内；
多个第二接触衬垫，在该钝化层上，其中该多个第二接触衬垫之每一个是在一非电路区域内；
一第一高分子缓冲层，在该第一接触衬垫上，且该第一高分子缓冲层是在该多个第二接触衬垫之一第一第二接触衬垫上；以及
一第二高分子缓冲层，在该第一高分子缓冲层、该第一接触衬垫、该第一第二接触衬垫，及该多个第二接触衬垫的一第二第二接触衬垫的一部分上，其中该第二高分子缓冲层的一边缘是在该多个第二接触衬垫的该第二第二接触衬垫的一顶表面上，该第二高分子缓冲层暴露该第二第二接触衬垫的一边缘。
22.根据权利要求21所述的半导体结构，其特征在于，该第一高分子缓冲层暴露该第一第二接触衬垫的一部分。
23.根据权利要求21所述的半导体结构，其特征在于，该第一高分子缓冲层覆盖该第一第二接触衬垫的一整体。
24.根据权利要求21所述的半导体结构，其特征在于，该多个第二接触衬垫的每一个是在一密封环区域内。
25.根据权利要求21所述的半导体结构，其特征在于，该第二第二接触衬垫是在一虚拟图案区域内，且该第一第二接触衬垫是在一密封环区域内。
26.根据权利要求21所述的半导体结构，其特征在于，该多个第二接触衬垫的一第三第二接触衬垫是介于该第一第二接触衬垫与该第二第二接触衬垫之间。
27.根据权利要求21所述的半导体结构，其特征在于，该多个第二接触衬垫的一第三第二接触衬垫是被该第二高分子缓冲层暴露出，且该第二第二接触衬垫是介于该第一第二接触衬垫与该第三第二接触衬垫之间。
28.一种半导体结构，其特征在于，该半导体结构包含：
一第一接触衬垫，在一钝化层上，其中该第一接触衬垫是在一电路区域内；
一第二接触衬垫，在该钝化层上，其中该第二接触衬垫是在一密封区域内；
一第三接触衬垫，在该钝化层上，其中该第二接触衬垫是介于该第一接触衬垫与该第三接触衬垫之间；以及
一第一缓冲层，在该第一接触衬垫、该第二接触衬垫与该第三接触衬垫上，其中该第一缓冲层的一边缘是在该第三接触衬垫的一顶表面的一部分上，且该第三接触衬垫的该顶表面的该部分最远离该第二接触衬垫，该第一缓冲层暴露该第三接触衬垫的一边缘。
29.根据权利要求28所述的半导体结构，其特征在于，该半导体结构还包含一第二缓冲层，其中该第二缓冲层是在该第一缓冲层上。
30.根据权利要求29所述的半导体结构，其特征在于，该第二缓冲层覆盖该第三接触衬垫的一整体。
31.根据权利要求29所述的半导体结构，其特征在于，该第二缓冲层暴露该第三接触衬垫的该顶表面的该部分。
32.根据权利要求29所述的半导体结构，其特征在于，该半导体结构还包含一第四接触衬垫，其中该第三接触衬垫是介于该第二接触衬垫与该第四接触衬垫之间，且该第二缓冲层覆盖该第四接触衬垫的一部分。
33.根据权利要求28所述的半导体结构，其特征在于，该第三接触衬垫是在该密封区域内。
34.根据权利要求28所述的半导体结构，其特征在于，该第三接触衬垫是在一虚拟图案区域内。
35.一种半导体结构，其特征在于，该半导体结构包含：
一第一接触衬垫，在一钝化层上，其中该第一接触衬垫是在一电路区域内；
一第二接触衬垫，在该钝化层上，其中该第二接触衬垫是在一密封区域内；
一第三接触衬垫，在该钝化层上，其中该第二接触衬垫是介于该第一接触衬垫与该第三接触衬垫之间；
一第一缓冲层，在该第一接触衬垫与该第二接触衬垫上；以及
一第二缓冲层，在该第一缓冲层、该第一接触衬垫与该第二接触衬垫上，其中该第二缓冲层的一边缘是在该第二接触衬垫的一顶表面的一部分上，且该第二接触衬垫的该顶表面的该部分最远离该第一接触衬垫，该第二缓冲层暴露该第二接触衬垫的一边缘。
36.根据权利要求35所述的半导体结构，其特征在于，该半导体结构还包含一第四接触衬垫，其中该第四接触衬垫是介于该第一接触衬垫与该第二接触衬垫之间。
37.根据权利要求35所述的半导体结构，其特征在于，该第一缓冲层暴露该第二接触衬垫的一部分。
38.根据权利要求35所述的半导体结构，其特征在于，该第三接触衬垫是在该密封区域内。
39.根据权利要求35所述的半导体结构，其特征在于，该第三接触衬垫是在一虚拟图案区域内。
40.根据权利要求35所述的半导体结构，其特征在于，该第一缓冲层的一材料是不同于该第二缓冲层的一材料。
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