CN108781069A - 用于共享引脚的故障保护 - Google Patents

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Abstract

在所描述的示例中，一种集成电路IC(100A)，其向共享故障保护引脚的模块提供改进的故障保护信号(PKEEP2)，该故障保护引脚处的电压能够大于上部轨的电压。IC(100A)包括：第一电路部分(102、104、106)，其接收第一故障保护信号(PKEEP)和第一掉电信号(PWDN)，并且提供中间信号(PWDNZ1)，其中第一故障保护信号(PKEEP)指示何时故障保护引脚处的电压大于上部轨，并且第一掉电信号(PWDN)指示何时模块掉电；以及第二电路部分(108、110)，其经连接以接收中间信号(PWDNZ1)并且将改进的故障保护信号(PKEEP2)提供给模块。

Description

用于共享引脚的故障保护
技术领域
本申请总体涉及故障保护电路，并且更具体地涉及一种与共享引脚一起使用的故障保护电路。
背景技术
当引脚处的电压可能大于VDD时(即应该受到保护的情况)，系统中的节点或引脚是故障保护引脚。为了管理这个问题，故障保护电路生成故障保护信号以防止电流流向VDD。当故障保护引脚被多个电路块共享时，在某些情况下能够发生不期望的交互。处于掉电模式下的电路块仍然能够影响在共享相同故障保护引脚的其他块中的稳定时间。
发明内容
在所描述的示例中，一种集成电路包括：第一电路部分，其接收第一故障保护信号和第一掉电信号，并且提供中间信号，其中第一故障保护信号指示何时故障保护引脚处的电压大于上部轨，并且第一掉电信号指示何时模块掉电；以及第二电路部分，其经连接以接收中间信号并且将改进的故障保护信号提供给模块。
在另一个示例中，一种集成电路包括：多个电路块，其共享共用引脚，其中共用引脚处的电压能够大于上部轨的电压；多个电路块中的第一电路块，所述第一电路块包括串联耦合在共用引脚和上部轨之间的PMOS晶体管；以及故障保护电路，其接收共用引脚处的电压和第一电路块的掉电信号，并且提供第一故障保护信号，每当共用引脚处的电压大于上部轨，并且还当第一电路块处于掉电模式时，该第一故障保护信号关断PMOS晶体管。
附图说明
图1A描绘了根据一个实施例的用于修改故障保护信号以提供改进的故障保护信号的电路。
图1B描绘了根据一个实施例的用于当给定焊盘上的电压大于上部轨时提供故障保护信号的电路。
图2描绘了具有共享故障保护引脚的多个块的系统。
图3A描绘了使用故障保护信号的电路部分。
图3B描绘了对使用故障保护信号具有改进的电路部分。
具体实施方式
在附图中，相似的参考标记指示相似的元件。进一步，如果结合实施例描述特定的特征、结构或特性，那么无论是否明确描述，这些特征、结构或特性还可以结合其他实施例实现。
在该说明书中，术语“耦合”(“couple”或“coupled”)意指直接或间接电连接，除非限定为“通信地耦合”(其可以包括无线连接)。例如，如果第一器件耦合到第二器件，则该连接可以通过直接电连接，或通过经由其他器件和连接的间接电连接。
优选地，处于掉电模式的块将对共享故障保护引脚的块无影响。本文所描述的模块修改了现有故障保护信号，使得当故障保护引脚处的电压大于VDD并且还当接收修改的故障保护信号的电路块处于掉电模式时，修改的故障保护信号被断言。修改的故障保护信号防止在掉电模式期间故障保护信号的切换，消除了对其他电路模块的干扰。
下面的电路是参考互补金属氧化物半导体(CMOS)晶体管描述的，该CMOS晶体管包括n-型MOS(NMOS)和p-型MOS(PMOS)。这些名称(CMOS、PMOS、NMOS)源于这些晶体管使用金属栅极和氧化物钝化层制成时，但是能够使用其他材料替代这些特定的材料。此外，能够使用其他类型的晶体管，诸如结型栅场效应晶体管(JFET)和双极结型晶体管。
首先参考图2，其中更详细地描述了在共享故障保护引脚的块中遇到的问题。例如，系统200可以是片上系统(SOC)，其公开三个IP：IP-1 202、IP-2 204和IP-3 206；三个IP共享具有电压VOUT的故障保护引脚208。在此，IP指整个系统内的内部电路核或电路块；为了简单起见，仅对每个IP中的部分进行了说明。类似地，引脚是对IP提供输入或输出的节点。IP1 202将具有电压VSTEP的交流电(AC)通过电阻器RSOURCE供应到故障保护引脚208。IP2204包含电阻器224和电容器222以及节点210，该节点210在电阻器224和电容器222之间具有电压VSTEPOUT。电容器222的第二端子耦合到接地。IP-3 206与IP2 204共享故障保护引脚208，并且在此示例中，包含数字到模拟转换器(DAC)(其细节未示出)。IP-3 206具有掉电模式，在掉电模式中，该IP不是有效的。当IP3 206处于掉电模式时，每当VOUT变得比VDD高时，该IP仍然影响IP2中节点210处的稳定时间。图2的配置是一个示例并且不限制能够受益于所描述的修改的故障保护信号的电路。
为了描述该影响如何发生，图3A示出了使用中的故障保护开关的一个示例。示例300A提供了电路的部分的示例，其可以是耦合到共享的故障保护引脚208的IP的一部分。在该示例中，PMOS晶体管310具有耦合到上部轨(例如，VDD)的源极，而NMOS晶体管314具有耦合到下部轨(例如，接地)的源极，其中在PMOS晶体管310的漏极和NMOS晶体管314的漏极之间提供到故障保护引脚208的连接。如图3A中所示，PMOS晶体管310和NMOS晶体管314具有由差分信号VIN+和VIN-控制的其相应的栅极。考虑到故障保护引脚208处的电压VOUT有时可以大于上部轨，PMOS晶体管312耦合在PMOS晶体管310的漏极和故障保护引脚208之间，其中PMOS晶体管312的栅极由信号PKEEP控制。当故障保护引脚208上的电压VOUT小于或等于VDD时，即电路能够正常操作，PKEEP等于下部轨，例如，接地。当电压VOUT变为大于VDD时，PKEEP被驱动到等于VOUT的值，如下所述，关断晶体管312。以这种方式，当VOUT大于VDD时，PMOS晶体管312防止故障保护引脚208到PMOS晶体管310的漏极的直接连接。通过信号PWDNZ能够将电路300A置于掉电模式中，信号PWDNZ在正常操作期间为高并且在IP处于掉电模式时为低。晶体管316耦合在上部轨和晶体管310的栅极之间，使得当PWDNZ在掉电期间变低时，PMOS晶体管310的栅极被拉向上部轨，关断PMOS晶体管310。
如果电路300A是部分IP-3，则PMOS晶体管312的切换(当VOUT变的大于VDD时)影响IP-2 204中的节点210处的电压VSTEPOUT的稳定时间，即使当IP-3 206处于掉电模式时。优选地，如上所述，当IP-3处于掉电模式时，IP-3将不会影响共享故障保护引脚208的其他IP。图3B示出了管理此问题的方法。
电路300B与电路300A相同，除了在PMOS晶体管312的漏极和故障保护引脚208之间添加了PMOS晶体管318。信号PWDN(其控制PMOS晶体管318的栅极)是PWDNZ的反相信号，并且因此每当模块处于掉电模式时，PWDN为高。这在掉电期间关断PMOS晶体管318，将故障保护引脚208与PMOS晶体管312处的切换隔离，并且防止影响节点210处的稳定。然而，PMOS晶体管318的添加引入了附加的问题。PMOS晶体管318将需要是大的，因为所需的开关尺寸将是高的，并且另一个PMOS晶体管的添加将增加电压降，使电路效率降低。
代替添加新的开关，至少一个实施例修改故障保护信号PKEEP，使得每当VOUT大于VDD并且还当接收PKEEP的IP处于掉电模式时，修改的故障保护信号将为高，因此在那些时间期间将故障保护引脚208与PMOS晶体管310的漏极隔离。描述了产生修改的PKEEP信号的一个实施例：首先，参考图1B，其公开了用于提供故障保护信号的电路；以及第二，参考图1A，其公开了一个实施例，其中修改原始故障信号以防止在掉电期间的问题。
在图1B中，电路100B接收电压轨VDD和VSS并且从共享引脚208接收电压VPAD；电路100B提供两个输出：PKEEP，其为原始的故障保护信号，以及NSUB，正如我们将见到的，其是VPAD和VDD的值中的较大值。在所示实施例中，在联结单元(Tie-Cell)118处接收VDD和VSS。对于较小的工艺，例如90纳米以及更小，固定的输入不能通过将栅极输入直接连接到电源轨来实施，因为从轨接收的高电压和电流能够破坏栅极。联结单元118能够将附加的电阻器连接在栅极输入和轨之间以保护栅极。出于本说明书的目的，信号联结高(TieHigh)和联结低(TieLow)(其为来自联结单元118的输出)分别等于VDD和VSS；然而，联结高和联结低的值能够被调整以适应较小的工艺或不同的参考电压。本说明书中对接地、GND的引用为对本地接地VSS的引用。
PMOS晶体管120、PMOS晶体管122和NMOS晶体管124串联耦合在共享引脚208和下部轨之间。PMOS晶体管120的栅极和NMOS晶体管124的栅极各自被联结高控制，并且PMOS晶体管122的栅极被联结低控制。输出PKEEP是从PMOS 122和NMOS晶体管124的漏极之间的点获得的。PMOS晶体管126和PMOS晶体管128也串联耦合在VPAD和VDD之间。PMOS晶体管126的栅极被联结高控制并且PMOS晶体管128的栅极被信号PKEEP控制。信号NSUB是从PMOS晶体管126和PMOS晶体管128之间的点获得的。此外，PMOS晶体管120和122的衬底耦合到PMOS 126和PMOS128之间的点，并且因此还连接到NSUB。
电路100B的操作如下。当VPAD大于VDD时，由于PMOS晶体管120和122它们的负栅极-源极电压VGS将节点125拉向VPAD，所以PMOS晶体管120和122导通。NMOS晶体管124将保持导通；然而，该晶体管被制造得比PMOS晶体管120弱，使得当PMOS晶体管120导通时，NMOS晶体管124被过度供电。然后PKEEP具有VPAD的值，其关断PMOS晶体管128；由于PMOS晶体管126的负VGS，其也是导通的，使得NSUB具有VPAD的值。
当VPAD小于VDD时，PMOS晶体管120处的VGS是正的，使得PMOS晶体管120关断。NMOS晶体管124导通，将节点125拉到下部轨，例如，GND，产生零值的PKEEP。因为VPAD小于VDD，PMOS晶体管126关断，PMOS晶体管128导通，并且NSUB将等于VDD。
如上文所述，电路100B提供故障保护信号PKEEP，每当VPAD大于VDD时，PKEEP等于故障保护节点208处的电压VPAD，并且当VPAD小于VDD时，PKEEP等于GND。然而，我们现在希望由PKEEP控制的晶体管在其电路处于掉电模式时也被关断。相应地，修改的故障保护信号PKEEP2将优选地具有表1中示出的值。
表1
掉电 VPAD值 PKEEP2
PWDN＝0 VPAD<VDD PKEEP2＝GND
PWDN＝0 VPAD>VDD PKEEP2＝VPAD
PWDN＝1 VPAD<VDD PKEEP2＝VDD
PWDN＝1 VPAD>VDD PKEEP2＝VPAD
参考图1A，电路100A公开了一种为修改的故障保护信号PKEEP2提供所期望值的电路。电路100A接收输入PKEEP、PWDN、PWDNZ(PWDN的反相)以及NSUB，并且提供修改的故障保护信号PKEEP2。电路100A包括：PMOS晶体管102，其与NMOS晶体管104串联耦合在信号PWDNZ和下部轨之间。NOMS晶体管106还与PMOS晶体管102串联耦合(在信号PWDNZ和下部轨之间)，并且NOMS晶体管106与NMOS晶体管104并联耦合。PMOS晶体管102的栅极和NMOS晶体管106的栅极各自被PKEEP控制并且NOMS晶体管104的栅极被PWDN控制。中间信号PWDNZ1是从PMOS晶体管102的漏极和NMOS晶体管104、106的漏极之间的点获得的，并且被提供到PMOS晶体管108的栅极和NMOS晶体管110的栅极，PMOS晶体管108和NMOS晶体管110串联耦合在信号NSUB和下部轨之间。修改的故障保护信号PKEEP2是从PMOS晶体管108的漏极和NMOS晶体管110的漏极之间的点获得的。PMOS晶体管102、108具有耦合到NSUB的衬底。
现在将描述电路100A的操作。表1中示出了四个可能的情况，其能够确定修改的故障保护信号PKEEP2的值，因此按照表1的顺序描述该操作。在第一种情况下，VPAD小于VDD并且掉电不是有效的，因此PWDN等于零，PWDNZ等于1，并且PKEEP等于下部轨，其导通PMOS晶体管102，并且关断NMOS晶体管106。为零的PWDN关断NMOS 104。当NMOS晶体管104和NMOS晶体管106两者都关断并且PMOS晶体管102导通时，PWDNZ1的值为1。然后PWDNZ1关断PMOS晶体管108并且导通NMOS晶体管110，使得PKEEP2等于下部轨。
在第二种情况下，VPAD大于VDD并且电路200A未处于掉电模式。如上所述，PKEEP和NSUB二者都等于VPAD，PWDN等于零并且PWDNZ1等于1。在PMOS晶体管102处，栅极-源极电压VGS是正的，因此PMOS晶体管102关断。NMOS晶体管104关断并且NMOS晶体管106导通，将PWDNZ1设置为GND。然后PWDNZ1导通PMOS晶体管108并且关断NMOS晶体管110，使得PKEEP2等于NSUB，在此实例中，其等于VPAD。
在第三种情况下，VPAD小于V DD并且电路200A处于掉电模式。PKEEP等于接地，PWDN等于1并且PWDNZ等于0。PMOS晶体管102将不会导通，因为栅极-源极电压VGS是0；NMOS晶体管106关断，但是NMOS晶体管104导通，将PWDNZ1的值拉向下部轨，即，零值。PWDNZ1将关断NMOS晶体管110，并且将导通PMOS晶体管108，使得PKEEP2具有等于NSUB的值。因为VPAD小于VDD，所以NSUB和PKEEP2二者都具有VDD的值。
在第四种情况下，VPAD大于VDD并且电路300A处于掉电模式。PKEEP和NSUB等于VPAD，PWDN等于1并且PWDNZ1等于0。PMOS晶体管102由于正的VGS，将不会导通，NMOS晶体管104导通并且NMOS晶体管106导通，因此PWDNZ1等于GND。PWDNZ1然后将导通PMOS晶体管108，并且关断NMOS晶体管110，使得PKEEP2被设定为等于NSUB，NSUB等于VPAD。因此，新的修改的故障保护信号将实现表1中设定的要求。
所描述的实施例对不同块之间的故障保护共享引脚稳定时间问题提供了低面积的解决方案。大的开关，诸如图3b中示出的附加开关，将通过寄生电阻器影响输出的稳定时间，但是使用所描述的实施例不需要大的开关，并且不会显著地影响共享相同引脚的所有IP的输出稳定时间。
除非明确说明，否则对单数元件的引用并不意味着“一个且仅一个”，而是指“一个或更多个”。
在权利要求的范围内，在所描述的实施例中的修改是可能的，并且其他实施例也是可能的。

Claims (11)

1.一种集成电路即IC，其用于对共享故障保护引脚的模块提供改进的故障保护信号，所述故障保护引脚处的电压能够大于上部轨的电压，所述IC包括：
第一电路部分，其接收第一故障保护信号和第一掉电信号，并且提供中间信号，其中所述第一故障保护信号指示何时所述故障保护引脚处的所述电压大于所述上部轨，并且所述第一掉电信号指示何时所述模块掉电；以及
第二电路部分，其经连接以接收所述中间信号并且将所述改进的故障保护信号提供给所述模块。
2.根据权利要求1所述的IC，其中所述第一电路部分耦合在与所述第一掉电信号反相的第二掉电信号和下部轨之间。
3.根据权利要求2所述的IC，其中所述第二电路部分耦合在所述上部轨中的较高的高信号和所述故障保护引脚处的所述电压之间。
4.根据权利要求3所述的IC，其中所述第一电路部分包括：
第一PMOS晶体管，其与第一NMOS晶体管串联耦合；
第二NMOS晶体管，其与所述第一NMOS晶体管并联耦合；以及
其中所述第一故障保护信号经耦合以驱动所述第一PMOS晶体管的栅极和所述第二NMOS晶体管的栅极，并且所述第二掉电信号经耦合以驱动所述第一NMOS晶体管的栅极。
5.根据权利要求4所述的IC，其中所述第二电路包括：第二PMOS晶体管，其与第三NMOS晶体管串联耦合，所述中间信号经耦合以驱动所述第二PMOS晶体管的栅极和所述第三NMOS晶体管的栅极，并且所述改进的故障保护信号是从所述第二PMOS晶体管和所述第三NMOS晶体管之间的点获得的。
6.根据权利要求5所述的IC，其中所述第一PMOS晶体管的基体和所述第二PMOS晶体管的基体耦合到所述高信号。
7.根据权利要求6所述的IC，其中所述第一故障保护信号由耦合在所述故障保护引脚和所述下部轨之间的第三电路部分提供。
8.根据权利要求7所述的IC，其中所述第三电路部分包括第三PMOS晶体管和第四PMOS晶体管，所述第三PMOS晶体管和第四PMOS晶体管与第四NMOS晶体管串联耦合，所述第三PMOS晶体管的栅极和所述第四NMOS晶体管的栅极由所述上部轨控制，并且所述第四PMOS晶体管的栅极由所述下部轨控制，以及其中所述第三PMOS晶体管的基体和所述第四PMOS晶体管的基体耦合到所述高信号。
9.根据权利要求8所述的IC，其中所述高信号由耦合在所述故障保护引脚和所述上部轨之间的第四电路部分提供。
10.根据权利要求9所述的IC，其中所述第四电路部分包括第五PMOS晶体管，其与第五NMOS晶体管串联耦合，所述第五PMOS晶体管的栅极由所述上部轨控制，并且所述第五NMOS晶体管的栅极由所述第一故障保护信号控制，所述高信号是在所述第五PMOS晶体管和所述第五NMOS晶体管之间的点处获得的，以及其中所述第五NMOS晶体管和所述第五PMOS晶体管的衬底耦合到所述高信号。
11.一种集成电路即IC，其包括：
多个电路块，其共享共用引脚，其中所述共用引脚处的电压能够大于上部轨的电压；
所述多个电路块中的第一电路块，所述第一电路块包括串联耦合在所述共用引脚和所述上部轨之间的PMOS晶体管；
故障保护电路，其接收所述共用引脚处的电压和所述第一电路块的掉电信号，并且提供第一故障保护信号，每当所述共用引脚处的所述电压大于所述上部轨并且还当所述第一电路块处于掉电模式时，所述第一故障保护信号关断所述PMOS晶体管。
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