CN108711552B - 预防图案坍塌的后处理 - Google Patents

预防图案坍塌的后处理 Download PDF

Info

Publication number
CN108711552B
CN108711552B CN201810271387.2A CN201810271387A CN108711552B CN 108711552 B CN108711552 B CN 108711552B CN 201810271387 A CN201810271387 A CN 201810271387A CN 108711552 B CN108711552 B CN 108711552B
Authority
CN
China
Prior art keywords
carbon
mask
post
layer
plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810271387.2A
Other languages
English (en)
Other versions
CN108711552A (zh
Inventor
米尔扎弗·阿巴查夫
傅乾
石川靖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN108711552A publication Critical patent/CN108711552A/zh
Application granted granted Critical
Publication of CN108711552B publication Critical patent/CN108711552B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H10P76/405—
    • H10P50/242—
    • H10P50/692—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Weting (AREA)
  • Bipolar Transistors (AREA)

Abstract

本发明涉及预防图案坍塌的后处理。提供了一种用于在堆叠中蚀刻特征的方法，所述堆叠包括在碳基掩模层上的图案化硬掩模。将图案从图案化硬掩模转移到碳基掩模层，其包括：提供包含含氧组分和SO2或COS中的至少一种的转移气体的流动，将转移气体形成为等离子体，提供大于10伏的偏置，以及停止转移气体的流动。提供了后处理，其包括：提供包含He、Ar、N2、H2或NH3中的至少一种的后处理气体的流动，其中提供所述流以维持介于50mTorr和500mTorr(包括端值)之间的处理压强；将后处理气体形成为等离子体；提供大于20伏的偏置；以及停止所述后处理气体的流动。

Description

预防图案坍塌的后处理
技术领域
本公开涉及一种在半导体晶片上形成半导体器件的方法。更具体而言，本公开涉及使用碳基掩模层上的图案化硬掩模来蚀刻特征。
背景技术
在形成半导体器件时，可使用多层掩模(例如碳基掩模层上的硬掩模层)来蚀刻蚀刻层。
发明内容
为实现上述内容并根据本公开的目的，提供了一种用于在包括图案化硬掩模的堆叠中蚀刻特征的方法，所述图案化硬掩模在碳基掩模层上，所述碳基掩模层在蚀刻层上。将图案从图案化硬掩模转移到碳基掩模层，其包括：提供包含SO2或COS中的至少一种和含氧组分的转移气体的流动；将转移气体形成为等离子体；提供大于10伏的偏置以将来自所述等离子体的离子加速到所述碳基掩模层，这将所述图案转移到所述碳基掩模层；以及停止转移气体的流动。提供后处理，其包括：提供包含He、Ar、N2、H2或NH3中的至少一种的后处理气体的流动，其中提供流动以维持介于50mTorr和500mTorr(包括端值)之间的处理压强；将后处理气体形成为等离子体；提供大于20伏的偏置以将来自等离子体的离子加速到碳基掩模层；以及停止后处理气体的流动。
具体而言，本发明的一些方面可以阐述如下：
1.一种用于在包括图案化硬掩模的堆叠中蚀刻特征的方法，所述图案化硬掩模在碳基掩模层上，所述碳基掩模层在蚀刻层上，所述方法包括：
将图案从所述图案化硬掩模转移到所述碳基掩模层，其包括：
提供包含SO2或COS中的至少一种和含氧组分的转移气体的流动；
将所述转移气体形成为等离子体；
提供大于10伏的偏置以将来自所述等离子体的离子加速到所述碳基掩模层，这将所述图案转移到所述碳基掩模层；和
停止所述转移气体的所述流动；以及提供后处理，其包括：
提供包含He、Ar、N2、H2或NH3中的至少一种的后处理气体的流动，其中提供所述流动以维持介于50mTorr和500mTorr之间且包括50mTorr和500mTorr的处理压强；
将所述后处理气体形成为等离子体；
提供大于20伏的偏置以将来自所述等离子体的离子加速到所述碳基掩模层；和
停止所述后处理气体的所述流动。
2.根据条款1所述的方法，其还包括穿过所述碳基掩模层蚀刻所述蚀刻层。
3.根据条款2所述的方法，其中所述图案化硬掩模是硅基材料。
4.根据条款3所述的方法，其中所述硅基材料是氮化硅、氮氧化硅、非晶硅或多晶硅中的至少一种。
5.根据条款4所述的方法，其中所述碳基掩模层包含无定形碳。
6.根据条款5所述的方法，其中所述转移所述图案形成含硫侧壁钝化。
7.根据条款6所述的方法，其中所述后处理步骤去除或改变所述含硫侧壁钝化。
8.根据条款7所述的方法，其中所述蚀刻层是氧化硅、氮化硅或氮化钨中的至少一种。
9.根据条款8所述的方法，其中所述将所述图案从所述图案化硬掩模转移到所述碳基掩模层形成所述碳基掩模中的掩模特征，其中所述掩模特征是线或二维阵列的柱。
10.根据条款9所述的方法，其中所述掩模特征具有大于2.5:1的高宽比。
11.根据条款10所述的方法，其中所述掩模特征具有小于100nm的周期或间距。
12.根据条款1所述的方法，其中图案化硬掩模是硅基材料。
13.根据条款1所述的方法，其中所述碳基掩模层包含无定形碳。
14.根据条款1所述的方法，其中所述转移所述图案形成含硫侧壁钝化。
15.根据条款14所述的方法，其中所述后处理步骤去除或改变所述含硫侧壁钝化。
16.根据条款1所述的方法，其中所述将所述图案从所述图案化硬掩模转移到所述碳基掩模层形成所述碳基掩模中的掩模特征，其中所述掩模特征是线或二维阵列的柱。
17.根据条款1所述的方法，其中所述掩模特征具有大于2.5:1的高宽比。
18.根据条款1所述的方法，其中所述掩模特征具有小于100nm的周期或间距。
以下将在本发明的详细描述中并结合附图更详细地描述本发明的这些和其它特征。
附图说明
在附图的图中通过示例而非限制的方式示出了本公开，并且其中相似的附图标记指代相似的元件，并且其中：
图1是实施方式的高级流程图。
图2是将图案从图案化硬掩模转移到含碳层的步骤的更详细流程图。
图3是提供后处理的步骤的更详细的流程图。
图4A-D是根据一个实施方式处理的堆叠的示意性横截面图。
图5是可以在一个实施方式中使用的等离子体处理室的示意图。
图6是可以用于实践实施方式的计算机系统的示意图。
具体实施方式
现在将参考附图中所示的几个优选实施方式来详细描述本发明。在以下描述中，阐述了许多具体细节以便提供对本发明的透彻理解。然而，对于本领域技术人员来说显而易见的是，可以在没有这些具体细节中的一些或全部的情况下实践本发明。在其他情况下，公知的工艺步骤和/或结构未被详细描述以免不必要地模糊本发明。
图1是实施方式的高级流程图。在该实施方式中，将图案从图案化硬掩模转移到含碳掩模层(步骤104)。提供后处理(步骤108)。穿过含碳掩模层蚀刻蚀刻层(步骤112)。图2是将图案从图案化硬掩模转移到含碳层的步骤(步骤104)的更详细的流程图。提供包含至少一种含氧组分和SO2或COS中的至少一种的转移气体(步骤204)。将转移气体形成为等离子体(步骤208)。提供偏置(步骤212)。停止转移气体的流动(步骤216)。图3是提供后处理的步骤(步骤108)的更详细的流程图。在50mTorr和500mTorr(包括端值)之间的压强下提供后处理气体(步骤304)。将后处理气体形成为等离子体(步骤308)。提供偏置(步骤312)。停止后处理气体的流动(步骤316)。
实施例
在本发明的优选实施方式中，将图案从图案化硬掩模转移到含碳掩模层(步骤104)。图4A是具有衬底404的堆叠400的示意性横截面图，衬底404具有设置在碳基掩模层412下方的蚀刻层408，该碳基掩模层412设置在布置在光刻胶掩模420下方的图案化硬掩模416下方。在此实施例中，蚀刻层408是Si。在其他实施方式中，蚀刻层可以是其他材料，例如Si、SiO2、Si3N4、钨、氮化钨、钛、氮化钛、氧化铝或氧化铪。在这个实施例中，碳基硬掩模412是无定形碳。图案化硬掩模416是氮化硅或氮氧化硅。在此实施例中，一个或多个层可以设置可在衬底404与蚀刻层408之间、或在蚀刻层408与碳基掩模层412之间、或在碳基掩模层412与经图案化硬掩模416之间、或在图案化硬掩模416和光刻胶掩模420之间。光刻胶掩模420用于图案化所述图案化硬掩模416。
将图案从图案化硬掩模416转移到碳基掩模层(步骤104)。为了提供图案转移，堆叠400被放置在等离子体处理室中。图5示意性地图示了可用于根据本发明的一个实施方式处理堆叠400的等离子体处理系统500的示例。等离子体处理系统500包括等离子体反应器502，等离子体反应器502具有由室壁552封闭的等离子体处理室504。由匹配网络508调谐的等离子体电源506向位于功率窗512附近的TCP线圈510提供功率，以通过提供电感耦合功率在等离子体处理室504中产生等离子体514。TCP线圈(上部电源)510可以被配置为在等离子体处理室504内产生均匀的扩散分布。例如，TCP线圈510可以被配置为在等离子体514中产生环形功率分布。功率窗512被提供以将TCP线圈510与等离子体处理室504分离，同时允许能量从TCP线圈510传递到等离子体处理室504。由匹配网络518调谐的晶片偏置电压电源516向电极520提供功率以在支撑在电极520上的堆叠400上设置偏置电压。控制器524为等离子体电源506和晶片偏置电压电源516设置点。
等离子体电源506和晶片偏置电压电源516可以被配置为在诸如13.56MHz、27MHz、2MHz、400kHz或其组合的特定射频下工作。等离子体电源506和晶片偏置电压电源516可以被适当地调整大小以提供一定范围的功率以实现期望的工艺性能。例如，在本发明的一个实施方式中，等离子体电源506可以提供范围在50至5000瓦的功率，并且晶片偏置电压电源516可以提供范围为20至2000的偏置电压。另外，TCP线圈510和/或电极520可以由两个或更多个子线圈或子电极构成，其可以由单个电源供电或由多个电源供电。
如图所示，如图5所示，等离子体处理系统500还包括气体源/气体供应机构530。气体源/气体供应机构530将气体提供给喷嘴形式的气体进口536。工艺气体和副产物经由压力控制阀542和泵544从等离子体处理室504中去除，该压力控制阀542和泵544还用于保持等离子体处理室504内的特定压强。气体源/气体供应机构530由控制器524控制。加利福尼亚州弗里蒙特的Lam Research Corp.的Kiyo可用于实践本发明的实施方式。在各种实施方式中，处理室可以是CCP(电容耦合等离子体)反应器或ICP(电感耦合等离子体)反应器。
图6是示出计算机系统600的高级框图，该计算机系统600适合于实现在本发明的实施方式中使用的控制器524。计算机系统可具有许多物理形式，从集成电路、印刷电路板和小型手持设备直到巨大的超级计算机。计算机系统600包括一个或多个处理器602，并且还可以包括电子显示设备604(用于显示图形、文本和其他数据)、主存储器606(例如，随机存取存储器(RAM))、存储设备608(例如硬盘驱动器)、可移动存储设备610(例如光盘驱动器)、用户接口设备612(例如，键盘、触摸屏、小键盘、鼠标或其他定点设备等)以及通信接口614(例如无线网络接口)。通信接口614允许软件和数据经由链路在计算机系统600和外部设备之间传送。该系统还可以包括连接到上述设备/模块的通信基础设施616(例如，通信总线、交叉条或网络)。
经由通信接口614传输的信息可以是诸如电信号、电磁信号、光信号或能够由通信接口614经由承载信号的通信链路接收的其他信号的形式，并且可以使用电线或电缆、光纤、电话线、蜂窝电话链路、射频链路和/或其他通信信道实现。利用这样的通信接口，可以设想，一个或多个处理器602可以在执行上述方法步骤的过程中从网络接收信息或者可以向网络输出信息。此外，本发明的方法实施方式可以仅在处理器上执行，或者可以通过诸如因特网之类的网络结合共享一部分处理的远程处理器来执行。
术语“非暂时性计算机可读介质”通常用于指代诸如主存储器、辅助存储器、可移动存储器之类的介质和诸如硬盘、闪存、磁盘驱动器存储器、CD-ROM之类的存储设备以及其他形式的持久性存储器，并且不应被解释为涵盖暂时的主题，如载波或信号。计算机代码的示例包括诸如由编译器产生的机器代码以及包含由计算机使用解释器执行的更高级代码的文件。计算机可读介质还可以是由体现为载波的计算机数据信号传输并且表示可由处理器执行的指令序列的计算机代码。
图2是将图案从图案化硬掩模转移到含碳层的步骤(步骤104)的更详细的流程图。提供包含至少一种含氧组分和SO2或COS中的至少一种的转移气体(步骤204)。在这个例子中，转移气体包括在8mTorr的压强下的80sccm氧气和90sccm二氧化硫。使转移气体形成为等离子体(步骤208)。在这个实施例中，由TCP线圈510以13.56MHz提供800瓦。提供偏置(步骤212)。偏置电源516提供350伏的偏置。停止转移气体的流动(步骤216)。在此实施例中，该过程在达到OES终点+30％过度蚀刻后停止。
图4B是图案已经转移到碳基掩模层412之后的堆叠400的示意性横截面图。图案转移工艺形成含硫侧壁钝化424。
提供后蚀刻处理(步骤108)。图3是提供后处理的步骤(步骤108)的更详细的流程图。在介于50mTorr和500mTorr(包括端值)之间的压强下提供包含He、Ar、N2、H2或NH3中的至少一种后处理气体(步骤304)。在该实例中，后处理气体是在250毫托的压强下提供的400sccm He和10sccm N2。后处理气体形成为等离子体(步骤308)。在该实施例中，由TCP线圈510以13.56MHz提供2500瓦。提供偏置(步骤312)。偏置电压电源516提供20伏的偏置。停止后处理气体的流动(步骤316)。在本实施例中，该过程在20秒后停止。
图4C是后蚀刻处理之后的堆叠400的示意性横截面图。蚀刻后处理去除了含硫侧壁钝化。
穿过含碳掩模层蚀刻蚀刻层408(步骤112)。图4D是在蚀刻蚀刻层408之后堆叠400的示意性横截面图。
已经发现，在没有后蚀刻处理的情况下，在图案转移之后并且在蚀刻蚀刻层之前，经过相当长时间或将堆叠暴露于周围环境导致图案坍塌。已经尝试了各种处理以防止图案坍塌而没有成功。然而，出乎意料地发现，在除去含硫侧壁的同时提供适当的压强可防止图案坍塌。据信，如果含硫侧壁未被完全去除，则含硫侧壁吸收水分，该水分与硫起反应而引起图案坍塌。各种实施方案要么完全去除含硫侧壁要么改变含硫侧壁，使得水分不会以导致图案坍塌的方式被吸收。不受理论束缚，认为优选地，后蚀刻处理去除了一些含硫侧壁并且改变了剩余的含硫侧壁，使得水分不会以引起图案坍塌的方式被吸收。由于图案在碳基层中，所以后蚀刻处理不得损坏这种碳基层。优选地，后处理气体在50mTorr和500mTorr(包括端值)之间的压强下提供。更优选地，后处理气体在100mTorr和400mTorr(包括端值)之间的压强下提供。最优选地，后处理气体在150mTorr和300mTorr(包括端值)之间的压强下提供。不受理论束缚，认为压强范围影响侧壁的各向同性处理。
在将图案从图案化硬掩模转移到碳基掩模层期间，优选偏置大于10伏。更优选地，偏置在50伏和400伏之间的范围内。最优选地，偏置在100伏和300伏之间的范围内。在提供后处理期间，优选偏置大于20伏。更优选地，偏置在20伏和80伏之间的范围内。最优选地，偏置在25伏和40伏之间的范围内。离子的能量应足以从侧壁改变或/和去除含硫层，但不能太高而过度溅射层416和408。
在各种实施方式中，图案化硬掩模416优选为硅基，例如氮化硅、氮氧化硅、非晶硅或多晶硅。可以使用含氟干法蚀刻来将图案从光刻胶掩模420转移到图案化硬掩模416。
在各种实施方式中，碳基掩模层412可以包含无定形碳，并且因此可以是无定形碳、氢化无定形碳或用作多层抗蚀剂方案中的底层的旋涂有机碳丰富的材料。在一些实施方式中，抗反射涂层(BARC)层可以设置在光掩模420下方。
在各种实施方式中，蚀刻层可以是氧化硅、氮化硅、氮化钨、硅、钨、氧化铝、氧化铪、钛或氮化钛。
优选地，在碳基掩模层412中蚀刻的特征具有大于2.5:1的高宽比。优选地，碳基掩模层412中的特征具有小于100nm的周期或间距。优选地，在碳基掩模层412中并且最终在蚀刻层408中的经蚀刻的特征是蚀刻线或二维阵列的柱。
在各种实施方式中，后处理气体包括He、Ar、N2、H2或NH3中的至少一种。更优选地，后处理气体包含He、H2和N2。
虽然已经根据若干优选实施方式描述了本发明，但是存在落入本发明范围内的变更、修改、置换和各种替代等同方案。还应该注意的是，有许多实现本发明的方法和装置的替代方式。因此，意图将以下所附权利要求解释为包括落入本发明的真实精神和范围内的所有这些变更、修改、置换和各种替代等同方案。

Claims (14)

1.一种用于在包括图案化硬掩模的堆叠中蚀刻特征的方法，所述图案化硬掩模在碳基掩模层上，所述碳基掩模层在蚀刻层上，所述方法包括：
将图案从所述图案化硬掩模转移到所述碳基掩模层，其包括：
提供包含SO2或COS中的至少一种和含氧组分的转移气体的流动；
将所述转移气体形成为等离子体；
提供大于10伏的偏置以将来自所述等离子体的离子加速到所述碳基掩模层，这将所述图案转移到所述碳基掩模层；和
停止所述转移气体的所述流动，
其中所述转移所述图案形成含硫侧壁钝化；以及
提供后处理，其包括：
提供包含He、Ar、N2、H2或NH3中的至少一种的后处理气体的流动，其中提供所述流动以维持介于50mTorr和500mTorr之间且包括50mTorr和500mTorr的处理压强；
将所述后处理气体形成为等离子体；
提供大于20伏的偏置以将来自所述等离子体的离子加速到所述碳基掩模层；和
停止所述后处理气体的所述流动，
其中所述后处理步骤去除或改变所述含硫侧壁钝化。
2.根据权利要求1所述的方法，其还包括穿过所述碳基掩模层蚀刻所述蚀刻层。
3.根据权利要求2所述的方法，其中所述图案化硬掩模是硅基材料。
4.根据权利要求3所述的方法，其中所述硅基材料是氮化硅、氮氧化硅、非晶硅或多晶硅中的至少一种。
5.根据权利要求4所述的方法，其中所述碳基掩模层包含无定形碳。
6.根据权利要求5所述的方法，其中所述蚀刻层是氧化硅、氮化硅或氮化钨中的至少一种。
7.根据权利要求6所述的方法，其中所述将所述图案从所述图案化硬掩模转移到所述碳基掩模层形成所述碳基掩模中的掩模特征，其中所述掩模特征是线或二维阵列的柱。
8.根据权利要求7所述的方法，其中所述掩模特征具有大于2.5:1的高宽比。
9.根据权利要求8所述的方法，其中所述掩模特征具有小于100nm的周期或间距。
10.根据权利要求1所述的方法，其中图案化硬掩模是硅基材料。
11.根据权利要求1所述的方法，其中所述碳基掩模层包含无定形碳。
12.根据权利要求1所述的方法，其中所述将所述图案从所述图案化硬掩模转移到所述碳基掩模层形成所述碳基掩模中的掩模特征，其中所述掩模特征是线或二维阵列的柱。
13.根据权利要求1所述的方法，其中所述掩模特征具有大于2.5:1的高宽比。
14.根据权利要求1所述的方法，其中所述掩模特征具有小于100nm的周期或间距。
CN201810271387.2A 2017-04-10 2018-03-29 预防图案坍塌的后处理 Active CN108711552B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/483,662 US9941123B1 (en) 2017-04-10 2017-04-10 Post etch treatment to prevent pattern collapse
US15/483,662 2017-04-10

Publications (2)

Publication Number Publication Date
CN108711552A CN108711552A (zh) 2018-10-26
CN108711552B true CN108711552B (zh) 2024-03-15

Family

ID=61801294

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810271387.2A Active CN108711552B (zh) 2017-04-10 2018-03-29 预防图案坍塌的后处理

Country Status (5)

Country Link
US (1) US9941123B1 (zh)
JP (1) JP7317470B2 (zh)
KR (1) KR102595435B1 (zh)
CN (1) CN108711552B (zh)
TW (1) TWI786101B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112368805B (zh) 2018-12-18 2024-10-08 玛特森技术公司 使用含硫工艺气体的含碳硬掩模去除工艺
JP2021106212A (ja) * 2019-12-26 2021-07-26 東京エレクトロン株式会社 エッチング方法、基板処理装置、及び基板処理システム
US20250006504A1 (en) * 2023-06-28 2025-01-02 Tokyo Electron Limited Semiconductor devices and methods of manufacturing the same
KR20250072907A (ko) * 2023-11-16 2025-05-26 주식회사 히타치하이테크 플라스마 처리 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009039552A1 (en) * 2007-09-26 2009-04-02 Silverbrook Research Pty Ltd Reactive ion etching process for etching metals
CN101515542A (zh) * 2008-02-21 2009-08-26 应用材料公司 用硫基蚀刻剂等离子体蚀刻含碳层

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528432B1 (en) 2000-12-05 2003-03-04 Advanced Micro Devices, Inc. H2-or H2/N2-plasma treatment to prevent organic ILD degradation
US6849389B2 (en) 2001-07-12 2005-02-01 International Business Machines Corporation Method to prevent pattern collapse in features etched in sulfur dioxide-containing plasmas
US7316785B2 (en) * 2004-06-30 2008-01-08 Lam Research Corporation Methods and apparatus for the optimization of etch resistance in a plasma processing system
US7498242B2 (en) * 2005-02-22 2009-03-03 Asm America, Inc. Plasma pre-treating surfaces for atomic layer deposition
US7405139B2 (en) * 2006-08-03 2008-07-29 International Business Machines Corporation Prevention of backside cracks in semiconductor chips or wafers using backside film or backside wet etch
TWI455203B (zh) * 2007-05-03 2014-10-01 蘭姆研究公司 開孔之硬遮罩及藉由開孔之硬遮罩施行之蝕刻輪廓控制
KR100898590B1 (ko) * 2007-08-13 2009-05-20 주식회사 하이닉스반도체 반도체 소자 제조 방법
US8501627B2 (en) * 2007-09-27 2013-08-06 Lam Research Corporation Profile control in dielectric etch
US8394722B2 (en) * 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control
WO2011042882A2 (en) 2009-10-07 2011-04-14 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude HIGH DEPOSITION RATE OF SiO2 USING ATOMIC LAYER DEPOSITION AT EXTRA LOW TEMPERATURE
JP5563860B2 (ja) * 2010-03-26 2014-07-30 東京エレクトロン株式会社 基板処理方法
KR20120122908A (ko) * 2011-04-28 2012-11-07 램 리써치 코포레이션 3 중층 마스크를 이용하는 에칭에 대한 라인 벤딩 및 틸팅 예방
US8778207B2 (en) * 2011-10-27 2014-07-15 Applied Materials, Inc. Plasma etch processes for boron-doped carbonaceous mask layers
JP2013222852A (ja) 2012-04-17 2013-10-28 Tokyo Electron Ltd 有機膜をエッチングする方法及びプラズマエッチング装置
JP6035117B2 (ja) 2012-11-09 2016-11-30 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US20150064880A1 (en) 2013-08-30 2015-03-05 Applied Materials, Inc. Post etch treatment technology for enhancing plasma-etched silicon surface stability in ambient
TWI612182B (zh) * 2013-09-09 2018-01-21 液態空氣喬治斯克勞帝方法研究開發股份有限公司 用蝕刻氣體蝕刻半導體結構的方法
US9018103B2 (en) * 2013-09-26 2015-04-28 Lam Research Corporation High aspect ratio etch with combination mask
TWI648320B (zh) * 2014-01-23 2019-01-21 東京應化工業股份有限公司 含相分離結構之結構體之製造方法、圖型形成方法、微細圖型形成方法
US9583337B2 (en) 2014-03-26 2017-02-28 Ultratech, Inc. Oxygen radical enhanced atomic-layer deposition using ozone plasma
US9478435B2 (en) * 2014-08-07 2016-10-25 Tokyo Electron Limited Method for directed self-assembly and pattern curing
WO2017010321A1 (ja) * 2015-07-13 2017-01-19 富士フイルム株式会社 パターン構造の処理方法、電子デバイスの製造方法およびパターン構造の倒壊抑制用処理液
JP6748354B2 (ja) * 2015-09-18 2020-09-02 セントラル硝子株式会社 ドライエッチング方法及びドライエッチング剤

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009039552A1 (en) * 2007-09-26 2009-04-02 Silverbrook Research Pty Ltd Reactive ion etching process for etching metals
CN101515542A (zh) * 2008-02-21 2009-08-26 应用材料公司 用硫基蚀刻剂等离子体蚀刻含碳层
JP2009200459A (ja) * 2008-02-21 2009-09-03 Applied Materials Inc 硫黄系エッチャントを用いた炭素質層のプラズマエッチング

Also Published As

Publication number Publication date
CN108711552A (zh) 2018-10-26
TW201903844A (zh) 2019-01-16
TWI786101B (zh) 2022-12-11
JP7317470B2 (ja) 2023-07-31
US9941123B1 (en) 2018-04-10
KR102595435B1 (ko) 2023-10-27
KR20180114501A (ko) 2018-10-18
JP2018182315A (ja) 2018-11-15

Similar Documents

Publication Publication Date Title
US9659783B2 (en) High aspect ratio etch with combination mask
CN102646585B (zh) 对伪硬掩膜的扭曲控制
US20110117749A1 (en) Method for reducing line width roughness with plasma pre-etch treatment on photoresist
CN108711552B (zh) 预防图案坍塌的后处理
CN102760646B (zh) 对于具有三层掩膜的蚀刻线弯曲和倾斜的预防
US20140179106A1 (en) In-situ metal residue clean
TWI806871B (zh) 多孔低介電常數介電蝕刻
CN111684567B (zh) 非晶碳层的打开处理
CN102903609B (zh) 通过Ar溅射进行硬质掩膜CD控制的方法
CN109997212B (zh) 在有机层蚀刻中生成竖直轮廓的方法
US8668805B2 (en) Line end shortening reduction during etch
TWI591721B (zh) 用以提供介層窗之方法
TWI768026B (zh) 用於半導體處理之矽基沉積
US9711359B2 (en) Shadow trim line edge roughness reduction
CN107785253B (zh) 利用侧边溅射的线边缘粗糙表面改进
CN109983563A (zh) 氧化硅氮化硅叠层离子辅助蚀刻
KR102626483B1 (ko) 반도체 프로세싱을 위한 실리콘-기반 증착
CN101060080B (zh) 在介电层中蚀刻特征的方法
US20130149869A1 (en) Silicon on insulator etch
US20140030893A1 (en) Method for shrink and tune trench/via cd

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant