CN108695308A - 电源设备 - Google Patents

电源设备 Download PDF

Info

Publication number
CN108695308A
CN108695308A CN201810300420.XA CN201810300420A CN108695308A CN 108695308 A CN108695308 A CN 108695308A CN 201810300420 A CN201810300420 A CN 201810300420A CN 108695308 A CN108695308 A CN 108695308A
Authority
CN
China
Prior art keywords
transistor
source electrode
drain electrode
grid
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810300420.XA
Other languages
English (en)
Other versions
CN108695308B (zh
Inventor
马克·A·加赫达
所罗伯·潘迪
里卡多·L·杨多克
赖艳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yasuyo Co Ltd
Original Assignee
Yasuyo Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yasuyo Co Ltd filed Critical Yasuyo Co Ltd
Publication of CN108695308A publication Critical patent/CN108695308A/zh
Application granted granted Critical
Publication of CN108695308B publication Critical patent/CN108695308B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
    • H01L24/72—Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13064—High Electron Mobility Transistor [HEMT, HFET [heterostructure FET], MODFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)

Abstract

本公开提供了一种电源设备。本公开的各个方面涉及耦接用于控制诸如共源共栅布置中的电流流动的电路。可以符合一个或多个实施例的设备包括：第一晶体管，其具有栅极、源极、沟道、和漏极；第二晶体管，其具有栅极，并具有层叠的源极、沟道、和漏极。导电夹板将所述第二晶体管的漏极电连接到所述第一晶体管的源极，并且另一导体将所述第二晶体管的源极电连接到所述第一晶体管的栅极。第二晶体管利用连接结构来操作以通过控制所述第一晶体管处于关断状态和导通状态来提供电力。

Description

电源设备
技术领域
各种实施例的各方面涉及可用于提供电力的各个电路的使用，以及提供低电感。
背景技术
电源电路采用了各种方法，例如提供高开关频率和功率转换效率的功率晶体管。各种这样的方法使用共源共栅电路，其可以包括分开布置并且通过引线接合进行连接的各个晶体管。
尽管有用，但许多电源电路都会出现与连接(例如，涉及使用电线的连接)有关的问题。例如，内部电感可能不合需要地高、可能存在开关损耗、工作频率可能受限、并且工作温度可能受到限制。
对于各种应用而言，这些和其他问题已经对电路的电力节省和可操作性提出了挑战。
发明内容
各种示例实施例旨在解决诸如上文提到的问题和/或可能从以下公开变得显而易见的其他问题，并且包括与电源电路相关的问题。
如可以利用一个或多个实施例实现的一种设备和/或方法包括：第一晶体管，其具有栅极、源极、沟道、和漏极；第二晶体管，其具有栅极，并具有层叠的源极、沟道、和漏极。导电夹板将所述第二晶体管的漏极电连接到所述第一晶体管的源极，并且另一导体将所述第二晶体管的源极电连接到所述第一晶体管的栅极。所述第二晶体管利用连接结构操作，以通过控制所述第一晶体管处于关断状态和导通状态来提供电力。
根据特定实施例，电源设备包括高电压功率晶体管和低电压功率晶体管，每个都具有栅极、源极、沟道、和漏极。所述设备还包括将所述低电压功率晶体管的漏极连接到所述高电压功率晶体管的源极的平面导电夹板，以及将所述低电压功率晶体管的源极电连接到所述高电压功率晶体管的栅极的导体。所述平面导电夹板具有与所述高电压功率晶体管的源极的平面表面区域相接的第一平面表面区域，并且具有与所述低电压功率晶体管的漏极的平面表面区域相接的第二平面表面区域。这提供了经由所述第一平面表面区域和所述第二平面表面区域处的相接而将所述高电压功率晶体管的源极与所述低电压功率晶体管的漏极连接到一起的导电路径。在各个实施例中，所述设备还包括控制电路，所述控制电路被配置并布置成利用所述低电压功率晶体管和所述导体，通过选择性地将电压从所述低电压功率晶体管的源极施加到所述高电压功率晶体管的栅极，来控制所述高电压功率晶体管处于导通状态和关断状态。经由将电压控制信号施加到所述低电压功率晶体管的栅极来供应该电压。所述设备还可以耦接到漏极端子、源极端子、栅极端子、和附加的平面导电夹板，所述附加的平面导电夹板分别将所述漏极端子连接到所述高电压功率晶体管的漏极、将所述源极端子连接到所述低电压功率晶体管的源极、并且将所述栅极端子连接到所述低电压功率晶体管的栅极，所述控制电路电连接到所述栅极端子。
各个实施例涉及以下方法。形成第一晶体管，其具有栅极、源极、沟道、和漏极；并且形成第二晶体管，其具有栅极，并具有层叠的源极、沟道、和漏极。形成连接结构，其包括将所述第二晶体管的漏极电连接到所述第一晶体管的源极的导电夹板和将所述第二晶体管的源极电连接到所述第一晶体管的栅极的导体。例如，可以形成其间具有间隙的各晶体管，并且其中所述第一晶体管的源极与所述第二晶体管的漏极共平面，从而有助于经由所述导电夹板进行连接。所述第二晶体管被配置为利用所述连接结构通过控制所述第一晶体管处于关断状态和导通状态来提供电力。在一些实施方式中，所述导电夹板形成为平面板，所述平面板具有与所述第一晶体管的源极的表面区域和所述第二晶体管的漏极的表面区域相接的相应表面区域。
各个实施例涉及一种电源设备，其包括：具有栅极、源极、沟道、和漏极的高电压功率晶体管；具有栅极、源极、沟道、和漏极的低电压功率晶体管；平面导电夹板，其具有与所述高电压功率晶体管的源极的平面表面区域相接的第一平面表面区域，并且具有与所述低电压功率晶体管的漏极的平面表面区域相接的第二平面表面区域，并且提供经由所述第一平面表面区域和所述第二平面表面区域处的相接，而将所述高电压功率晶体管的源极与所述低电压功率晶体管的漏极连接到一起的导电路径；将所述低电压功率晶体管的源极电连接到所述高电压功率晶体管的栅极的导体；以及控制电路，所述控制电路被配置并布置成利用所述低电压功率晶体管和所述导体，通过经由将电压控制信号施加到所述低电压功率晶体管的栅极，选择性地将电压从所述低电压功率晶体管的源极施加到所述高电压功率晶体管的栅极，来控制所述高电压功率晶体管处于导通状态和关断状态。
所述电源设备还可以包括漏极端子、源极端子、栅极端子、和附加的平面导电夹板，所述附加的平面导电夹板分别将所述漏极端子连接到所述高电压功率晶体管的漏极、将所述源极端子连接到所述低电压功率晶体管的源极、并且将所述栅极端子连接到所述低电压功率晶体管的栅极，所述控制电路电连接到所述栅极端子。
附图说明
以上讨论/总结并非旨在描述本公开的每个实施例或每个实施方式。下面的附图和详细描述也例示了各种实施例。
结合附图考虑以下详细描述，可以更全面地理解各个示例实施例，其中：
图1是可以根据本公开的实施例实现的电源电路的横截面图；
图2A是可以根据本公开的实施例实现的具有各个纵向晶体管的电源电路的透视图；
图2B示出了根据一个或多个实施例的图2A的设备的俯视图；
图3示出了可以根据本公开的实施例实现的电源电路；
图4A是可以根据本公开的实施例实现的具有纵向晶体管和横向晶体管的另一电源电路的透视图；
图4B示出了根据一个或多个实施例的具有纵向晶体管和横向晶体管的设备的俯视图；和
图5示出了根据一个或多个实施例的设备的横截面图。
虽然本文所讨论的各个实施例的各个方面已经通过示例在附图中示出并且将进行详细描述，但是本文所讨论的各种实施例可以进行修改和替代性的形式。然而，应该理解的是，这样做的目的不是将本公开限制于所描述的特定实施例。正相反，其目的是覆盖落入了包括权利要求中限定的各个方面的本公开的范围内的所有修改、等同和替代。另外，贯穿本申请所使用的术语“示例”仅用于说明而非限制。
具体实施方式
本公开的各方面被认为可适用于各种不同类型的设备、系统和方法，所述设备、系统和方法涉及利用用于提供各种功能(例如，电源)而连接的电路。在某些实施方式中，当在共源共栅电路及相关装置的环境(其中连接各个晶体管以在电力应用中提供期望的开关频率)中使用时，本公开的各方面已被证明是有益的。通过以下对非限制性示例和对应上下文的讨论可以理解各个方面，但是不一定如此受限。
因此，在以下描述中阐述了各种具体细节以描述本文中呈现的具体示例。然而，对于本领域技术人员而言显而易见的是，可以在没有下面给出的所有具体细节的情况下实践一个或多个其他示例和/或这些示例的变体。在其他情况下，未详细描述众所周知的特征，以免混淆对本文示例的描述。为了便于说明，可以在不同的附图中使用相同的附图标记来指代相同的元件或相同元件的附加实例。而且，虽然方面和特征在一些情况下可以在单独的附图中描述，但是应该理解，来自于一个附图或实施例的特征可以与另一个附图或实施例的特征组合，即使该组合没有被明确示出或被明确描述为组合。
各个实施例涉及低电感共源共栅电路和有助于低电感操作的组件的相关配置。在一些实施方式中，使用夹式结构(例如，夹式接合)来将各晶体管共源共栅连接以耦接各晶体管。例如，夹式结构可以利用在串联连接的晶体管的各个源极节点和漏极节点之间延伸的导电板来实现。附加的板式结构可用于栅极和源极/漏极触点。在各种实施方式中，使用这种板式结构来代替原本会呈现高电感的引线接合，其中各个电路被布置为有助于这种连接。在特定实施例中，以层叠式布置来制造相邻的晶体管，并且相邻的晶体管相对于彼此是翻转的，其中一个晶体管的源极与相邻晶体管的漏极处于共同平面内，夹连接各晶体管。
某些实施例涉及高电压功率晶体管，例如基于GaN和SiC材料的那些高电压功率晶体管，其在例如硬开关电路拓扑中允许更高的开关频率和期望的功率转换效率。这种功率晶体管可以布置在具有用于控制功率晶体管的低电压晶体管(例如，Si增强模式功率MOSFET)的共源共栅电路中。因此，高电压功率晶体管可以实现为常导通晶体管，其中低电压晶体管用于控制高电压功率晶体管处于导通状态，并且当不供电时处于关断状态。可以使用高电压功率晶体管(例如，耗尽型GaN HEMT或SiC JFET)和低电压晶体管(例如，SiMOSFET)之间的夹式触点/引脚(pin)和互连来代替接合引线，并且相应地布置各个晶体管(例如，在共源共栅电路中，高电压功率晶体管的源极连接到低电压晶体管的漏极)。这些夹式连接可用于减轻可通过引线而增加的内部电感，并解决如本文所述的各种问题。具体实施例涉及利用使用了夹式接合和倒装芯片技术的纵向功率器件，其中相邻的功率和低电压晶体管相对于彼此是翻转的。这种纵向功率器件可用于650V和更高电压的应用空间。这种方法可以利用电路本身的低通态电阻Rds(on)。
本文的实施例可用于多种不同的电源应用。例如，某些实施例涉及利用由荷兰埃因霍温的恩智浦半导体(NXP Semiconductor)提供的产品来实现。例如，本文提到的封装件可以利用功率方形扁平无引脚封装来实现，例如恩智浦半导体的应用指南(ApplicationNote)号为AN2467(修订版5.0，7/2016)的应用指南中所述的封装，该应用指南通过引用全部并入本文。此处的封装件也可以利用TO220型封装来实现，例如利用(JDEC固态技术协会所表征的)TO-220F封装。可以提供各种实施例用于采用共源共栅型电路来实现，并且与以下美国专利公开的一个或多个中公开的应用和/或电路一致：No.2014/0145208、No.2014/033410和No.2012/0250587，所有这些文献均通过引用完全并入本文。例如，如这三个出版物中的第三个中所述的，可以实现共源共栅电路以便全双工通信。在这些环境中，如本文所述的共源共栅电路是指具有串联电连接并且共享公共源极/漏极区域的各个晶体管的电路。
一个或多个实施例涉及包括第一晶体管和第二晶体管的设备(或者制造或操作这种设备的方法)，其中第一晶体管具有栅极、源极、沟道、和漏极，第二晶体管具有栅极、并具有层叠的源极、沟道、和沟道。导电夹板电连接到第二晶体管的漏极和第一晶体管的源极。另一导体将第二晶体管的源极电连接到第一晶体管的栅极。第二晶体管被配置并布置成利用连接结构进行操作以通过控制第一晶体管处于关断状态和导通状态来提供电力。例如，第二晶体管可以通过控制其栅极来控制从其源极到第一晶体管的栅极所呈现的电压。
在本文所表征的各个实施例的上下文中，术语夹板是指具有板状物(plate)的连接器，例如具有上下表面并连接电组件(例如，各个晶体管的源极和漏极)的平面板。术语夹板不是指引线接合(例如，从焊盘延伸到另一个电子组件的单根引线)。在某些实施例中，导电夹板、第一晶体管的源极、和第二晶体管的漏极是具有由长度和宽度限定的上下表面的导电板。导电夹板的宽度大约等于第一晶体管的源极和第二晶体管的漏极中的一个的宽度。
晶体管可以布置成层叠结构或横向结构，以适合特定实施例。在一些实施例中，第一晶体管的源极、沟道、和漏极是层叠的。在其他实施例中，第二晶体管的源极、沟道、和漏极是层叠的。在又一些实施例中，两个晶体管的源极、沟道、和漏极均是层叠的，并且第一晶体管和第二晶体管相对于彼此是倒置的。晶体管彼此横向相邻地布置，两者之间具有间隙，并且连接第一晶体管和第二晶体管以形成共源共栅电路。导电夹板包括横跨间隙横向延伸的平面板，并且板的相对边缘分别连接到第一晶体管的源极和第二晶体管的漏极。
利用导电板可以实现各种物理布置。在一些实施例中，第一晶体管和第二晶体管的源极和漏极包括和/或连接到延伸出来形成外部触点的平面板。第一晶体管的漏极和第二晶体管的源极位于共同衬底上并彼此电隔离，并且第一晶体管的源极和第二晶体管的漏极具有相应的平面板的边缘，各平面板的边缘沿着导电夹板的平面板的相应的相对边缘连接。在一些实施方式中，设备布置成层叠层，其中第一层包括用于第一晶体管的漏极、第二晶体管的源极、和第二晶体管的栅极中的每一个的相应导电板，第二层包括第一晶体管和第二晶体管各自的沟道，并且第三层包括第一晶体管的源极、导电夹板、和第二晶体管的漏极。在这样的实施方式中，第二层被配置并布置成利用第一层和第二层基于施加到各自栅极的电压来控制每个晶体管的导电状态。在进一步的实施方式中，第一层的导电板具有上平面表面；各个沟道中的每一个具有上平面表面和下平面表面，其中各个下平面表面分别位于第一层的各导电板中的下面一个的导电板的上平面表面上；并且第三层的各导电板中的每一个具有下平面表面，各个下平面表面分别位于各个沟道中的下面一个的沟道的上平面表面上。
在第一晶体管的源极、漏极、和沟道横向布置的某些实施例中，这些组件由夹板的下表面支撑，该下表面与第一晶体管的源极的上表面以及第二晶体管的漏极的上表面接触。在一些实施方式中，第一晶体管和第二晶体管形成在共同支撑结构的上表面上，并且设备包括在该共同支撑结构的上表面上的衬底，其中第一晶体管的源极、漏极、和沟道在该衬底之上横向布置，并且所述第一晶体管的源极、漏极、和沟道与第二晶体管的漏极处于共同的层中。在进一步的实施方式中，共同支撑结构是导电的，该导体从共同支撑结构连接到第一晶体管的栅极，并且共同支撑结构提供将导体连接到第二晶体管的源极的电路径。
可以将晶体管和相关组件的布置设置为适合特定实施例。以下各个实施例表征了这样的应用。
在一些实施例中，第一晶体管和第二晶体管彼此相对布置，其中包括导电板的第一晶体管的源极、导电夹板、和第二晶体管的栅极布置在共同平面中。在第一晶体管和第二晶体管相对于彼此倒置的某些实施例中，第一晶体管的源极、导电夹板和第二晶体管的栅极作为各个导电板而布置在共同平面中。在一些实施例中，第一晶体管和第二晶体管中的每一个的源极和漏极是平面板或包括平面板，第一晶体管的漏极和第二晶体管的源极在共同衬底上并彼此电隔离，并且第一晶体管的源极和第二晶体管的漏极与导电夹板布置在共同平面中。
对于某些实施例，设备布置成叠层，在这些实施例中，这样的第一层包括第一晶体管的漏极、第二晶体管的源极、和第二晶体管的栅极，这样的第二层包括第一晶体管和第二晶体管各自的沟道，并且这样的第三层包括第一晶体管的源极、导电夹板、和第二晶体管的漏极，其中第二层被配置并布置成基于施加到各个栅极的电压来控制每个晶体管的导电状态。
另一实施例涉及这样的层，其中第一层具有用于第一晶体管的漏极、第二晶体管的源极、和第二晶体管的栅极中的每一个的相应导电板，第二层层叠在第一层上并包括第一晶体管和第二晶体管各自的沟道，第三层层叠在第二层上并包括第一晶体管的源极、导电夹板、和第二晶体管的漏极。第二层设置在第一层和第三层之间并因此与其配置并布置为基于施加到各个栅极的电压来控制每个晶体管的导电状态。
另一个实施例涉及如本文所述的设备，其中第一晶体管是常导通功率晶体管并且第二晶体管是低电压晶体管，该低电压晶体管被配置并布置成在这样的电压处在导通状态和关断状态之间切换，所述电压比第一晶体管在导通状态和关断状态之间切换的电压更低。低电压晶体管通过将电压施加到第一晶体管的栅极来控制常导通功率晶体管处于关断状态。
现在转到附图，图1示出了可以根据本公开的实施例实现的电源电路100的横截面图。电源电路100包括第一晶体管110和第二晶体管120，并且具有利用夹板130实现的源极-漏极连接。夹板130有助于在原本(otherwise)分离的晶体管之间的低阻抗连接，并且可以减轻诸如上面所讨论的那些关于较高电感的连接的问题。
在一些实施方式中，如在图1中作为示例所示，各个晶体管110和120是纵向晶体管，并且也可以相对于彼此是倒置的。晶体管110包括源极111、漏极112、和沟道113。晶体管120包括源极121、漏极122、和沟道123，并且栅极124与该沟道相邻。这种倒置的配置有助于利用夹板130将彼此倒置的相应的源极和漏极耦接。该方法还可以有助于实现夹板130与源极111和漏极122在共同平面中。在各个制造实施例中，这三个组件可以由共同的导电材料制成，或者以其他方式(例如，利用不同的材料)在共同的层中制造。
可将设备100实现为用于电力应用。在一些实施例中，晶体管110是高电压功率晶体管，并且晶体管120是控制高电压功率晶体管的操作的控制晶体管(例如，低电压晶体管)。例如，可以使用连接器140将源极121连接到控制功率晶体管110的操作的栅极114。例如，连接器140可以实现为引线接合或夹式结构。在某些实施例中，晶体管110是常导通功率晶体管，并且晶体管120在其源极121处提供电压以保持栅极114偏置，使得功率晶体管110处于关断状态。当期望打开设备时，可以切换低电压晶体管120，例如通过使用控制电路150将电压施加到栅极124，以使得去除施加到栅极114和/或源极111的偏置，或以其他方式改变该偏置，使得功率晶体管110的常导通特性开始工作，器件开始导电。
图2A是可以根据本公开的实施例实现的电源电路设备200的透视图，图2B是可以根据本公开的实施例实现的电源电路设备200的俯视图。电路200包括基于夹式接合技术的共源共栅封装件中的各个晶体管，该夹式接合技术可以在各种制造场景中(例如，在8×8mm表面安装轮廓中)实现。具体地，电路200包括相对于彼此以倒置-层叠关系布置的层叠的晶体管210和220。举例来说，图2B表示一个实施例，其中晶体管210实现为高电压HEMT，晶体管220实现为低电压MOSFET。晶体管210(例如，高电压耗尽型SiC或GaN晶体管)包括源极211、漏极212、沟道213、和栅极214。晶体管220(例如，低电压增强Si MOSFET)包括源极221、漏极222、沟道223、和栅极224。夹230将第一晶体管的源极211连接到第二晶体管的漏极222，并且引线接合240将第二晶体管的源极221连接到第一晶体管的栅极214。第二晶体管220用于选择性地控制第一晶体管210处于关断状态和导通状态，并且控制通过设备200供应的电力。
可以以各种方式制造设备200。在一些实施例中，形成/图案化各个层以提供所示的层叠电路。例如，可以在共同衬底上形成具有漏极212、源极221、和栅极224的第一层。可以在漏极212和源极221的上表面上的第二层中分别形成沟道电介质213和223。可以在沟道电介质上的第三层中形成源极211和漏极222，并且形成两者之间的夹230。栅极214可以与第一层和/或第二层集成，并且被布置为使源极211和漏极212之间的沟道213的一部分偏置。使用这种方法，除了接合引线240外，到设备200的所有连接以及各个晶体管之间的所有连接均为夹式连接器或板式连接器。此外，通过使用用于漏极212和源极221的夹式结构或板式结构，经由这些组件可以制成到设备的外部连接，消除了原本可能与引线接合到外部触点相关联的电感。可以将各种倒装芯片和夹式接合技术实现为用于制造设备200。端子连接可以是如覆盖模塑250所示的覆盖模塑(隐藏)，和/或常规模塑(暴露)。
图3示出了可以根据本公开的实施例实现的电源电路300。电源电路300可以使用例如与图2一致的一个或多个方法来实现。电源电路300包括高电压功率晶体管310、低电压(控制)晶体管320、和将功率晶体管耦接到低电压晶体管(例如，源极到漏极)的连接夹式结构330。举例来说，高电压功率晶体管310标记为JFET，并且低电压晶体管320标记为MOSFET。连接器340将低电压晶体管320的源极耦接到高电压晶体管310的栅极。
结合本文的一个或多个实施例，已经认识到/发现利用封装布置和相关的夹式或板式连接器有助于减少电感。表1示出了根据使用低电压(LV)控制晶体管和高电压功率晶体管的一个或多个实施例可以实现的示例性封装件的电感减少。
表1针对引线接合封装件和夹式接合封装件计算出的电感
*可使用约300μm引线直径
使用上述方法，可以显著减少开关能量损失。此外，由于与产品的饱和电阻的通态电阻Rds(on)<300mohm有关(但不限于此)，夹式接合可以降低整体产品的电阻和电感。此外，夹式结构可以促进冷却、降低与引线相关的制造成本、允许更高的温度操作、并且有助于制造组装自动化。
图4A是可以根据本公开的实施例实现的采用纵向晶体管和横向晶体管的另一电源电路设备400的透视图，图4B是该电源电路设备400的俯视图。设备400包括具有源极411、漏极412(焊盘)、沟道413、和栅极414(可以位于沟道附近和/或沟道下方)的横向高电压功率晶体管410。该设备还包括具有源极421、漏极422、沟道423、和栅极424的纵向低电压晶体管420。夹式结构430将漏极422连接到源极411，夹式结构432将漏极412连接到漏极触点415，并且引线440将源极421连接到栅极414。设备400可以包括覆盖模塑450，或者显示出暴露的引线/连接器。
图5示出根据一个或多个实施例的具有纵向晶体管和横向晶体管的设备500的横截面图。利用高电压晶体管使用横向流(flow)而低电压晶体管使用纵向流的混合模式操作，可以使用例如类似于图4中所提到的方法来实现设备500。高电压功率晶体管510可以横向实现为如图所示在下面的隔离层515和衬底516上具有源极511、漏极512、和沟道513，并且在与沟道上具有栅极514。低电压功率晶体管520纵向实现为如图所示具有层叠的源极521、漏极522、和沟道523，并且具有在沟道旁边的栅极524。夹板530将源极511连接到漏极522，并且连接器540(经由板536)完成了源极521和栅极514之间的电连接。也可以实现其它平面板，例如用于将漏极512连接到漏极端子的板532、用于将栅极524连接到栅极端子的板534、以及用于将源极521连接到源极端子的板536(并且，例如用作可在其上形成结构的支撑件)。低电压功率晶体管520控制高电压晶体管510的操作，可以使用控制电路550来实现，以用于(例如，分别利用未施加的电压/浮动电压和施加的电压)控制高电压功率晶体管510处于导通状态和关断状态，该控制电路550提供用于操作栅极524的电压从而控制对从源极521到栅极514的电压的选择性应用。
表示方向的术语(例如，上/下、左/右、顶部/底部、以及以上/以下)可以在本文中用于指代图中所示的元件的相对位置。应当理解的是，当术语用于标注便利时，所公开的结构可以取向与图中所示的方向不同。例如，高电压功率晶体管和低电压晶体管可以在相对层叠的布置中相对于彼此是翻转的。
说明书通过各种电路或电路系统来描述和/或说明对实现要求保护的发明有用的方面，可以使用诸如以下术语来讨论或以其他方式考虑所述电路或电路系统：块、模块、器件、系统、单元、控制器、比较器、以及其他电路类型的描述。结合其他元件来讨论这样的电路或电路系统，以解释如何执行某些实施例。例如，在某些上述实施例中，可以如图中所示的方法执行，在此上下文中的一个或多个所示项表示配置并布置成用于实现所公开的操作/活动的电路(例如，分立模拟或逻辑电路或(半)可编程电路)。
基于以上讨论和说明，本领域技术人员将容易认识到，可以在不严格遵循本文所示出和描述的示例性实施例和应用的情况下，对各个实施例进行各种修改和改变。例如，可以如图所示提供某些连接和电路的相对布置，或者可以进行改变以实现类似的效果。这种方法可涉及使用具有不同源极/漏极连接的晶体管(例如，利用这样的低电压功率晶体管：其源极连接到高电压功率晶体管的漏极，并且其漏极连接到高电压功率晶体管的栅极)。此外，可以使用其他层叠和横向晶体管布置，例如提供相应的横向晶体管(例如，高电压晶体管和低电压晶体管二者都类似于图5中的晶体管510)。作为另一个示例，结合附图描述的方法可以涉及以各种顺序执行的步骤，其中保留了本文的实施例的一个或多个方面，或者可以涉及更少或更多的步骤。这种修改不脱离本公开的各个方面的真实精神和范围，包括权利要求中阐述的方面。

Claims (15)

1.一种设备，其包括：
第一晶体管，其具有栅极、源极、沟道、和漏极；
第二晶体管，其具有栅极，并具有层叠的源极、沟道、和漏极；以及
连接结构，其包括导电夹板和导体，所述导电夹板将所述第二晶体管的漏极电连接到所述第一晶体管的源极，所述导体将所述第二晶体管的源极电连接到所述第一晶体管的栅极，
所述第二晶体管被配置并布置成利用所述连接结构通过控制所述第一晶体管处于关断状态和导通状态来提供电力。
2.根据权利要求1所述的设备，其中，
所述第一晶体管的源极、沟道、和漏极是层叠的，
所述第一晶体管和所述第二晶体管相对于彼此倒置、彼此横向相邻地布置并且所述第一晶体管和所述第二晶体管之间具有间隙，其中连接所述第一晶体管和所述第二晶体管以形成共源共栅电路，并且所述导电夹板包括横跨所述间隙横向延伸的平面板，其中所述平面板的相对边缘分别连接到所述第一晶体管的源极和所述第二晶体管的漏极。
3.根据权利要求1或2所述的设备，其中，
所述第一晶体管和所述第二晶体管中的每一个的所述源极和漏极包括平面板；
所述第一晶体管的漏极和所述第二晶体管的源极位于共同衬底上且彼此电隔离；并且
所述第一晶体管的源极和所述第二晶体管的漏极具有相应的平面板的边缘，各平面板的所述边缘沿着所述导电夹板的平面板的相应的相对边缘连接。
4.根据权利要求1至3中任意一项所述的设备，其中所述设备布置成叠层，其中：
第一层包括用于所述第一晶体管的漏极、所述第二晶体管的源极、和所述第二晶体管的栅极中的每一个的各相应导电板；
第二层包括所述第一晶体管和所述第二晶体管各自的沟道；以及
第三层包括所述第一晶体管的源极、所述导电夹板、和所述第二晶体管的漏极，所述第二层被配置并布置成利用所述第一层和所述第二层基于施加到各自栅极的电压来控制每个晶体管的导电状态。
5.根据权利要求4所述的设备，其中，
所述第一层的各导电板具有上平面表面；
各个沟道中的每一个具有上平面表面和下平面表面，其中各个下平面表面分别位于所述第一层的各导电板中的下面一个的导电板的上平面表面上；并且
所述第三层的各导电板中的每一个具有下平面表面，该各个下平面表面分别位于所述各个沟道中的下面一个的沟道的上平面表面上。
6.根据前述权利要求中任意一项所述的设备，其中，所述第一晶体管的源极、漏极、和沟道横向布置、并由所述导电夹板的下表面支撑，该下表面与所述第一晶体管的源极的上表面以及所述第二晶体管的漏极的上表面接触。
7.根据前述权利要求中任意一项所述的设备，
其中，所述第一晶体管和所述第二晶体管形成在共同支撑结构的上表面上，
所述设备进一步包括在所述共同支撑结构的上表面上的衬底，并且
其中，所述第一晶体管的源极、漏极、和沟道在所述衬底之上横向布置，并与所述第二晶体管的漏极处于共同的层中。
8.根据权利要求7所述的设备，其中，所述共同支撑结构是导电的，所述导体从所述共同支撑结构连接到所述第一晶体管的栅极，并且所述共同支撑结构提供将所述导体连接到所述第二晶体管的源极的电路径。
9.根据前述权利要求中任意一项所述的设备，其中，所述第一晶体管和所述第二晶体管彼此相对布置，其中所述第一晶体管的源极、所述导电夹板、和所述第二晶体管的栅极作为各个导电板而布置在共同平面中，或者
其中，所述第一晶体管和所述第二晶体管相对于彼此倒置，其中所述第一晶体管的源极、所述导电夹板、和所述第二晶体管的栅极作为各个导电板而布置在共同平面中。
10.根据前述权利要求中任意一项所述的设备，其中
所述第一晶体管是常导通功率晶体管，
所述第二晶体管被配置并布置成，在比所述第一晶体管在导通状态和关断状态之间切换的电压更低的电压处，在导通状态和关断状态之间切换，并且通过将电压施加到所述第一晶体管的栅极来控制所述常导通功率晶体管处于关断状态，
所述第一晶体管和所述第二晶体中的每一个的源极和漏极是平面板，
所述第一晶体管的漏极和所述第二晶体管的源极在共同衬底上并彼此电隔离；并且
所述第一晶体管的源极和所述第二晶体管的漏极与所述导电夹板布置在共同平面中。
11.根据权利要求1所述的设备，其中，所述设备布置成叠层，其中：
第一层包括所述第一晶体管的漏极、所述第二晶体管的源极、和所述第二晶体管的栅极；
第二层包括所述第一晶体管和所述第二晶体管各自的沟道；并且
第三层包括所述第一晶体管的源极、所述导电夹板、和所述第二晶体管的漏极，所述第二层被配置并布置成基于施加到各个栅极的电压来控制每个晶体管的导电状态。
12.根据权利要求1所述的设备，包括：
第一层，其包括用于所述第一晶体管的漏极、所述第二晶体管的源极、和所述第二晶体管的栅极中的每一个的各相应导电板；
第二层，其层叠在所述第一层上并包括所述第一晶体管和所述第二晶体管各自的沟道；和
第三层，其层叠在所述第二层上并包括所述第一晶体管的源极、所述导电夹板、和所述第二晶体管的漏极，所述第二层设置在所述第一层和所述第三层之间，并被配置并布置成基于施加到各个栅极的电压来控制每个晶体管的导电状态，并且/或者其中，所述导电夹板、所述第一晶体管的源极、和所述第二晶体管的漏极是具有由长度和宽度限定的上表面和下表面的各个导电板，其中所述导电夹板的宽度大约等于所述第一晶体管的源极和所述第二晶体管的漏极中的一个的宽度。
13.一种方法，其包括：
形成第一晶体管，其具有栅极、源极、沟道、和漏极；
形成第二晶体管，其具有栅极，并具有层叠的源极、沟道、和漏极；并且
形成连接结构，其包括导电夹板和导体,所述导电夹板将所述第二晶体管的漏极电连接到所述第一晶体管的源极，所述导体将所述第二晶体管的源极电连接到所述第一晶体管的栅极，并且将所述第二晶体管配置成利用所述连接结构通过控制所述第一晶体管处于关断状态和导通状态来提供电力。
14.根据权利要求13所述的方法，其中，形成所述导电夹板包括形成平面板，所述平面板具有与所述第一晶体管的源极的表面区域和所述第二晶体管的漏极的表面区域相接的各相应表面区域。
15.根据权利要求13或14所述的方法，其中，形成所述第一晶体管和形成所述第二晶体管包括：形成其间具有间隙的各相应晶体管，其中所述第一晶体管的源极与所述第二晶体管的漏极共平面。
CN201810300420.XA 2017-04-04 2018-04-04 电源设备 Active CN108695308B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP17164854.6A EP3385981A1 (en) 2017-04-04 2017-04-04 Power apparatus
EP17164854.6 2017-04-04

Publications (2)

Publication Number Publication Date
CN108695308A true CN108695308A (zh) 2018-10-23
CN108695308B CN108695308B (zh) 2023-11-03

Family

ID=58489568

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810300420.XA Active CN108695308B (zh) 2017-04-04 2018-04-04 电源设备

Country Status (3)

Country Link
US (1) US10665532B2 (zh)
EP (1) EP3385981A1 (zh)
CN (1) CN108695308B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10886201B2 (en) * 2018-02-15 2021-01-05 Epistar Corporation Power device having a substrate with metal layers exposed at surfaces of an insulation layer and manufacturing method thereof
EP4044225B1 (en) * 2021-02-16 2024-06-26 Nexperia B.V. A semiconductor device and a method of manufacturing a semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1906852A (zh) * 2004-01-19 2007-01-31 皇家飞利浦电子股份有限公司 Mos开关电路
US20140217596A1 (en) * 2013-02-05 2014-08-07 Infineon Technologies Austria Ag Power transistor arrangement and method for manufacturing the same
US20150041984A1 (en) * 2013-08-09 2015-02-12 Infineon Technologies Austria Ag Electronic Component and Method
US20150162261A1 (en) * 2013-12-09 2015-06-11 International Rectifier Corporation Power Semiconductor Package with Integrated Heat Spreader and Partially Etched Conductive Carrier

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5107839B2 (ja) * 2008-09-10 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
US8817670B2 (en) 2011-03-30 2014-08-26 Nxp B.V. Full duplex communication circuit and method therefor
US9138019B2 (en) 2012-08-06 2015-09-22 Lion Group, Inc. Protective garment with elastic thermal barrier portions
EP2736171A1 (en) 2012-11-23 2014-05-28 Nxp B.V. Cascoded semiconductor devices
US9515060B2 (en) * 2013-03-20 2016-12-06 Infineon Technologies Austria Ag Multi-chip semiconductor power device
EP2787641B1 (en) 2013-04-05 2018-08-29 Nexperia B.V. Cascoded semiconductor devices
CN105706236B (zh) * 2014-01-27 2019-03-01 三菱电机株式会社 电极端子、电力用半导体装置以及电力用半导体装置的制造方法
US9496207B1 (en) * 2015-06-19 2016-11-15 Semiconductor Components Industries, Llc Cascode semiconductor package and related methods
US10128174B2 (en) * 2015-07-24 2018-11-13 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US20180182730A1 (en) * 2016-12-23 2018-06-28 Infineon Technologies Americas Corp. Common contact semiconductor device package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1906852A (zh) * 2004-01-19 2007-01-31 皇家飞利浦电子股份有限公司 Mos开关电路
US20140217596A1 (en) * 2013-02-05 2014-08-07 Infineon Technologies Austria Ag Power transistor arrangement and method for manufacturing the same
US20150041984A1 (en) * 2013-08-09 2015-02-12 Infineon Technologies Austria Ag Electronic Component and Method
US20150162261A1 (en) * 2013-12-09 2015-06-11 International Rectifier Corporation Power Semiconductor Package with Integrated Heat Spreader and Partially Etched Conductive Carrier

Also Published As

Publication number Publication date
US20180286792A1 (en) 2018-10-04
CN108695308B (zh) 2023-11-03
EP3385981A1 (en) 2018-10-10
US10665532B2 (en) 2020-05-26

Similar Documents

Publication Publication Date Title
US9905541B2 (en) Semiconductor module with bus bar including stacked wiring layers
CN107104057B (zh) 半导体器件
US8461669B2 (en) Integrated power converter package with die stacking
TWI406372B (zh) 具有立體匹配互聯板的緊密封裝半導體晶片
US8618632B2 (en) Semiconductor device and multi-layered wiring substrate
US7821128B2 (en) Power semiconductor device having lines within a housing
CN105932887B (zh) 功率转换器
CN110506331A (zh) 电源模块
US20070132079A1 (en) Power Semiconductor Component With Semiconductor Chip Stack In A Bridge Circuit And Method For Producing The Same
CN105023920B (zh) 包括多个半导体芯片和多个载体的器件
CN107293534A (zh) 电力用半导体模块以及电力变换装置
US11901271B2 (en) High current packages with reduced solder layer count
JP2015061343A (ja) 電力変換装置
US20160365304A1 (en) Semiconductor Package with Embedded Output Inductor
CN108695308A (zh) 电源设备
CN107851636A (zh) 半导体模块
CN105702640A (zh) 具有减小的外形规格和增加的载流能力的功率半导体封装
CN107851634A (zh) 功率半导体模块
CN107492531B (zh) 半导体装置
KR20150127048A (ko) 전력 전계 효과 트랜지스터 및 대응하는 패키지, 시스템 및 제조 방법들
CN104425429A (zh) 具有多层裸片组块的半导体封装
JPWO2014155486A1 (ja) 電力変換装置
JP2013041939A (ja) 半導体モジュール及びそれを搭載したインバータ
CN114520214A (zh) 一种共源共栅晶体管封装结构
KR20170125714A (ko) 브리지 레그 회로 조립체 및 풀-브리지 회로 조립체

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant