CN108682648A - 切割晶圆的方法及半导体芯片 - Google Patents

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Abstract

各种实施例涉及切割晶圆的方法及半导体芯片。一种切割晶圆的方法可以包括：在晶圆中形成多个有源区，每个有源区包括至少一个电子部件，有源区通过一定高度从晶圆的第一表面延伸到晶圆中并且被分离区域分离，分离区域没有金属；在至少一个分离区域中通过从晶圆的第一表面进行等离子体刻蚀而在晶圆中形成至少一个沟槽。该至少一个沟槽比多个有源区更远地延伸到晶圆中。方法可以进一步包括处理在分离区域中的晶圆的剩余部分以将晶圆分离成单独的芯片。

Description

切割晶圆的方法及半导体芯片
本申请是申请日为2015年12月15日、申请号为201510937887.1、发明名称为“切割晶圆的方法及半导体芯片”的中国发明专利申请的分案申请。
技术领域
各种实施例总体上涉及一种切割晶圆的方法和一种半导体芯片。
背景技术
特别是包括小型芯片(例如使用65nm技术(或甚至更小)形成的芯片)的晶圆可以包括具有小的介电常数的层，也就是所谓的低k层。低k层可能相当易碎，例如比二氧化硅或其他通常使用的电介质更易碎。这在锯切晶圆以将其切割成单独的芯片时可能引起问题。单独的芯片可能遭受所谓的破片(在芯片的新形成的边缘处断裂的材料的小芯片)。破片可能会非常严重以至于不得不将芯片丢弃。
为了避免芯片的功能受破片影响，可以扩大在芯片的功能区域之间的可以进行切割的间隔。然而，这可能降低每个晶圆的芯片数并且因此增加制造成本。
备选地，可以使用激光，例如通过激光烧蚀(也被称为激光开槽)将易碎层分离。然而，被烧蚀的材料(可能停留在芯片上)和/或由激光引入到晶圆中(例如到芯片的有源区中)的热量两者可能导致对芯片的损伤，这种芯片不得不被丢弃。这意味着生产工艺的产出可能下降，因此增加制造成本。
发明内容
一种切割晶圆的方法可以包括：在晶圆中形成多个有源区，每个有源区包括至少一个电子部件，有源区通过一定高度从晶圆的第一表面延伸到晶圆中并且被分离区域分离，分离区域没有金属；在至少一个分离区域中，通过从晶圆的第一表面等离子体刻蚀而在晶圆中形成至少一个沟槽。该至少一个沟槽比多个有源区更远地延伸到晶圆中。方法进一步包括处理在分离区域中的晶圆的剩余部分以将晶圆分离成单独的芯片。
附图说明
在附图中，贯穿不同的视图，相同的附图标记一般指代相同的部分。附图不一定是成比例的，重点而是被放在解释本发明的原理上。在以下的描述中，本发明的各种实施例参考着以下附图描述，其中：
图1A到图1F示出根据各种实施例的切割晶圆的方法的各个阶段；
图2A到图2F示出根据各种实施例的切割晶圆的方法的各个阶段；
图3示出根据各种实施例的半导体芯片的示意性横截面图；以及
图4示出根据各种实施例的切割晶圆的方法的示意性工艺流程。
具体实施方式
以下详细的描述参考伴随的附图，附图以解释的方式示出可以在其中实践本发明的具体细节和实施例。
本文使用的词“示例性”意味着“作为示例、实例或解释”。本文描述为“示例性”的任何实施例或设计不一定被解释成比其他实施例或设计优选或有利。
对于形成在侧或表面“之上”的沉积的材料的词“之上”可以在本文中用于意味着沉积的材料可以例如与所指的侧或表面直接接触地直接地形成在所指的侧或表面上。对于形成在侧或表面“之上”的沉积的材料的词“之上”可以在本文中用于意味着沉积的材料可以间接地形成在所指的侧或表面上，其中一个或多个附加的层布置在所指的侧或表面和沉积的材料之间。
本公开的各个方面针对器件而提供，并且本公开的各个方面针对方法而提供。应当理解器件的基本特性对方法也适用并且反之亦然。因此，为了简洁，这种特性的重复描述可能被省略。
在下文中，“有源区”可以指代在半导体晶圆或半导体芯片中的可以包括例如晶体管、二极管等的至少一个电子部件的区域。例如它可以包括集成电路。
在下文中，“分离区域”可以指代在晶圆中的两个相邻的有源区之间的区域(和/或指代有源区和晶圆的边缘之间的区域)。
在各种实施例中，为了将晶圆分割(singulate)(也被称为切割)成单独的芯片，可以并入新的工艺以改善用于窄分离区域的切割结果(通常，可以在分离区域中执行将晶圆分离成单独的芯片)，并且以同时降低制造成本。更窄的分离区域可以允许在晶圆上布置更多的芯片。
此外，切割可以包括刻蚀工艺，并且可以调整可以执行的刻蚀深度使得通过将由激光切割工艺引入的热量引向例如芯片的更深区域而远离有源区，可以避免对可能对热量敏感的芯片的有源区的热量冲击。
在各种实施例中，在晶圆切割工艺中，可以结合等离子体刻蚀工艺和第二切割工艺。可以在多个分离区域中执行等离子体刻蚀，该多个分离区域可以布置在多个芯片的有源区之间，多个芯片的有源区从晶圆的表面延伸到晶圆中，使得通过等离子体刻蚀工艺形成的沟槽可以从晶圆的表面比有源区更远地延伸到晶圆中。第二切割工艺可以用于在分离区域中剩余的材料中形成分离，因此完成对多个芯片的分离。
图1A到图1F示出根据各种实施例的切割晶圆的方法的各个阶段。
如在图1A中所示，在各种实施例中，晶圆102可以在晶圆的第一侧上具有第一表面1021以及在晶圆的第二侧上具有与第一表面1021相对的第二表面1022。晶圆102可以是半导体晶圆，例如硅晶圆、锗晶圆、硅锗晶圆、氮化镓晶圆等。换句话说，晶圆可以包括半导体材料，例如硅、锗、氮化镓等。晶圆可以具有厚度102T。
在各种实施例中，晶圆102可以包括具有低介电常数的材料，这种材料也被称为低k材料104或低k电介质104。低k材料104可以在晶圆102的第一侧上形成。它可以至少部分地(例如在图1A中所示，完全地)形成晶圆102的第一表面1021。在各种实施例中，低k材料104可以被形成为一层或多层，或一层的部分或多层的部分。例如，低k材料104可以被形成为一个结构化层或多个结构化层。低k材料104可能是相当易碎的。
在各种实施例中，切割晶圆102的方法可以包括在晶圆102中形成多个有源区110。多个有源区110中的每个有源区110可以以一定高度从晶圆102的第一表面2021延伸到晶圆102中。多个有源区110的每个有源区110的高度也可以被称为其厚度110T。在各种实施例中，厚度110T可以小于晶圆102的厚度102T。例如，厚度110T可以小于晶圆102的厚度102T的大约95％、例如小于厚度102T的大约80％、例如小于厚度102T的大约50％、例如小于厚度102T的大约10％。
在各种实施例中，在多个有源区110的水平之下的晶圆102的一部分可以被称为晶圆102的衬底部分。在各种实施例中，在多个有源区110的水平之下的晶圆102可以具有厚度102TS，即晶圆102的衬底部分可以具有厚度102TS。换句话说，晶圆102的厚度102T可以是多个有源区110的厚度110T和晶圆102的衬底部分的厚度102TS之和。
在下文中，除非不同地指明，“每个有源区110”和/或“有源区110”可以指示多个有源区中的每个有源区110/有源区110，并且“多个有源区110”可以指示多个有源区110。
在各种实施例中，每个有源区110可以包括与晶圆102的半导体材料不同的至少一种材料。例如，每个有源区110可以包括例如用于提供再分配层的例如铜、铝、铜-锡、钛等金属或金属合金、过孔和/或导电接触。每个有源区可以例如包括至少一个金属化层，例如包括多个金属化层。与晶圆102的第二表面1022最接近的金属化层可以被称为最低的金属化层或被称为底部金属化层。
在各种实施例中，例如，每个有源区110可以包括例如用于将导电结构彼此电绝缘的电介质，例如二氧化硅、氮化硅、具有低介电常数(相对于例如纯的体氧化硅)的材料，例如低k材料104，例如氟掺杂的氧化硅、多孔二氧化硅、有机聚合电介质等。
在各种实施例中，在有源区110的形成期间，可以形成多个分离区域112。多个有源区110可以被多个分离区域112的分离区域112分离。换句话说，可以在晶圆102中形成多个有源区110，使得多个有源区110中的彼此相邻的所有有源区110被多个分离区域112中的分离区域112分离。此外，可以在晶圆102中形成多个有源区110，使得多个分离区域112中的分离区域112可以被布置在与晶圆102的边缘(例如圆周边缘)相邻的有源区110和晶圆102的边缘之间。换句话说，多个分离区域112可以被布置在多个有源区110之间并且围绕多个有源区110。
在切割晶圆的方法的各种实施例中，可以在晶圆102中形成多个有源区110，使得多个分离区域112可以没有金属，例如没有金属层(或金属合金层)或没有金属层的一部分(或金属合金层的一部分)。换句话说，多个分离区域112可以不包含金属或金属合金。换句话说，晶圆102的布局可以制作成使得多个分离区域112被形成为无金属。在各种实施例中，多个分离区域112中没有一个可以包含金属或金属合金。
在各种实施例中，多个分离区域112可以进一步没有低k电介质104。
在各种实施例中，多个分离区域112可以只包括半导体晶圆的半导体材料。在各种实施例中，多个分离区域112可以包括半导体晶圆的半导体材料以及常规的(如与低k相对的)电介质材料，例如二氧化硅和/或氮化硅。
在各种实施例中，切割晶圆的方法可以包括在晶圆102的第一表面1021之上形成掩膜106，例如结构化的掩膜106。掩膜106可以是如在等离子体刻蚀工艺中普遍地使用的掩膜，例如光刻掩膜。例如，掩膜可以包括光致抗蚀剂或基本上由光致抗蚀剂组成。可以例如使用光刻工艺将掩膜106结构化。在各种实施例中，掩膜106可以是例如包括二氧化硅和/或氮化硅的硬掩膜。
在各种实施例中，可以形成(例如结构化)掩膜106使得在晶圆102的第一表面1021处的多个分离区域112的至少一部分可以没有掩膜106。换句话说，掩膜106可以包括至少一个开口108，例如沟槽，其中至少一个开口108可以布置在多个分离区域112之上。
如在图1B中所示，在各种实施例中，切割晶圆的方法可以包括在晶圆102中形成至少一个沟槽114。可以从晶圆102的第一表面1021通过在至少一个分离区域112中进行等离子体刻蚀形成至少一个沟槽114。等离子体刻蚀工艺可以用于在晶圆102中形成至少一个沟槽114，等离子体刻蚀工艺例如是各向异性的刻蚀工艺，例如深反应离子刻蚀、例如博世(Bosch)刻蚀工艺。在各种实施例中，由于至少一个分离区域112可以没有金属，所以可以省略适用于刻蚀金属的刻蚀工艺。换句话说，适于刻蚀晶圆102的半导体材料的单个等离子体刻蚀工艺(例如各向异性刻蚀)可以用于形成至少一个沟槽114。
在各种实施例中，至少一个沟槽114可以具有宽度114W，宽度114W在从大约10μm到大约70μm的范围中，例如在从大约15μm到大约30μm的范围中。
在各种实施例中，至少一个沟槽114可以完全地形成在至少一个分离区域112内。换句话说，至少一个沟槽114的侧壁可以不形成在多个有源区110处或在多个有源区110中。因此，至少一个沟槽114的侧壁可以没有金属(在这里未标注，但是参见图3，其中半导体芯片230的上表面230SU可以与在半导体芯片230的切割工艺中形成的至少一个沟槽114的侧壁对应)。
在各种实施例中，至少一个沟槽114可以比多个有源区110更远地延伸到晶圆102中。例如，在垂直方向上，至少一个沟槽114可以被布置在晶圆102的第二表面1022和多个有源区110的最低的金属化层之间的水平处。换句话说，沟槽114的深度114D可以大于多个有源区110的厚度110T。再换句话说，沟槽114可以延伸到晶圆102的衬底部分中。再换句话说，差值ΔDT＝114D–110T可以大于0。
在各种实施例中，该单个等离子体刻蚀工艺可能足以形成具有大于多个有源区110的厚度的深度114D的至少一个沟槽114。
在各种实施例中，沟槽114的深度114D可以小于晶圆102的厚度102T。换句话说，在沟槽114的刻蚀之后，可以剩余分离区域112的在沟槽114的底部的水平下方的部分。这在例如图1B中由虚线矩形指示。分离区域112的这部分可以被称为剩余部分112R或者被称为底部部分112R。
在各种实施例中，沟槽114的深度114D可以基本上大于多个有源区110的厚度110T。沟槽114的深度114D可以例如比厚度110T大大约1μm、例如大约5μm。这可能例如是这种情况，如果在用于完成晶圆102的切割的晶圆102的后续处理中，热量例如在晶圆102的激光处理中被引入到晶圆102中。在各种实施例中，可以根据引入到晶圆102中的热量的量来调整差值ΔDT，热量的量例如取决于激光输出功率、激光的波长等。引入到晶圆102中的热量的量越高，可以选择用于形成沟槽114的差值ΔDT越大。以示例的方式，当使用红外激光用于进一步切割工艺时，差值ΔDT可以比在使用蓝色激光的情况下更大。
在各种实施例中，没有后面激光处理的沟槽114的深度114D可以基本上大于多个有源区110的厚度110T。
在各种实施例中，沟槽114的深度114D可以略微地大于多个有源区110的厚度110T。沟槽114的深度114D可以例如比厚度110T大少于大约1μm、例如少于大约500nm。这可能例如是这种情况，如果在用于完成晶圆102的切割的晶圆102的后续处理中，可以使用机械工艺，例如锯切。然而，即便执行激光处理用于切割晶圆102，沟槽114的深度114D也可以略微地大于多个有源区110的厚度110T。
在各种实施例中，通过使至少一个沟槽114延伸到晶圆102的衬底区域中，可以避免例如由过热对一个或多个有源区110造成的损伤，因为多个分离区域112的、在形成至少一个沟槽114之后可能剩余并且可能需要通过例如激光处理(例如激光烧蚀或激光隐形切割)分离的部分可以足够远离多个有源区110，以导致多个有源区110处温度不能上升到损伤水平。换句话说，至少一个沟槽114可以形成得足够深，具有足够大的差值ΔDT，以确保在多个有源区110处的温度保持在损伤水平以下。
在各种实施例中，通过使至少一个沟槽114延伸到晶圆102的衬底区域中，可以避免例如通过引起裂纹以延伸到一个或多个有源区110中而对一个或多个有源区110造成的损伤，因为多个分离区域112的在形成至少一个沟槽114之后可能剩余并且可能需要通过例如锯切或者作为激光隐形切割的一部分的破裂而分离的部分可以足够远离多个有源区110和/或可以足够宽，使得例如可以在多个分离区域112的剩余部分中开始的裂纹(例如故意地作为隐形切割的一部分和/或意外地)可以向沟槽114传播并且在那里结束，而不是传播到多个有源区110中的一个或多个中。
在各种实施例中，在刻蚀之后，可以去除掩膜106，例如可以剥离光致抗蚀剂。
在各种实施例中，如在图1C到图1F所示，剩余部分112R可以被处理，例如被加工，以将晶圆102分离成单独的芯片(例如在图3中所示的芯片230)。将晶圆102分离成单独芯片也可以被称为晶圆102的切割。
如在图1C中所示，在各种实施例中，切割晶圆的方法可以进一步包括将层116附接到晶圆102的第一表面1021，例如将层116固定到晶圆102的第一表面1021。层116可以例如是研磨带。可以安装晶圆102以从晶圆102的第二表面1022开始研磨。作为层116，可以使用通常的研磨层，例如通常的研磨带，例如柔软、粘性、UV或热可释放的PET膜。
在各种实施例中，切割晶圆的方法可以进一步包括研磨晶圆102。可以从晶圆102的第二表面1022开始研磨晶圆102。在研磨之后，如在图1D中所示，晶圆102的厚度102T可以降至减小的厚度102TR。晶圆102的减小的厚度102TR可以大于沟槽114D的深度。换句话说，研磨可以不完全去除剩余部分112R。
在各种实施例中，切割晶圆的方法可以进一步包括将晶圆102安装(例如，重新安装)到切割层220上，例如切割带220上。切割层220可以附接到晶圆102的第一表面1021。因此，晶圆102的第二表面1022可以对例如激光处理的处理是可达到的。备选地，在一些情况下，切割层220可以附接到晶圆102的第二表面1022，这些情况例如是可能可以从晶圆102的第一侧处理剩余部分112R，例如如果沟槽114的深宽比(例如沟槽114的深度114D与该沟槽的宽度114W的比值)足够小使得可以从晶圆102的第一侧加工剩余部分112R，或者这些情况例如是尽管存在切割层220，还是可能可以从晶圆102的第二侧开始处理剩余部分112R，例如如果切割层220对由激光器发射的光基本上透明。
作为切割层220，可以使用例如切割带220、通常的切割层220、例如通常的切割带、例如适于激光(例如隐形)切割的通常的切割带。切割层220例如可以被配置成承受可能在通过激光的切割工艺中被引入到切割层220中的大量的热量，和/或切割层220可以例如是多孔的和/或提供用于排水/承受水的强粘附性，水可以在激光切割工艺期间为冷却的目的被提供，和/或切割层220可以例如对激光波长透明。
在各种实施例中，如在图1E中所示，处理(例如加工)晶圆102的剩余部分102B可以包括激光隐形切割。激光隐形切割可以包括利用激光来辐照剩余部分112R使得可以形成具有修改结构(例如修改的晶体结构)的区域224。具有修改结构的区域224可以形成缺陷区域。以示例的方式，利用激光的辐照可以将单晶半导体材料改变成多晶半导体材料。然而，晶圆102的半导体材料可以没有或至少没有显著地被利用激光的辐照去除。具有修改结构的区域224可以比晶圆102的可能未经激光加工的部分更易碎。在各种实施例中，可以执行常规的激光隐形切割工艺。
在各种实施例中，区域224可以具有从大于5μm到大约30μm范围的宽度，例如大约10μm。
在各种实施例中，沟槽114的宽度114W可以大于区域224的宽度。因此，可以确保如下文中所述将要在区域224中引起的断裂228(参见图2F)的一端可以位于沟槽114的底部。
在各种实施例中，用于激光隐形切割的激光可以是红外激光。激光的波长可以例如是大于大约750nm。激光可以例如是具有1064nm波长的Nd:YAG激光，例如脉冲Nd:YAG激光。在各种实施例中，具有不同波长和/或具有其他不同特性的激光可以用于激光隐形切割。
因此，如在图1F中所示，通过在包括具有修改结构的区域224的晶圆102上施加扩张横向力，晶圆102可以在具有修改结构的224处断裂。以示例的方式，断裂228(也被称为裂纹228或分离228)可以形成在具有修改结构的区域224中，从晶圆102的第二表面1022向沟槽114延伸。
为了在晶圆102上施加扩张横向力，晶圆102可以附接到扩张层226，例如固定在扩张层226上，例如固定在扩张带226上。作为扩张层226，可以使用通常的扩张层，例如通常的扩张带，例如可扩张的合成树脂膜。在各种实施例中，切割层220可以是可扩张的，使得不需要专门的扩张层226。
通过在相反的横向方向上(例如在两对相反的横向方向上或在径向方向上)拉伸扩张层226的一个或多个边缘，可以在晶圆102上施加扩张横向力。晶圆102可能在具有修改结构的一个或多个区域224处破裂。晶圆102可以形成分离228。因此，可以形成多个单独的半导体芯片230。
在各种实施例中，如在图2F中所示，可以将扩张层226施加到晶圆102的第二表面1022。备选地，可以将扩张层226施加到晶圆102的第一表面1021。
在各种实施例中，如上文所描述，切割晶圆的方法可以包括将晶圆102附接到临时支撑结构116、220、226。在各种实施例中，临时支撑结构116、220、226可以包括或基本上由以下层组成：研磨层116、切割层220和/或扩张层226。在各种实施例中，在处理晶圆102的同时，只有一个临时支撑结构116、220、226可以附接到晶圆102。取决于针对将晶圆附接到(例如固定到)临时支撑结构116、220、226可能执行的工艺，临时支撑结构116、220、226可以附接到晶圆102的第一表面1021或附接到晶圆102的第二表面1022。
图2A到图2F示出根据各种实施例的切割晶圆102的方法的各个阶段。
在各种实施例中，在图2A到图2D中示出的工艺可以分别与在图1A到图1D中示出的工艺相同。
在图2A到图2F中示出的工艺可以不同于图1A到图1F中示出的工艺，主要在于，如在图2E中所示，加工晶圆102的剩余部分112R可以不包括激光隐形切割。
在各种实施例中，加工晶圆102的剩余部分112R可以包括激光烧蚀。换句话说，激光可以用于从晶圆102的分离区域112中部分地去除半导体材料。
在各种实施例中，用于激光烧蚀的激光可以与上文描述的用于激光隐形切割的激光相似或相同。然而，激光可以被配置成部分地去除半导体材料。在各种实施例中，与激光隐形切割相比，该激光的一个或多个参数和/或其操作可以被修改，使得引入到晶圆102的分离区域112的加工部分中的能量可以足以烧蚀半导体材料。以示例的方式，可以针对半导体材料的烧蚀调整激光能量、脉冲持续时间、脉冲频率和/或扫描速率等。
在各种实施例中，使用激光烧蚀，分离228可以形成在晶圆102中，例如在晶圆102的分离区域112中，例如在分离区域112的剩余部分112R中。
在各种实施例中，通过激光烧蚀形成的分离228可以具有在从大约5μm到大约20μm的范围内的宽度，例如大约10μm。
在各种实施例中，加工晶圆102的剩余部分112R可以包括锯切。使用锯切，分离228可以形成在晶圆102中，例如在晶圆102的分离区域112中，例如在分离区域112的剩余部分112R中。
在各种实施例中，可以例如使用薄锯切刀片执行锯切，例如具有在从大约10μm到大约50μm范围内的厚度的锯切刀片。因此，通过锯切形成的分离228可以具有在从大约10μm到大约50μm范围内的厚度。
在各种实施例中，可以使用其他工艺用于在分离区域112的剩余部分112R中形成分离228。
在各种实施例中，沟槽114的宽度114W可以大于分离228，分离228可以与通过加工晶圆102的剩余部分112R形成的单独的芯片230之间的分离相对应。
在各种实施例中，通过激光烧蚀、锯切等可以形成分离228。因此，晶圆102可以被分离(切割)成单独的芯片230。如与在图1A到图1F中所示相反的，在图2E中所示的工艺之后，即在通过激光烧蚀、锯切等形成分离228之后，分离的单独的芯片230可以已经存在。
在各种实施例中，如在图2F中所示，如结合着图1F描述的使用扩张层226和扩张工艺的可选的扩张可以用于增加分离228的宽度。
图3示出根据各种实施例的半导体芯片230的示意性横截面图。
在各种实施例中，半导体芯片230可以包括具有至少一个有源区110的第一表面1021C、与第一表面1021C相对的第二表面1022C和连接第一表面1021C和第二表面1022C的至少一个侧表面230SU、230SL。半导体芯片230可以例如具有近似立方体形状，并且至少一个侧表面230SU、230SL可以是连接第一表面1021C和第二表面1022C的四个侧表面230SU、230SL。
在各种实施例中，半导体芯片230的第一表面1021C可以是上文描述的晶圆102的第一表面1021的一部分，并且半导体芯片230的第二表面1022C可以是上文描述的晶圆102的第二表面1022的一部分。
在各种实施例中，与第一表面1021C形成公共边缘的至少一个侧表面230SU、230SL的第一部分230SU可以通过等离子体刻蚀形成。
至少一个侧表面230SU、230SL的第一部分230SU，也被称为至少一个侧表面230SU、230SL的上部230SU，可以例如被形成为上文描述的至少一个沟槽114的一部分，例如侧壁。
在各种实施例中，针对通过等离子体刻蚀的形成，至少一个侧表面230SU、230SL的第一部分230SU的形状可以是特征性的。至少一个侧表面230SU、230SL的第一部分230SU可以例如具有起伏的壁形状，也可以被描述成梳状的壁形状或波浪形状，该形状可能起源于在例如深反应离子刻蚀的等离子体刻蚀的执行期间的刻蚀和钝化的交替。可以例如如上文描述地执行等离子体刻蚀。
如上文所描述，至少一个侧表面230SU、230SL的第一部分230SU可以具有大于有源区110的厚度110T的高度114D(可以与上文描述的沟槽114的深度相同)。
在各种实施例中，与第二表面1022C形成公共边缘的至少一个侧表面230SU、230SL的第二部分230SL可以通过激光加工和/或机械切割形成。
至少一个侧表面230SU、230SL的第二部分230SL，也被称为至少一个侧表面230SU、230SL的下侧表面230SL，可以如前文描述地通过针对在分离区域114中的晶圆102的剩余部分114R的进一步处理以将晶圆分离成单独的芯片230而执行的工艺形成。第二部分230SL可以例如通过激光隐形切割(即激光辐照接着机械分离)、通过激光烧蚀、通过锯切或通过其他(例如机械)合适的分离方法来形成。
在各种实施例中，针对通过用于在分离区域112中的晶圆102的剩余部分112R的进一步处理以将晶圆分离成单独的芯片230的工艺的形成，至少一个侧表面230SU、230SL的第二部分230SL的形状可以是特征性的。例如，至少一个侧表面230SU、230SL的第二部分230SL的形状可以针对通过激光隐形切割的形成是特征性的，例如非常平滑的表面，或者针对激光烧蚀是特征性的，例如可能示出一些熔化的指示的非常平滑的表面，或者通过锯切形成的特征性的适度粗糙的表面。
在各种实施例中，如上文所描述，至少一个沟槽114可以完全形成在分离区域112内。因此，至少一个侧表面230SU、230SL可以没有金属。
图4示出根据各种实施例的切割晶圆的方法的示意性工艺流程600。
在各种实施例中，方法可以包括在晶圆中形成多个有源区，每个有源区包括至少一个电子部件，有源区通过一定高度从晶圆的第一表面延伸到晶圆中并且被分离区域分离，分离区域没有金属(在610中)。
在各种实施例中，方法可以进一步包括在至少一个分离区域中通过从晶圆的第一表面进行等离子体刻蚀而在晶圆中形成至少一个沟槽，其中该至少一个沟槽比多个有源区更远地延伸到晶圆中(在620中)。
在各种实施例中，方法可以进一步包括处理在分离区域中的晶圆的剩余部分以将晶圆分离成单独的芯片(在630中)。
在各种实施例中，提供了一种切割晶圆的方法。方法可以包括：在晶圆中形成多个有源区，每个有源区包括至少一个电子部件，有源区通过一定高度从晶圆的第一表面延伸到晶圆中并且被分离区域分离，分离区域没有金属；在至少一个分离区域中通过从晶圆的第一表面进行等离子体刻蚀而在晶圆中形成至少一个沟槽，其中该至少一个沟槽比多个有源区更远地延伸到晶圆中；以及处理在分离区域中的晶圆的剩余部分以将晶圆分离成单独的芯片。
在各种实施例中，加工晶圆的剩余部分可以包括激光烧蚀或激光隐形切割中的至少一种。用于激光烧蚀或激光隐形切割的激光的波长可以大于大约750nm。在各种实施例中，加工晶圆的剩余部分可以包括锯切。在各种实施例中，方法可以进一步包括在加工晶圆的剩余部分之前，将晶圆的第一表面固定到临时支撑结构。
在各种实施例中，方法可以进一步包括在加工晶圆的剩余部分之前，将与第一表面相对的晶圆的第二表面固定到临时支撑结构。在各种实施例中，可以从晶圆的第一侧执行加工晶圆的剩余部分，其中晶圆的第一表面可以位于晶圆的第一侧上。可以从与晶圆的第一侧相对的晶圆的第二侧执行加工晶圆的剩余部分。沟槽的宽度可以大于通过加工晶圆的剩余部分形成的单独芯片之间的分离。
在各种实施例中，提供了一种半导体芯片。半导体芯片可以包括具有至少一个有源区的第一表面、与第一表面相对的第二表面和连接第一表面和第二表面的至少一个侧表面。与第一表面形成公共边缘的至少一个侧表面的第一部分可以通过等离子体刻蚀形成。与第二表面形成公共边缘的至少一个侧表面的第二部分可以通过激光加工和/或机械切割形成。至少一个侧表面可以没有金属。
尽管已经参考着特定的实施例特别地示出和描述本发明，但是本领域技术人员应当理解在不脱离如通过所附的权利要求限定的本发明的范围和精神的情况下，可以在形式和细节上对本发明做出各种改变。因此本发明的范围由所附的权利要求指示并且因此旨在包括进入到权利要求的含义和等价物的范围内的所有改变。

Claims (20)

1.一种切割晶圆的方法，所述方法包括：
在所述晶圆中形成多个有源区，每个有源区包括至少一个电子部件，所述有源区通过一定高度从所述晶圆的第一表面延伸到所述晶圆中并且被分离区域分离；
在至少一个分离区域中通过从所述晶圆的所述第一表面进行等离子体刻蚀而在所述晶圆中形成至少一个沟槽，其中所述至少一个沟槽比所述多个有源区更远地延伸到所述晶圆中；以及
处理在所述至少一个分离区域中的所述晶圆的剩余部分以将所述晶圆分离成单独的芯片，
其中处理所述晶圆的所述剩余部分包括激光烧蚀、激光隐形切割和锯切中的至少一种。
2.根据权利要求1所述的方法，
其中用于所述激光烧蚀或者所述激光隐形切割的激光的波长大于750nm。
3.根据权利要求1所述的方法，
其中处理所述晶圆的所述剩余部分是从所述晶圆的第一侧被执行，其中所述晶圆的所述第一表面位于所述晶圆的所述第一侧上。
4.根据权利要求1所述的方法，
其中处理所述晶圆的所述剩余部分是在所述晶圆的所述多个有源区下方的预定义距离处被执行。
5.根据权利要求4所述的方法，
其中所述预定义距离基于从激光烧蚀和激光隐形切割中的所述至少一种向所述晶圆的期望的热传递。
6.根据权利要求1所述的方法，
其中处理所述晶圆的所述剩余部分包括修改所述剩余部分的结构以形成至少一个缺陷区域。
7.根据权利要求6所述的方法，
其中所述至少一个缺陷区域比所述至少一个沟槽的宽度窄。
8.根据权利要求6所述的方法，还包括：
施加扩张的横向力以折断所述至少一个缺陷区域，从而将所述晶圆分离为所述单独的芯片。
9.根据权利要求1所述的方法，
其中处理所述晶圆的所述剩余部分包括在所述剩余部分中形成至少一个拆卸区域，从而将所述晶圆分离成所述单独的芯片。
10.根据权利要求9所述的方法，
其中所述至少一个拆卸区域比所述至少一个沟槽的宽度窄。
11.根据权利要求1所述的方法，
其中所述多个有源区被形成在所述晶圆的半导体材料中。
12.根据权利要求11所述的方法，
其中所述分离区域包括所述半导体材料。
13.一种切割晶圆的方法，所述方法包括：
在所述晶圆中形成多个有源区，每个有源区包括至少一个电子部件，所述有源区通过一定高度从所述晶圆的第一表面延伸到所述晶圆中并且被分离区域分离；
在至少一个分离区域中通过从所述晶圆的所述第一表面进行等离子体刻蚀而在所述晶圆中形成至少一个沟槽，其中所述至少一个沟槽比所述多个有源区更远地延伸到所述晶圆中；以及
处理在所述至少一个分离区域中的所述晶圆的剩余部分以将所述晶圆分离成单独的芯片，
其中处理所述晶圆的所述剩余部分是从与所述晶圆的第一侧相对的所述晶圆的第二侧被执行，其中所述晶圆的所述第一表面位于所述晶圆的所述第一侧上。
14.根据权利要求13所述的方法，
其中处理所述晶圆的所述剩余部分是在所述晶圆的所述多个有源区下方的预定义距离处被执行。
15.一种切割晶圆的方法，所述方法包括：
在所述晶圆中形成多个有源区，每个有源区包括至少一个电子部件，所述有源区通过一定高度从所述晶圆的第一表面延伸到所述晶圆中并且被分离区域分离；
在至少一个分离区域中通过从所述晶圆的所述第一表面进行等离子体刻蚀而在所述晶圆中形成至少一个沟槽，其中所述至少一个沟槽比所述多个有源区更远地延伸到所述晶圆中；以及
处理在所述至少一个分离区域中的所述晶圆的剩余部分以将所述晶圆分离成单独的芯片，
其中所述沟槽的宽度大于通过处理所述晶圆的所述剩余部分而形成的在所述单独的芯片之间的分离。
16.根据权利要求15所述的方法，
其中处理所述晶圆的所述剩余部分是在所述晶圆的所述多个有源区下方的预定义距离处被执行。
17.一种切割晶圆的方法，所述方法包括：
在所述晶圆中形成多个有源区，每个有源区包括至少一个电子部件，所述有源区通过一定高度从所述晶圆的第一表面延伸到所述晶圆中并且被分离区域分离；
在至少一个分离区域中通过从所述晶圆的所述第一表面进行等离子体刻蚀而在所述晶圆中形成至少一个沟槽，其中所述至少一个沟槽比所述多个有源区更远地延伸到所述晶圆中；
处理在所述至少一个分离区域中的所述晶圆的剩余部分以将所述晶圆分离成单独的芯片；以及
在处理所述晶圆的所述剩余部分之前，将所述晶圆的所述第一表面固定到临时支撑衬底，或者将所述晶圆的与所述第一表面相对的第二表面固定到临时支撑衬底。
18.根据权利要求17所述的方法，
其中处理所述晶圆的所述剩余部分是在所述晶圆的所述多个有源区下方的预定义距离处被执行。
19.根据权利要求17所述的方法，
其中所述临时支撑结构包括研磨层、切割层和/或扩张层中的至少一项。
20.根据权利要求19所述的方法，
其中所述切割层是多孔的。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109599357A (zh) * 2018-11-26 2019-04-09 合肥彩虹蓝光科技有限公司 一种半导体元件的切割方法及制造方法
CN109920759A (zh) * 2019-02-03 2019-06-21 中国科学院微电子研究所 芯片的切割方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015100783A1 (de) * 2015-01-20 2016-07-21 Infineon Technologies Ag Verfahren zum Zertrennen eines Wafers und Halbleiterchip
CN107685196B (zh) * 2017-07-14 2018-09-14 中国科学院微电子研究所 一种激光加工晶圆的方法及装置
US11289378B2 (en) * 2019-06-13 2022-03-29 Wolfspeed, Inc. Methods for dicing semiconductor wafers and semiconductor devices made by the methods
JP7443097B2 (ja) * 2020-03-09 2024-03-05 キオクシア株式会社 半導体ウェハおよび半導体チップ
US20210296176A1 (en) * 2020-03-23 2021-09-23 Semiconductor Components Industries, Llc Structure and method for electronic die singulation using alignment structures and multi-step singulation
US20220406601A1 (en) * 2021-06-16 2022-12-22 Monolithic Power Systems, Inc. Laser induced semiconductor wafer patterning

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159985A (ja) * 2006-12-26 2008-07-10 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
KR20100131159A (ko) * 2009-06-05 2010-12-15 에스티에스반도체통신 주식회사 플라즈마를 이용한 다이싱 방법
CN102683278A (zh) * 2011-03-08 2012-09-19 上海华虹Nec电子有限公司 芯片和芯片的分离方法
CN103192459A (zh) * 2012-01-10 2013-07-10 三星电子株式会社 晶片切割方法及采用该方法制造发光器件芯片的方法
CN103887156A (zh) * 2012-12-20 2014-06-25 Nxp股份有限公司 高裸芯片强度的半导体晶圆加工方法和系统
CN104009000A (zh) * 2013-02-22 2014-08-27 株式会社迪思科 晶片的加工方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG102639A1 (en) * 2001-10-08 2004-03-26 Micron Technology Inc Apparatus and method for packing circuits
US7550367B2 (en) * 2004-08-17 2009-06-23 Denso Corporation Method for separating semiconductor substrate
JP4451488B2 (ja) * 2006-03-28 2010-04-14 シャープ株式会社 半導体素子の転写方法及び半導体装置の製造方法
US8809120B2 (en) 2011-02-17 2014-08-19 Infineon Technologies Ag Method of dicing a wafer
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8652940B2 (en) * 2012-04-10 2014-02-18 Applied Materials, Inc. Wafer dicing used hybrid multi-step laser scribing process with plasma etch
US8845854B2 (en) 2012-07-13 2014-09-30 Applied Materials, Inc. Laser, plasma etch, and backside grind process for wafer dicing
DE102012215067A1 (de) * 2012-08-24 2014-02-27 Osram Opto Semiconductors Gmbh Herstellung von vereinzelten halbleiterbauelementen
JP6166034B2 (ja) * 2012-11-22 2017-07-19 株式会社ディスコ ウエーハの加工方法
US8980726B2 (en) 2013-01-25 2015-03-17 Applied Materials, Inc. Substrate dicing by laser ablation and plasma etch damage removal for ultra-thin wafers
US20150147850A1 (en) * 2013-11-25 2015-05-28 Infineon Technologies Ag Methods for processing a semiconductor workpiece
US9450147B2 (en) * 2013-12-27 2016-09-20 Apple Inc. LED with internally confined current injection area
DE102015100783A1 (de) * 2015-01-20 2016-07-21 Infineon Technologies Ag Verfahren zum Zertrennen eines Wafers und Halbleiterchip

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159985A (ja) * 2006-12-26 2008-07-10 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
KR20100131159A (ko) * 2009-06-05 2010-12-15 에스티에스반도체통신 주식회사 플라즈마를 이용한 다이싱 방법
CN102683278A (zh) * 2011-03-08 2012-09-19 上海华虹Nec电子有限公司 芯片和芯片的分离方法
CN103192459A (zh) * 2012-01-10 2013-07-10 三星电子株式会社 晶片切割方法及采用该方法制造发光器件芯片的方法
CN103887156A (zh) * 2012-12-20 2014-06-25 Nxp股份有限公司 高裸芯片强度的半导体晶圆加工方法和系统
CN104009000A (zh) * 2013-02-22 2014-08-27 株式会社迪思科 晶片的加工方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109599357A (zh) * 2018-11-26 2019-04-09 合肥彩虹蓝光科技有限公司 一种半导体元件的切割方法及制造方法
CN109599357B (zh) * 2018-11-26 2020-12-18 合肥彩虹蓝光科技有限公司 一种半导体元件的切割方法及制造方法
CN109920759A (zh) * 2019-02-03 2019-06-21 中国科学院微电子研究所 芯片的切割方法
CN109920759B (zh) * 2019-02-03 2021-03-09 中国科学院微电子研究所 芯片的切割方法

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