CN108666365A - 一种带有双栅的变k槽型ldmos - Google Patents
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Abstract
本发明涉及的带有双栅的变K槽型LDMOS属于功率半导体器件技术领域。本发明相对于传统结构具有以下三个特点：（1）在N型漂移区引入双介质槽以折叠漂移区，提高器件的耐压。（2）利用双RESURF技术在双槽之间引入的垂直P柱可以将等势线延伸至漂移区底部从而充分利用器件漂移区，调制器件体内电场可进一步提升器件的击穿电压还可大幅提高漂移区浓度降低比导通电阻。（3）当器件开启时双栅会给电流提供双导通沟道，从而降低器件的比导通电阻。本发明的有益效果为，具有比导通电阻低、耐压高和版图面积小的优点，尤其适用于超低比导通电阻的横向高压半导体功率器件。
Description
技术领域
本发明属于功率半导体技术领域，涉及一种带有双栅的变K槽 LDMOS (LaterDouble Metal Oxide Semiconductor)。
背景技术
带有介质埋层的SOI LDMOS器件因为它优异的隔离性以及对闩锁效应强大的免疫性，在功率IC方面具有很大的应用市场。为了实现平面LDMOS器件更好的击穿特性RESURF技术得到了广泛的应用。更好的器件性能使LDMOS器件在集成电路中占据更为重要的位置，LDMOS器件存在占地面积大的问题RESURF技术虽然对提高器件耐压具有不错的效果但对缩减器件面积方面毫无作用。槽型技术的提出在减小器件面积上有着优异的成效，能够在减小单元间距的同时降低比导通电阻且还不用牺牲器件耐压。
我们通过改变介质的介电系数（VK）结合槽型结构来改善介质槽自身对器件性能的限制。其中需要注意的是介质材料自身承受耐压的能力与介质的介电系数成反比，其辅助耗尽漂移区的能力与介电系数成正比。所以在使用变K技术时往往需要在耐压与比导之间有所取舍。利用在结构中将槽型技术，双栅结构以及高浓度掺杂P条融合在一起，有效的在提高耐压的基础上，减小版图面积进而降低比导通电阻。
发明内容
本发明申请的目的在于通过在器件漂移区中引入变K介质槽进而折叠漂移区，提高器件的击穿电压，降低器件的比导通电阻。利用双RESURF技术在双槽之间引入的垂直P柱可以将等势线延伸至漂移区底部从而充分利用器件漂移区，削弱漂移区中纵向电场的叠加，引入横向电场，调制器件体内电场可进一步提升器件的击穿电压还可大幅提高漂移区浓度降低比导通电阻。缓解器件的“硅极限”问题，提高器件的击穿电压。当器件开启时双栅结构会给电流提供双导通沟道，从而降低器件的比导通电阻。三者共同作用，进一步扩展了低比导高压功率器件的应用范围。
为解决上述问题，本发明实施例提供了如下技术方案：
一种带有双栅的变K槽型LDMOS，其元胞结构包括P型衬底11、SiO2埋氧层21、N型漂移区31，其特征在于：所述N型漂移区31包括第一低K介质槽41、第二低K介质槽42，第一SiO2介质槽61、第二SiO2介质槽62、高浓度掺杂P条14、P阱区13。
所述P阱区13包括P型重掺杂区12和第一N型重掺杂区33与第二N型重掺杂区34，其上端是源端电极53，其左端是第一栅低K薄层43和第一栅电极52，其右端是第二栅低K薄层44和第二栅电极54。第一栅电极52与第一低K介质槽41连接。第二栅电极54与第二低K介质槽42连接。第一低K介质槽41下端与第一SiO2介质槽61连接。第二低K介质槽42下端与第二SiO2变K介质槽62连接。
所述第一栅电极52和源端电极53通过介质层24隔离，第二栅电极54和源端电极53通过介质层25隔离。
所述第一低K介质槽41左侧与第三N型重掺杂32相连，第二低K介质槽42与第四N型重掺杂35相连。
所述第三N型重掺杂区32上端设置有第一漏电极51，第四N型重掺杂区35上端设置有第二漏电极55。第一漏电极51和第一栅电极52之间通过介质层22隔离，第二漏电极55和第二栅电极54之间通过介质层23隔离。
所述P阱区13下端与高浓度P型掺杂条14连接。
所述SiO2埋氧层21和N型漂移区31与P型衬底11连接。
与现有技术相比，上述技术方案具有以下优点：
本发明提供的一种带有双栅的变K槽型LDMOS，在漂移区31内引入了第一低K介质槽41、第二低K介质槽42与第一SiO2介质槽61、第二SiO2介质槽62，其双槽的漂移区中间引入了P型掺杂条14，并在第一低K介质槽的右上方与第二低K介质槽的左上方引入栅极，构成双槽双导电沟道。本发明与传统技术相比，即在器件的漂移区中加入双低K介质槽利用ENDIF（Enhanced Dielectric Layer Field）技术，增强漂移区电场，提高器件耐压，加入SiO2介质槽提高耐压的同时避免降低漂移区的浓度而使器件的比导通电阻增大过多。在漂移区中引入高浓度P型条可以辅助耗尽漂移区，利用双RESURF技术引入横向电场，缓解纵向电场的叠加，进一步增加器件的击穿电压。双栅结构在开态时积累电子，提供两条电流通道，降低器件的比导通电阻。实现耐压和比导的折中，获得更高的功率优值FOM。
附图说明
图1 是本发明的带有双栅的变K槽型LDMOS结构剖面图；
图2 是本发明的深槽栅结构的双栅变K槽型LDMOS的结构图；
图3 是本发明的带有双栅的变K槽型LDMOS结构图，将两段槽设置成三段槽型结构，即在双槽下端区域变成高K槽45和46；
图4 是本发明的带有双栅的变K槽型LDMOS结构图，漂移区中的P型掺杂条14设置为延生在整个漂移区31中；
图5 是本发明的带有双栅的变K槽型LDMOS结构图，埋氧层21设置为中间开口，双边埋氧；
图6 是本发明的带有双栅的变K槽型LDMOS结构图，将N型重掺杂32和35延伸到变K槽底部；
图7 是本发明的带有双栅的变K槽型LDMOS应用到体硅器件中，其衬底材料P型体硅；
图8 是本发明的带有双栅的变K槽型LDMOS应用到PLMOS器件中，将N型漂移区31变成P型漂移区14，将P型掺杂条14换成N型掺杂条31；
具体实施方式
下面结合附图，详细描述本发明的技术方案 ：
实施例一：本实施例提供了一种带有双栅的变K槽型LDMOS，如图2所示，其元胞结构包括P型衬底11、埋氧层21、N型漂移区31，低K介质槽41、低K介质槽42，第一SiO2介质槽61、第二SiO2介质槽62、P型掺杂条14、P阱区13、栅氧化层43、栅电极52、栅氧化层44、栅电极54、源端电极53，漏端电极51、漏端电极55、N型重掺杂区32、N型重掺杂区33、N型重掺杂区34、N型重掺杂区35、P型重掺杂区12、钝化层22、钝化层23。钝化层起到隔离金属电极和保护器件的作用。所述N型漂移区31设置有变K介质槽，双变K介质槽中间设置高浓度P型条14。并且在双介质槽上端设置了双栅结构52、54。
本例的工作原理为：
器件在开态时，N型漂移区31中P型掺杂条14可以提供多数载流子（空穴）来辅助耗尽漂移区增加耐压，双栅结构的设计可以为电流提供两条导通的沟道，增大开态电流，降低器件的导通电阻。在关态时，器件耐压主要由变K介质槽承担以及加入的P型掺杂条辅助耗尽N型漂移区，缓解漂移区中纵向电场的叠加，将垂直电场部分转向横向电场，优化体内电场，提高器件的击穿电压。该发明与现有的常规LDMOS结构有三个不同之处在于本实施例中漂移区中加入的P型条14可以优化体内电场，辅助耗尽漂移区，提高了击穿电压；变K介质槽41、42、61、62结构既可以提供高压器件介质场增强(Enhanced Dielectric layer Field，ENDIF)技术来提高击穿电压也可以辅助耗尽漂移区，提高耐压的同时降低器件的比导通电阻，工艺上也节约了集成空间；双栅52、54的引入则主要是增加了一条电流通路，增大开态电流，降低器件的比导通电阻。
本发明的有益效果为：相对于常规双槽型LDMOS功率器件，本发明在维持高耐压的情况下具有更低的正向导通压降。
实施例二：
如图2所示，本例与实施例1的区别在于，本例是将槽栅的深度靠近低K槽内部。当器件的槽栅深度向下加长时漂移区中的电离施主发出的电力线会整体向下延生，导致电力线分布不均匀，使器件耐压得不到提高。本发明的双栅变K槽型LDMOS与图2中深槽栅器件在结构上除了槽栅的深浅不同之外，没有其他的区别。与深槽栅结构相比，本发明槽栅结构有两个方面的优势：改变电力线的方向，使器件漂移区中的等势线分布均匀，提高耐压并降低比导通电阻；工艺上本发明的双栅变K槽型LDMOS更容易实现。
实施例三：
如图3所示，将本发明中的两段槽型结构设置成三段槽型结构，即在双槽下端区域变成高K槽45和46；变K技术其本质就是通过改变材料的介电系数去改善材料本身对器件性能限制，低K材料可以提高器件耐压，高K材料可以辅助耗尽漂移区降低器件的比导通电阻。采用两者的结合为了达到高耐压和低比导通电阻的折中。
实施例四：
本实施例是在本发明的基础上，如图4所示，将漂移区中的P型掺杂条14设置为延生在整个漂移区31中。将P型掺杂条14延生在整个漂移区31中，是为了辅助耗尽漂移区增加漂移区浓度，优化体内电场。另外也可以将P型掺杂条延伸到埋氧层底部。调节掺杂浓度都是尽可能的耗尽漂移区，优化体内电压，提高器件的击穿电压。
实施例五：
如图5所示，为了缓解SOI自热效应，则在埋氧层21中间开口来辅助器件向衬底散热。或者利用高低K介质材料代替SiO2埋氧层，但如果使用低K材料层尽量设置为薄介质层，因为虽然低K由于ENDIF技术支持可以较大程度上提高耐压但其散热效果较差，如果这里运用高K介质材料，由于其介电系数较高，也可以改善器件的散热性能但需要尽量设置较厚的高K介质层。本实施除了提出如图5所示的结构外，还可以提出了阶梯埋氧层结构，即将埋氧层21设置成阶梯状，两层阶梯或者三层阶梯。在关态时，下界面阶梯处可以固定电荷，提高埋氧层耐压，提高器件纵向耐压，并且阶梯处可以引入电场尖峰，提高器件体内电场。
实施例六：
如图6所示，将N型重掺杂32和35延伸到变K槽底部，使得电流的导通路径由漏极到源极缩短到由介质槽的底部到源极，相当于缩短一半电流路径，虽牺牲部分有效耐压层但可较大程度的降低其比导通电阻。
实施例七：
本发明所提供的一种带有双栅的变K槽型LDMOS结构，可以具体的应用于P-LDMOS、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)、SOI及体硅等结构的横向高压器件。如图7所示，本发明提供的一种体硅结构的双栅的变K槽型LDMOS，其中埋氧层21由P型衬底11代替。图8所示，提出一种双栅变K槽型P-LDMOS功率器件。其它具有本实施例提供的体硅结构和横向IGBT器件的器件的原理与本发明类同，其相似之处可相互参见，在此不再赘述。
本发明提供的带有双栅的变K槽型LDMOS，是在N型漂移区31引入双介质槽以折叠漂移区提高器件的耐压。利用双RESURF技术在双槽之间引入的垂直P柱可以将等势线延伸至漂移区底部从而充分利用器件漂移区，调制器件体内电场，增加漂移区浓度辅助耗尽漂移区，提高器件的击穿电压。当器件开启时双栅52和54会给电流提供双导通沟道，从而降低器件的比导通电阻。三者的结合极大地实现耐压和比导的折中。本发明的有益效果为，具有比导通电阻低、耐压高和版图面积小的优点。
本发明说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (9)
1.一种带有双栅的变K槽型LDMOS，其元胞结构包括P型衬底11、SiO2埋氧层21、N型漂移区31，N型漂移区31包括第一低K介质槽41、第二低K介质槽42，第一SiO2介质槽61、第二SiO2介质槽62、高浓度掺杂P条14、P阱区13。
2.根据权利要求1所述P阱区13包括P型重掺杂区12和第一N型重掺杂区33与第二N型重掺杂区34，其上端是源端电极53，其左端是第一栅低K薄层43和第一栅电极52，其右端是第二栅低K薄层44和第二栅电极54。
3.根据权利要求1所述的第一栅电极52与第一低K介质槽41连接，第二栅电极54与第二低K介质槽42连接。
4.根据权利要求1所述第一低K介质槽41下端与第一SiO2介质槽61连接，第二低K介质槽42下端与第二SiO2介质槽62连接，第一栅电极52和源端电极53通过介质层24隔离，第二栅电极54和源端电极53通过介质层25隔离。
5.根据权利要求1所述第一低K介质槽41左侧与第三N型重掺杂32相连，第二低K介质槽42右侧与第四N型重掺杂35相连。
6.根据权利要求1所述的一种带有双栅的变K槽型LDMOS，其特征在于：所述第三N型重掺杂区32上端设置有第一漏电极51，第四N型重掺杂区35上端设置有第二漏电极55。
7.根据权利要求1所述第一漏电极51和第一栅电极52之间通过介质层22隔离，第二漏电极55和第二栅电极54之间通过介质层23隔离。
8.根据权利要求1所述的一种带有双栅的变K槽型LDMOS，其特征在于：所述P阱区1下端与高浓度P型掺杂条14连接。
9.根据权利要求1所述的一种带有双栅的变K槽型LDMOS，其特征在于：所述SiO2埋氧层21和N型漂移区31与P型衬底11连接。
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| CN201810695355.5A Withdrawn CN108666365A (zh) | 2018-06-29 | 2018-06-29 | 一种带有双栅的变k槽型ldmos |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110176500A (zh) * | 2019-06-25 | 2019-08-27 | 无锡沃达科半导体技术有限公司 | 平面结构沟道金氧半场效晶体管及其加工方法 |
| CN114464673A (zh) * | 2022-04-11 | 2022-05-10 | 北京芯可鉴科技有限公司 | 双栅ldmosfet器件、制造方法及芯片 |
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2018
- 2018-06-29 CN CN201810695355.5A patent/CN108666365A/zh not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110176500A (zh) * | 2019-06-25 | 2019-08-27 | 无锡沃达科半导体技术有限公司 | 平面结构沟道金氧半场效晶体管及其加工方法 |
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