CN108630741A - 一种半导体结装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 131
- 239000000463 material Substances 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 239000002019 doping agent Substances 0.000 claims abstract description 13
- 239000012774 insulation material Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 230000004888 barrier function Effects 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 230000000903 blocking effect Effects 0.000 abstract description 5
- 239000002210 silicon-based material Substances 0.000 description 18
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 13
- 229910010271 silicon carbide Inorganic materials 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 7
- 125000004437 phosphorous atom Chemical group 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002305 electric material Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- Ceramic Engineering (AREA)
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Abstract
本发明公开一种半导体结装置，是制造功率MOSFET和肖特基整流器件的基础结构；通过宽禁带第二半导体材与窄禁带第一半导体材形成电荷补偿，降低器件的反向阻断性能对电荷非平衡的敏感度；通过沟槽内背靠背结形成良好反向阻断可靠性。本发明宽禁带第一半导体材料与衬底层相连区域包括设置高浓度掺杂，反向偏压下耗尽层远离不同禁带半导体材料接触区域，降低漏电流。
Description
技术领域
本发明涉及到一种沟槽结构半导体结装置，是制造功率MOSFET和肖特基整流器件的基础结构。
背景技术
功率半导体整流器件被大量使用在电源管理和高频应用上，特别涉及到电荷补偿半导体器件已成为功率器件发展的重要趋势，具有导通电阻低优点，同时也具有制造难度大，器件的电学性能对电荷非平衡敏感的缺点。
发明内容
本发明提供一种半导体结装置，为功率MOSFET和肖特基整流器件基础结构。
一种半导体结装置，衬底层，为窄禁带第一半导体材料构成，为高浓度杂质掺杂；漂移层，为窄禁带第一半导体材料构成，位于衬底层之上；多个沟槽，位于漂移层表面，与衬底层接触，沟槽侧壁设置绝缘材料层；沟槽之间窄禁带第一半导体材料上表面设置PN结；宽禁带第一半导体材料，位于沟槽内下部，底部与衬底层相连；宽禁带第二半导体材料，位于沟槽内上部，与宽禁带第一半导体材料相连形成PN结；宽禁带半导体材料PN结界面位于沟槽中，并且低于窄禁带第一半导体材料上表面PN结界面。宽禁带第一半导体材料与衬底层相连区域设置高浓度掺杂。上述半导体装置还包括沟槽侧壁绝缘材料层具有不同厚度。上述半导体装置窄禁带半导体材料为禁带宽度小于等于1.8eV，宽禁带半导体材料为禁带宽度大于1.8eV。漂移层窄禁带第一半导体材料掺杂浓度高于或低于沟槽内宽禁带第二半导体材料掺杂浓度。
本发明的半导体结装置，通过宽禁带第二半导体材与窄禁带第一半导体材形成电荷补偿，提高器件正向大电流导通能力，降低器件的反向阻断性能对电荷非平衡的敏感度；本发明宽禁带第一半导体材料与衬底层相连区域设置高浓度掺杂，反向偏压下耗尽层远离不同禁带半导体材料接触区域，降低漏电流。
一种半导体结装置，衬底层，为窄禁带第一半导体材料构成，为高浓度杂质掺杂；漂移层，为窄禁带第一半导体材料构成，位于衬底层之上；多个沟槽，位于漂移层表面，与衬底层接触，沟槽侧壁设置绝缘材料层，沟槽之间窄禁带第一半导体材料上表面为肖特基势垒结；第一半导体材料、宽禁带第二半导体材料和宽禁带第一半导体材料，从上至下依次位于沟槽内，沟槽内下部宽禁带第一半导体材料与衬底层相连。沟槽内下部宽禁带第一半导体材料与衬底层相连区域设置高浓度掺杂缓冲层。沟槽内上部第一半导体材料为宽禁带第一半导体材料或N型多晶硅。沟槽内宽禁带第二半导体材料和宽禁带第一半导体材料形成PN结界面位于衬底层或漂移层中。本发明半导体结装置上下表面设置金属层，形成电极金属，其中上表面金属层连接漂移层表面肖特基势垒结和沟槽内上部材料表面。上述半导体装置还包括沟槽侧壁绝缘材料层具有不同厚度。上述半导体装置窄禁带半导体材料为禁带宽度小于等于1.8eV，宽禁带半导体材料为禁带宽度大于1.8eV。沟槽内最上部包括填充导电材料，为N型或P型高掺杂多晶硅，或者为电极金属。漂移层窄禁带第一半导体材料掺杂浓度高于或低于沟槽内宽禁带第二半导体材料掺杂浓度。
本发明的沟槽结构肖特基半导体结装置，通过宽禁带半导体材料形成背靠背结，反向偏压下在窄禁带半导体材料漂移层中形成的峰值电场和电荷补偿，以此降低窄禁带半导体材料漂移层层的导通电阻，降低器件的反向阻断性能对电荷非平衡的敏感度，提高器件反向阻断可靠性；本发明的肖特基半导体结装置通过宽禁带第一半导体材料与衬底层相连区域设置高浓度掺杂缓冲层，在反向偏压下耗尽层远离不同禁带半导体材料接触区域，降低漏电流。
附图说明
图1为本发明的沟槽结构半导体结装置剖面示意图。
图2为本发明的设置多晶硅沟槽结构半导体结装置剖面示意图。
图3为本发明第二种沟槽结构半导体结装置剖面示意图。
图4为本发明第二种设置多晶硅沟槽结构半导体结装置剖面示意图。
图5为本发明的沟槽结构肖特基半导体结装置剖面示意图。
图6为本发明第二种沟槽结构肖特基半导体结装置剖面示意图。
其中，1、衬底层；2、N型半导体硅材料；3、P型半导体硅材料；4、绝缘材料层；5、多晶硅；6、P型碳化硅半导体材料；7、N型碳化硅半导体材料；8、肖特基势垒结；9、N型碳化硅半导体材料缓冲层。
具体实施方式
图1为本发明的一种沟槽结构半导体结装置剖面示意图，下面结合图1详细说明本发明的半导体装置。衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3；N型半导体硅材料2，位于衬底层1之上，为N传导类型的半导体硅材料；沟槽位于漂移层表面，深入衬底层中，沟槽侧壁设置绝缘材料层4，为二氧化硅；沟槽之间漂移层表面为P型半导体硅材料3；沟槽内下部设置N型碳化硅半导体材料，其中掺杂浓度高于N型半导体硅材料的掺杂浓度，与衬底层相连区域设置高浓度掺杂缓冲层，防止反向偏压下耗尽层进入衬底层；P型碳化硅半导体材料6，位于沟槽内上部；碳化硅PN结界面高于衬底层表面。图2实例与图1结构相似，区别特征为在沟槽内上部设置N型或P型高浓度掺杂多晶硅5。
图3为本发明的第二种沟槽结构半导体结装置剖面示意图，下面结合图3详细说明本发明的半导体装置。衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3；N型半导体硅材料2，位于衬底层1之上，为N传导类型的半导体硅材料；沟槽位于漂移层表面，深入衬底层中，沟槽侧壁设置绝缘材料层4，为二氧化硅；沟槽之间漂移层表面为P型半导体硅材料3；沟槽内下部设置N型碳化硅半导体材料，其中掺杂浓度高于N型半导体硅材料的掺杂浓度，与衬底层相连区域设置高浓度掺杂缓冲层，防止反向偏压下耗尽层进入衬底层；P型碳化硅半导体材料6，位于沟槽内上部；碳化硅PN结界面低于衬底层上表面。图4实例与图3结构相似，区别特征为在沟槽内上部设置N型或P型高浓度掺杂多晶硅5。
图5为本发明沟槽结构肖特基半导体结装置剖面示意图，下面结合图5详细说明本发明的半导体装置。衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3；漂移层为N型半导体硅材料2，位于衬底层1之上，为N传导类型的半导体硅材料；沟槽位于漂移层表面，深入衬底层中，沟槽侧壁设置绝缘材料层4，为二氧化硅；沟槽之间漂移层表面为硅半导体材料肖特基势垒结8；沟槽内下部至上部分别设置N型碳化硅半导体材料缓冲层9、N型半导体碳化硅材料7、P型碳化硅半导体材料6和N型高浓度掺杂的多晶硅5；本发明图5示出半导体装置上下表面可以设置金属层，形成电极金属，其中上表面金属层连接漂移层表面肖特基势垒结和沟槽内上部材料。
图6为本发明第二种沟槽结构肖特基半导体结装置剖面示意图，下面结合图6详细说明本发明的半导体装置。衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3；漂移层为N型半导体硅材料2，位于衬底层1之上，为N传导类型的半导体硅材料；沟槽位于漂移层表面，深入衬底层中，沟槽侧壁设置绝缘材料层4，为二氧化硅；沟槽之间漂移层表面为硅半导体材料肖特基势垒结8；沟槽内下部至上部分别设置N型碳化硅半导体材料缓冲层9、N型半导体碳化硅材料7、P型碳化硅半导体材料6、N型半导体碳化硅材料7和N型高浓度掺杂的多晶硅5；本发明图6示出半导体装置上下表面可以设置金属层，形成电极金属，其中上表面金属层连接漂移层表面肖特基势垒结和沟槽内上部材料。
通过上述实例阐述了本发明，同时也可以采用其它实例实现本发明，本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。
Claims (6)
1.一种半导体结装置，其特征在于：包括：
衬底层，为窄禁带第一半导体材料构成，为高浓度杂质掺杂；
漂移层，为窄禁带第一半导体材料构成，位于衬底层之上；
多个沟槽，位于漂移层表面，与衬底层接触，沟槽侧壁设置绝缘材料层；
沟槽之间窄禁带第一半导体材料上表面设置PN结；
宽禁带第一半导体材料，位于沟槽内下部，底部与衬底层相连；
宽禁带第二半导体材料，位于沟槽内上部，与宽禁带第一半导体材料相连形成PN结；
宽禁带半导体材料PN结界面位于沟槽中，并且低于窄禁带第一半导体材料上表面PN结界面。
2.如权利要求1所述的半导体结装置，其特征在于：所述的宽禁带第一半导体材料与衬底层相连区域设置高浓度掺杂缓冲层。
3.一种半导体结装置，其特征在于：包括：
衬底层，为窄禁带第一半导体材料构成，为高浓度杂质掺杂；
漂移层，为窄禁带第一半导体材料构成，位于衬底层之上；
多个沟槽，位于漂移层表面，与衬底层接触，沟槽侧壁设置绝缘材料层，沟槽之间窄禁带第一半导体材料上表面为肖特基势垒结；
第一半导体材料、宽禁带第二半导体材料和宽禁带第一半导体材料，从上至下依次位于沟槽内，沟槽内下部宽禁带第一半导体材料与衬底层相连。
4.如权利要求3所述的半导体结装置，其特征在于：所述的沟槽内下部宽禁带第一半导体材料与衬底层相连区域设置高浓度掺杂缓冲层。
5.如权利要求3所述的半导体结装置，其特征在于：所述的沟槽内上部第一半导体材料为宽禁带第一半导体材料或N型多晶硅。
6.如权利要求3所述的半导体结装置，其特征在于：所述的沟槽内宽禁带第二半导体材料和宽禁带第一半导体材料形成PN结界面位于衬底层或漂移层中。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710162917.5A CN108630741A (zh) | 2017-03-18 | 2017-03-18 | 一种半导体结装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710162917.5A CN108630741A (zh) | 2017-03-18 | 2017-03-18 | 一种半导体结装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108630741A true CN108630741A (zh) | 2018-10-09 |
Family
ID=63687072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710162917.5A Withdrawn CN108630741A (zh) | 2017-03-18 | 2017-03-18 | 一种半导体结装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108630741A (zh) |
-
2017
- 2017-03-18 CN CN201710162917.5A patent/CN108630741A/zh not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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