CN108599908A - 通信系统和半导体设备 - Google Patents

Abstract

本申请涉及通信系统和半导体设备。提供一种通信系统，其能够以短的延迟发送紧急通知而无需等待直到帧的当前发送完成或重新发送帧。通信系统包括用于生成符合以太网标准的帧并将帧发送到设备外部的发送设备以及用于接收帧的接收设备。发送设备以预定的数据间隔将紧急通知数据插入到帧中。接收设备以与发送设备相同的数据间隔从接收到的帧中获取紧急通知数据，并获取剩余数据作为该帧的报头区域和有效载荷区域中的数据(正常数据)。

Description

通信系统和半导体设备

相关申请的交叉引用

于2017年3月7日提交的日本专利申请No.2017-042412的公开内容通过引用整体并入本文，包括说明书、附图和摘要。

技术领域

本发明涉及通信系统和半导体设备。例如，本发明涉及用于利用符合以太网(Ethernet，注册商标)标准的帧发布紧急通知的技术。

背景技术

例如，在日本未审专利申请公开No.2006-67038中描述的技术减少了紧急帧的发送中的延迟。如果在正常帧的发送期间遇到紧急帧，则当前发送的正常帧被中断并丢弃以发送紧急帧。

发明内容

例如，如果在以太网中，在正在发送帧时需要发送紧急通知，则通常需要等待直到帧的当前发送完成。因此，当要发送紧急通知时，会发生显著的延迟。同时，使用日本未审专利申请公开No.2006-67038中描述的技术使得能够以相当短的延迟发送紧急通知。然而，这种技术使得必需重新发送由于紧急帧而被丢弃的正常帧。因此，正常帧可能会在例如增加的延迟的情况下被发送。

鉴于上述情况，设想后面描述的实施例。从以下描述和附图中，其他问题和新颖特征将变得显而易见。

根据本发明的一个方面，提供了一种包括发送设备和接收设备的通信系统。发送设备生成符合以太网标准的帧，并将生成的帧发送到设备的外部。接收设备接收该帧。发送设备以预定的数据间隔将第一数据插入到帧中。接收设备以与发送设备相同的数据间隔从接收到的帧中获取第一数据，并获取剩余数据作为帧的报头区域和有效载荷区域中的数据。

本发明的上述方面使得可以以短的延迟发送紧急通知，而无需等待直到帧的当前发送完成或重新发送帧。

附图说明

图1是示出根据本发明第一实施例的通信系统的主要部分的示例配置的示意图；

图2是示出图1所示的通信系统的示例操作的概要的流程图；

图3是示出图1所示的半导体设备中的发送电路的主要部分的示例配置的电路框图；

图4是示出图3所示的发送电路的示例操作的波形图；

图5是示出图3所示的数据合成处理电路的示例配置的电路框图；

图6是示出图5所示的数据合成处理电路的示例性操作的波形图；

图7是示出图1所示的半导体设备中的接收电路的主要部分的示例配置的电路框图；

图8是示出图7所示的接收电路的示例操作的波形图；

图9是示出图7所示的数据分配电路的示例配置的电路框图；

图10是示出图9所示的数据分配电路的示例操作的波形图；

图11是示出根据本发明第二实施例的通信系统的主要部分的示例配置的示意图；

图12是示出图3中的数据合成处理电路的示例配置的电路框图，该数据合成处理电路被包括在根据本发明第三实施例的半导体设备中；

图13是示出图12中所示的数据合成处理电路的示例操作的波形图；

图14是示出图1中的发送电路的主要部分的示例配置的电路框图，该发送电路被包括在根据本发明第四实施例的半导体设备中；

图15是示出图14所示的数据合成处理电路的示例配置的电路框图；

图16是示出图14所示的数据划分电路的示例配置的电路图；

图17是示出图14所示的发送电路的示例操作的波形图；

图18是示出图15所示的数据合成处理电路的示例操作的波形图；

图19是示出图1中的接收电路的主要部分的示例配置的电路框图，该接收电路被包括在根据本发明第五实施例的半导体设备中；

图20是示出图19所示的数据分配电路的示例配置的电路框图；

图21是示出图19中所示的接收电路的示例操作的波形图；

图22是示出图1中的发送电路的主要部分的示例配置的电路框图，该发送电路被包括在根据本发明第六实施例的半导体设备中；

图23A是示出图22所示的比特耦合电路的示例配置的电路图；

图23B是示出图23A所示的比特耦合电路的输入和输出的具体示例的图；

图24是示出图22所示的发送电路的示例操作的波形图；

图25是示出图1中的接收电路的主要部分的示例配置的电路框图，该接收电路被包括在根据本发明第六实施例的半导体设备中；

图26是示出图25中所示的比特划分电路的示例配置的电路图；

图27是示出图25所示的数据分配电路的示例配置的电路框图；

图28是示出图25所示的接收电路的示例操作的波形图；

图29是示出在根据本发明第七实施例的通信系统中确定间隔设置的示例方法的图；以及

图30是示出作为本发明的比较示例的紧急通知发送方法的示意图。

具体实施方式

在以下对实施例的描述中，为了方便起见，必要时，本发明的描述将被划分成多个部分或实施例，但是除非特别说明，否则它们彼此不是无关的，而是处于以下关系：一个部分或实施例例如是对另一部分或实施例的部分或全部的修改、详细说明或补充说明。另外，在下面描述的实施例中，当提及元件的数量(包括数量、数值、量、范围等)时，元件的数量不限于特定数量，除非例如特别陈述或原则上明显限于特定数量。大于或小于特定数量的数量也适用。

此外，在下面描述的实施例中，显而易见的是，除非例如具体说明或者原则上明显不可缺少，否则组件(包括例如要素步骤)并不总是必不可少的。类似地，在下面描述的实施例中，例如，当提及部件的形状和它们之间的位置关系时，例如，除非特别说明，否则包括基本上近似或类似的形状，除非具体说明或原则上显然被排除在外。前面提到的数值和范围也是一样的。

此外，本实施例的各功能块中包含的电路元件并不特别限定，而是可以使用已知的CMOS晶体管(互补型MOS晶体管)的集成电路技术等形成在单晶硅等的半导体衬底上方。

现在将参考附图详细描述本发明的实施例。在描述实施例的所有附图中，类似的元件通常由相同的附图标记表示。这些相似的元件将不会被重复地描述。

第一实施例

<<紧急通知发送方法(比较示例)及其问题>>

首先，将在解释基于实施例的方法之前描述比较示例的方法。图30是示出作为本发明的比较示例的紧急通知发送方法的示意图。当需要发送紧急通知时，通常在当前发送的正常帧FRN被完全发送之后发送包含紧急通知信息的紧急帧FRE，如图30的比较示例1所示。然而，在这种情况下，由于需要等待直到正常帧FRN的发送完成，所以很难以很短的延迟发送紧急通知。在车载通信系统中，例如，在某些情况下需要在发送由相机捕获的图像的同时发送紧急通知，以便例如呈现关于控制装置的故障信息。在这样的安全性要求高的系统中，特别要求例如尽快将紧急通知发送到预定的错误处理部件。

鉴于上述情况，可以考虑图30的比较示例2所示的方法。该方法在发送完成之前丢弃当前发送的正常帧FRN，而发送紧急帧FRE，然后重新发送丢弃的正常帧FRN。但是，在这种情况下，通信效率可能会降低。更具体地说，正常帧FRN的重新发送可能导致例如正常帧FRN的发送的延迟增加和带宽开销的增加。此外，当使用一个紧急帧FRE发送由少量数据(例如几个字节)形成的紧急通知时，需要执行填充以满足最小帧大小(64字节)的要求。结果，例如，带宽开销可能由于填充而增加。

<<通信系统概述>>

图1是示出根据本发明第一实施例的通信系统的主要部分的示例配置的示意图。图1所示的通信系统包括两个半导体设备(半导体芯片)DEV1、DEV2、PHY(物理层)电路PHY1、PHY2和网络NW1。PHY电路PHY1、PHY2分别耦合到半导体设备DEV1、DEV2。网络NW1将PHY电路PHY、PH2耦合在一起。网络NW1是例如由以太网电缆形成的有线网络或者例如与IEEE802.11兼容的无线LAN网络。

半导体设备DEV1、DEV2各自包括CPU(中央处理单元)、存储器MEM、中断控制电路INTC、通信电路CC和用于通信电路CC的总线接口BSIF。CPU、存储器MEM和总线接口BSIF与总线BS耦合。

通信电路CC包括发送电路TXC和接收电路RXC。发送电路TXC生成符合以太网标准的帧，并将生成的帧发送到设备的外部。接收电路RXC从设备的外部接收帧。在本示例中，通信电路CC处理MAC(媒体访问控制)层，并且通过处理PHY(物理)层的PHY电路PHY1、PHY2发送和接收帧。

例如，PHY电路PHY1、PHY2各自包括用于在串行信号和并行信号之间执行转换的电路。通常，可以包括诸如符合IEEE 802.3MII(媒体独立接口)标准的电路或符合GMII(千兆媒体独立接口)标准的电路的已知电路。PHY电路PHY1、PHY2通常仅由半导体芯片形成。然而，在一些情况下，PHY电路PHY1、PHY2可以被并入通信电路CC中。

CPU(和存储器MEM)是正常数据NDT的生成源或接收目的地。中断控制电路INTC是紧急通知数据EDT的生成源或接收目的地。紧急通知数据EDT在紧急性(或优先级)上高于正常数据NDT。在本例中，通信电路CC通过总线接口BSIF发送和接收正常数据NDT，并直接发送和接收紧急通知数据EDT。

通常，紧急通知数据EDT通常在中断处理期间被发送和接收。因此，中断控制电路INTC用作发生源或接收目的地。然而，紧急通知数据EDT的生成源或接收目的地可以根据需要改变。此外，正常数据NDT的生成源或接收目的地也可以根据需要改变。也就是说，通信电路CC可以被配置为使得至少正常数据NDT和紧急通知数据EDT可以被区别地发送到各种内部电路以及从各种内部电路被区分地接收。

图2是示出图1所示的通信系统的示例操作的概要的流程图。这里，假设半导体设备DEV1是帧的发送源(即发送设备)，并且半导体设备DEV2是该帧的接收目的地(即接收设备)。参考图2，首先，半导体设备DEV1在存储器MEM中生成正常数据NDT(步骤S101)。正常数据NDT可以例如由CPU生成，或者例如由DMAC(直接存储器存取控制器)部分地生成。正常数据NDT包括例如帧的报头区域和有效载荷区域中的数据。

在完成正常数据NDT的生成之后，CPU对总线接口BSIF和通信电路CC的设置寄存器执行各种设置操作，并且将针对正常数据NDT的发送请求SR发布到总线接口BSIF(步骤S102)。总线接口BSIF响应于发送请求SR而根据设置寄存器的内容，从存储器MEM获取正常数据NDT，并将获取的正常数据NDT输出到发送电路TXC(步骤S103)。

同时，独立于步骤S101至S103中的处理，中断控制电路INTC生成紧急通知数据EDT并将生成的紧急通知数据EDT输出至发送电路TXC(步骤S111和S112)。在此，发送电路TXC生成包含在步骤S103中输入的正常数据NDT的帧(帧数据DT)，并且在该处理期间以预定的数据间隔将在步骤S112中输入的紧急通知数据EDT插入到帧(帧数据DT)(步骤S100)。发送电路TXC然后通过PHY电路PHY1将紧急通知数据EDT被周期性插入的帧发送到网络NW1(步骤S100)。

网络NW1从发送电路TXC接收帧，并通过PHY电路PHY2将接收到的帧发送到半导体设备DEV2(步骤S200)。半导体设备DEV2中的接收电路RXC接收该帧(帧数据DT)，并以与前述半导体设备DEV1中的发送电路TXC相同的数据间隔从接收到的帧中获取紧急通知数据EDT(步骤S300)。此外，接收电路RXC获取剩余数据作为正常数据NDT(即，帧的报头区域和有效载荷区域中的数据)(步骤S300)。

总线接口BSIF将在步骤S300中获取的正常数据NDT存储在存储器MEM中(步骤S301)，然后向CPU发出接收通知RN(步骤S302)。此外，与步骤S301和S302中的处理并行地，接收电路RXC将在步骤S300中获取的紧急通知数据EDT输出到中断控制电路INTC(步骤S311和S312)。

<<发送电路的主要部分的细节>>

图3是示出图1所示的半导体设备中的发送电路的主要部分的示例配置的电路框图。图4是示出图3所示的发送电路的示例操作的波形图。如图3所示的发送电路TXC包括数据有效输入节点NDi1、正常数据输入节点NDi2、紧急通知数据输入节点NDi3、数据有效发送节点NDt1、帧数据发送节点NDt2、FIFO(先进先出)缓冲器FIFO_A1、FIFO_A2和帧生成电路FRG_A。发送电路TXC与发送时钟周期同步地发送帧，并执行发送所需的各种处理。

数据有效信号DV_Ai从总线接口BSIF输入到数据有效输入节点NDi1，并且正常数据NDT_Ai从总线接口BSIF输入到正常数据输入节点NDi2。紧急通知数据EDT_Ai从中断控制电路INTC输入到紧急通知数据输入节点NDi3。正常数据NDT_Ai和紧急通知数据EDT_Ai都具有n比特(例如，4比特或8比特)的比特宽度。

更具体地说，如图4所示，正常数据NDT_Ai(即，报头区域HD中和有效载荷区域PLD中的数据)在预定有效时段期间被输入到正常数据输入节点NDi2，并且在除有效时段外的时段期间(图4中空白)输入与空闲状态有关的数据。同时，数据有效信号DV_Ai被输入到数据有效输入节点NDi1，数据有效信号DV_Ai在有效时段期间处于“1”电平和在除有效时段以外的时段期间处于“0”电平。当存储器MEM中的正常数据NDT_Ai将被输出到发送电路TXC时，总线接口BSIF生成并输出这样的数据有效信号DV_Ai。

FIFO缓冲器FIFO_A2保持将要被存储在帧的报头区域HD和有效载荷区域PLD中的正常数据NDT_Ai。更具体地，FIFO缓冲器FIFO_A2具有预定数量的发送时钟周期的容量，并且在每个发送时钟周期上获取正常数据输入节点NDi2(包括有效时段中的正常数据NDT_Ai)处的数据。同时，FIFO缓冲器FIFO_A1具有与FIFO缓冲器FIFO_A2相同数量的发送时钟周期的容量，并且在每个发送时钟周期上获取数据有效输入节点NDi1处的数据有效信号DV_Ai。

帧生成电路FRG_A包括间隔设置寄存器SREG_A、数据合成处理电路DSC_A、数据选择电路DSEL_A和检错码计算电路CRCG，并且在每个发送时钟周期顺序地确定帧数据的同时按时间顺序生成帧。间隔设置寄存器SREG_A保持例如由图1所示的CPU设置的间隔设置M。间隔设置M是确定周期性地插入紧急通知数据EDT_Ai的数据间隔的值。

数据合成处理电路DSC_A包括稍后将详细描述的数据计数器。数据计数器以间隔设置M(周期计数“M+1”)定义的间隔对发送时钟周期数量进行循环计数。如图4所示，数据合成处理电路DSC_A基于数据计数器的计数进行控制，以在每个周期计数“M+1”处将数据选择电路DSEL_A的选择信号SS_A设置为“1”电平。更具体地说，数据合成处理电路DSC_A进行控制，以便当数据计数器的计数是预定值时将选择信号SS_A设置在“1”电平，而当数据计数器的计数器是预定值以外的值时将选择信号SS_A设置在“0”电平。此外，数据合成处理电路DSC_A以与选择信号SS_A互补的关系控制用于FIFO缓冲器FIFO_A1、FIFO_A2的读取使能信号REN_A。

当读取使能信号REN_A处于“1”电平(即，选择信号SS_A处于“0”电平)时，FIFO缓冲器FIFO_A1、FIFO_A2执行读取操作。由于读取操作，FIFO缓冲器FIFO_A1输出数据有效信号DV_A2，并且FIFO缓冲器FIFO_A2输出正常数据NDT_A2。结果，如图4所示，通过所生成的读取使能信号REN_A的“0”电平时段使正常数据NDT_A2的有效时段和数据有效信号DV_A2的“1”电平时段长于正常数据NDT_Ai的有效时段和数据有效信号DV_Ai的“1”电平时段。

当选择信号SS_A处于“0”电平(读取使能信号REN_A处于“1”电平)时，数据选择电路DSEL_A选择正常数据NDT_A2，并且当选择信号SS_A在“1”电平(读取使能信号REN_A处于“0”电平)时数据选择电路DSEL_A选择紧急通知数据EDT_Ai。然后，如图4所示，数据选择电路DSEL_A将所选择的数据作为选择数据SDT_A输出。

也就是说，如果数据计数器的计数是预定值，则数据选择电路DSEL_A在FIFO缓冲器FIFO_A1、FIFO_A2未被读取的状态下将选择数据SDT_A确定为紧急通知数据EDT_Ai。相反，如果数据计数器的计数是除了预定值之外的值，则数据选择电路DSEL_A在FIFO缓冲器FIFO_A1、FIFO_A2被读取的状态下将选择数据SDT_A确定为来自FIFO缓冲器FIFO_A2的正常数据NDT_A2。如图4所示，选择数据SDT_A被用作将被最终输出的帧的数据(DT_Ao)。

而且，如图4所示，数据合成处理电路DSC_A针对选择数据SDT_A的有效时段生成数据有效信号DV_A3。检错码计算电路CRCG针对从数据选择电路DSEL_A输出的选择数据SDT_A计算检错码(或者更具体地，CRC(循环冗余校验)码)。如图4所示，检错码计算电路CRCG通过将检错码区域FCS添加到选择数据SDT_A的尾端并将所计算的值存储在检错码区域FCS中来生成帧数据DT_Ao，并将帧数据DT_Ao从帧数据发送节点NDt2发送。此外，检错码计算电路CRCG通过将数据有效信号DV_A3扩展检错码的添加量来生成数据有效信号DV_Ao，并且从数据有效发送节点NDt1发送数据有效信号DV_Ao。

现在参照图4，图1所示的中断控制电路INTC发送例如表示在正常情况下不存在紧急通知的值A作为紧急通知数据EDT_Ai，并且在发生紧急通知时发送值B。指示紧急通知的值B根据紧随的选择信号SS_A的“1”电平时段被插入到帧中。因此，可以以短延迟发送紧急通知。也就是说，基于间隔设置M的值可以保证紧急通知延迟时间。例如，如果以20字节间隔插入1字节紧急通知，则紧急通知的发送可以是在不超过20字节时间的延迟(通信速度为100Mbps时为1.6微秒)开始。

而且，在图4的示例中，当紧急通知数据EDT_Ai被插入到帧的有效载荷区域PLD中时，报头区域HD中的数据被照常维护。此外，当针对选择数据SDT_A计算检错码时，针对正常数据和紧急通知数据共存的整个帧确定正确的检错码。作为这些操作的结果，即使在例如图1所示的网络NW1中存在常规以太网交换机，也可以保持以太网通信的通用性而不会造成任何特定的问题。

<<数据合成处理电路的细节>>

图5是示出图3所示的数据合成处理电路的示例配置的电路框图。图6是示出图5所示的数据合成处理电路的示例操作的波形图。图5所示的数据合成处理电路DSC_A包括报头计数器HCT_A、数据计数器DCT_A、状态机SM_A、数据有效生成电路DVG_A和选择信号生成电路SSG_A。

如图6所示，状态机SM_A在三种不同状态之间转换，即，空闲状态S_IDLE、报头状态S_HD和数据状态S_DAT。当数据有效信号DV_A2从“0”电平变为“1”电平时，状态机SM_A从空闲状态S_IDLE转变到报头状态S_HD。响应于向报头状态S_HD的转变，报头计数器HCT_A开始计数操作，并且基于报头区域HD的已知数据长度来计数发送时钟周期数量“N+1”。当报头计数器HCT_A的计数操作完成时，状态机SM_A从报头状态S_HD转变到数据状态S_DAT。

响应于到数据状态S_DAT的转变，数据计数器DCT_A开始计数操作，并以由周期计数“M+1”定义的间隔周期性地计数发送时钟周期数量。选择信号生成电路SSG_A进行控制以便如果处于数据状态S_DAT并且数据计数器DCT_A的计数为“0”，则将读取使能信号REN_A设置为“0”电平，并且进行控制以在其他情况下将读取使能信号REN_A设置为“1”电平。

此外，选择信号生成电路SSG_A输出读取使能信号REN_A的反相作为选择信号SS_A。也就是说，当数据计数器DCT_A的计数为“0”时，进行控制以将选择信号SS_A设置为“1”电平，并且当计数是除“0”以外的值时，将选择信号SS_A设置为“0”电平。当不执行计数操作时，数据计数器DCT_A输出将读取使能信号REN_A设置为“1”电平(将选择信号SS_A设置为“0”电平)的值(例如，“M”)。

如果数据有效信号DV_A2处于“0”电平(条件A)并且数据计数器DCT_A的计数是除“0”以外的值(条件B)(即，读取使能信号REN_A处于“1”电平)，则状态机SM_A从数据状态S_DAT转变到空闲状态S_IDLE。响应于到空闲状态S_IDLE的转变，数据计数器DCT_A终止计数操作。

如图4和图6所示，上述条件B是这样的条件，即，如果在有效载荷区域PLD的处理终止之后的发送时钟周期与紧急通知数据EDT_Ai的插入周期一致，则在这样的周期上插入紧急通知数据EDT_Ai。因此，即使例如紧接在有效载荷区域PLD的处理的终止之前的时间点出现紧急通知，紧急通知也可以被反映在当前处理的帧中。

如图6所示，数据有效生成电路DVG_A进行控制，以便在报头状态S_HD的时段期间和数据状态S_DAT的时段期间使数据有效信号DV_A3保持在“1”电平。如果上述条件B不出现，则数据有效信号DV_A3的“1”电平时段等于数据有效信号DV_A2的“1”电平时段。然而，如果出现上述条件B，则数据有效信号DV_A3的“1”电平时段比数据有效信号DV_A2的“1”电平时段长一个周期。

当发送电路TXC由图3中的FIFO缓冲器FIFO_A1、FIFO_A2、图5中的计数器(HCT_A、DCT_A)和上述状态机SM_A形成时，可以通过采用简单的配置和简单的操作方案将紧急通知数据插入到帧中。参考图6，当数据计数器DCT_A的计数是“0”时，插入紧急通知数据。但是，数据计数器DCT_A的计数并不总是被限制为“0”。然而，从尽早发送紧急通知并扩大间隔设置M的范围的观点来看，数据计数器DCT_A的计数优选为“0”。例如，如果计数为“7”，则最初发送帧中的紧急通知的时间点从计数为“0”的情况延迟7个周期，并且间隔设置M的最小值限于“7”或更大。

<<接收电路的主要部分的细节>>

图7是示出图1所示的半导体设备中的接收电路的主要部分的示例配置的电路框图。图8是示出图7所示的接收电路的示例操作的波形图。如图7所示的接收电路RXC包括数据有效接收节点NDr1、帧数据接收节点NDr2、正常数据输出节点NDo1和紧急通知数据输出节点NDo2。接收电路RXC还包括检错电路CRCD、间隔设置寄存器SREG_B、数据分配电路DDC_B、锁存电路LT_B和FIFO缓冲器FIFO_B。接收电路与接收时钟周期同步地接收帧，并执行接收所需的各种处理。

数据有效接收节点NDr1从网络NW1接收数据有效信号DV_Bi，并且帧数据接收节点NDr2从网络NW1接收帧数据DT_Bi。帧数据DT_Bi具有与发送电路TXC的情况相同的n比特(例如4比特或8比特)的比特宽度。如图8所示，数据有效信号DV_Bi和帧数据DT_Bi分别等于图6中的数据有效信号DV_Ao和帧数据DT_Ao。从精确的意义上说，数据有效信号DV_Bi和帧数据DT_Bi是从图1所示的PHY电路PHY2输入，而数据有效信号DV_Bi由PHY电路PHY2生成。

检错电路CRCD针对帧数据DT_Bi的报头区域HD和有效载荷区域PLD中的数据计算检错码(CRC码)，并且将所计算的CRC码与检错码区域FCS中的CRC码进行比较以检测错误。如前所述，发送电路TXC在检错码区域FCS中存储用于插入紧急通知数据的状态的CRC码。因此，检错电路CRCD能够对帧数据DT_Bi执行正常的错误检测。

间隔设置寄存器SREG_B保持例如由图1所示的CPU设置的间隔设置M。如参照图1和图2所述，间隔设置M是确定周期性地提取紧急通知数据的数据间隔的值。针对发送电路TXC和接收电路RXC设置相同的间隔设置M。锁存电路LT_B是用于保持紧急通知数据的电路，并且FIFO缓冲器FIFO_B是用于保持正常数据(即，存储在帧的报头区域HD和有效载荷区域PLD中的数据)的缓冲器。

尽管稍后将给出细节，但是数据分配电路DDC_B包括数据计数器，所述数据计数器以由间隔设置M(周期计数“M+1”)定义的间隔循环地计数接收时钟周期的数量，如在发送电路TXC中的情况那样。如图8所示，基于数据计数器的计数，数据分配电路DDC_B进行控制，以便以由周期计数“M+1”定义的间隔将用于锁存电路LT_B的锁存使能信号LEN_B设置为“1”电平，并且控制用于FIFO缓冲器FIFO_B的写入使能信号WEN_B以与锁存使能信号LEN_B为互补关系。

更具体地说，如果数据计数器的计数是预定值，则数据分配电路DDC_B进行控制，以将锁存使能信号LEN_B设置为“1”电平。响应于锁存使能信号LEN_B，锁存电路LT_B锁存(即，提取)在相关联的接收时钟周期上接收的帧数据DT_Bi作为紧急通知数据，然后从紧急通知数据输出节点NDo2输出锁存的紧急通知数据作为紧急通知数据EDT_Bo。

同时，如果数据计数器的计数是除了预定值之外的值，则数据分配电路DDC_B进行控制，以将写使能信号WEN_B设置为“1”电平。响应于写使能信号WEN_B，在相关联的接收时钟周期上接收的帧数据DT_Bi被作为正常数据写入FIFO缓冲器FIFO_B。为了避免被填满，FIFO缓冲器FIFO_B在每个接收时钟周期上执行读取操作，并且将来自正常数据输出节点NDo1的读取数据作为正常数据NDT_Bo输出。

<<数据分配电路的细节>>

图9是示出图7所示的数据分配电路的示例配置的电路框图。图10是示出图9所示的数据分配电路的示例操作的波形图。如图9所示的数据分配电路DDC_B包括报头计数器HCT_B、数据计数器DCT_B、状态机SM_B和使能信号生成电路ENG_B。报头计数器HCT_B、数据计数器DCT_B和状态机SM_B的配置和操作与参照图5和图6所描述的相同。

简言之，当数据有效信号DV_Bi处于“1”电平时，状态机SM_B从空闲状态S_IDLE转变到报头状态S_HD，如图10所示。报头计数器HCT_B响应于上述转变而开始计数操作，并基于报头区域HD的已知数据长度对发送时钟周期的数目“N+1”进行计数。当报头计数器HCT_B的计数操作完成时，状态机SM_B转变到数据状态S_DAT。响应于这样的转变，数据计数器DCT_B以由周期计数“M+1”定义的间隔循环地计数接收时钟周期的数量。

如果数据状态S_DAT存在并且数据计数器DCT_B的计数为“0”，则使能信号生成电路ENG_B进行控制以便将锁存使能信号LEN_B设置为“1”电平，并且如果计数是“0”以外的值，则进行控制以设置锁存使能信号LEN_B处于“0”电平。此外，使能信号生成电路ENG_B输出锁存使能信号LEN_B的反相作为写使能信号WEN_B。也就是说，当数据计数器DCT_B的计数为“0”时，进行控制以便将写入使能信号WEN_B设置在“0”电平，并且当计数是除了“0”之外的值时，则设置为“1”电平。如果空闲状态S_IDLE出现，则使能信号生成电路ENG_B进行控制，以将写使能信号WEN_B设置在“0”电平。

如果数据有效信号DV_Bi处于“0”电平(条件D)并且数据计数器DCT_B的计数是除“0”之外的值(条件D)(即，写入使能信号WEN_B处于“1”电平)，状态机SM_B从数据状态S_DAT转变到空闲状态S_IDLE。响应于转变到空闲状态S_IDLE，数据计数器DCT_B终止计数操作。条件D符合之前描述的状态机SM_A的条件B。

如上所述当接收电路RXC由图9中的计数器(HCT_B、DCT_B)和状态机SM_B形成时，通过采用简单的配置和简单的操作方案，可以提取紧急通知数据。用于提取紧急通知数据的数据计数器DCT_B的计数并不总是被限制为“0”。然而，发送电路TXC和接收电路RXC需要使用相同的计数。

<<第一实施例的主要有益效果>>

上面已经描述的根据第一实施例的方法使得可以以短延迟发送紧急通知，而不用等待直到帧的当前发送完成或重新发送帧，如图30所示。结果，在安全要求高的车载通信系统或其他系统中获得有益效果。此外，与比较示例2相比，显著消除了重传和填充的必要性。因此，可以减少由于重传和填充导致的带宽开销。此外，由于消除了重传的必要性，在一些情况下可以减少正常数据传送的延迟并提高通信系统的可靠性。

紧急通知数据不限于检错数据或其他类似数据，而可以是需要以短延迟定期发送的特定数据(例如，由异常传感器测量的值)。此外，图1所示的通信系统1被配置为使得可以在半导体设备DEV1与半导体设备DEV2之间建立双向通信。然而，可以采用备选配置来仅建立单向通信。

第二实施例

<<通信系统概要(应用示例)>>

图11是示出根据本发明第二实施例的通信系统的主要部分的示例配置的示意图。图11所示的通信系统与图1所示的通信系统不同之处在于，图1中的半导体设备DEV1被图11中的半导体设备DEV1a替换，并且添加网络NW2、半导体设备DEV'1、DEV'2和PHY电路PHY3、PHY4。每个半导体设备DEV'1、DEV'2是现有的半导体设备并且包括例如发送和接收帧的常规通信电路CC'。半导体设备DEV'1、DEV'2通过常规通信电路CC'将由中断控制电路INTC产生的紧急通知数据EDT发送到网络NW2。

半导体设备1a与图1中的半导体设备DEV1的不同之处在于，中断控制电路INTC被常规通信电路CC'代替。通信电路CC'通过网络NW2从半导体设备DEV'1、DEV'2接收紧急通知数据EDT，并将接收到的紧急通知数据EDT输出到结合第一实施例描述的通信电路CC。如结合第一实施例所描述的，通信电路CC周期性地将输入的紧急通知数据插入到帧中，并将帧(帧数据DT)发送到网络NW1。

<<第二实施例的主要有益效果>>

如上所述，半导体设备DEV1a中继从半导体设备DEV'1、DEV'2发送的紧急通知数据。这消除了将根据第一实施例的通信电路CC应用于通信系统中包括的所有半导体设备的必要性。例如，现有网络可以原样用作低级网络(在当前示例中，网络NW2和半导体设备DEV'1、DEV'2)，并且根据第一实施例的方法可以应用于正常帧和紧急通知帧共存的高级网络(当前示例中的网络NW1和半导体设备DEV1a、DEV2)的一部分。因此，第二实施例不仅提供结合第一实施例描述的各种有益效果，而且还可以抑制通信系统的成本增加。

第三实施例

<<数据合成处理电路的细节(修改示例)>>

图12是示出图3中的数据合成处理电路的示例配置的电路框图，该数据合成处理电路被包括在根据本发明第三实施例的半导体设备中。图13是示出图12中所示的数据合成处理电路的示例操作的波形图。图12的数据合成处理电路与图5的数据合成处理电路DSC_A的不同之处在于，状态机SM_C和数据有效生成电路DVG_C由于报头计数器HCT_A的消除而以不同的方式操作。

如图13所示，与图5和图6所示的情况成显著对比，图12所示的数据合成处理电路DSC_C通常不仅将紧急通知数据插入到帧的有效载荷区域PLD中，而且还插入在报头区域HD中。当这样的操作被执行时，当数据有效信号DV_A2从“0”电平变到“1”电平时，状态机SM_C从空闲状态S_IDLE转变到数据状态S_DAT而不是报头状态S_HD。响应于这种向数据状态S_DAT的转变，数据计数器DCT_A开始计数操作。

选择信号生成电路SSG_A进行控制，以便如果数据状态S_DAT存在并且数据计数器DCT_A的计数为“0”，则将读取使能信号REN_C设置为“0”电平，并且进行控制以在其他情况下将读取使能信号REN_C设置为“1”电平。此外，选择信号生成电路SSG_A输出读取使能信号REN_C的反相作为选择信号SS_C。与图5中所示的情况形成鲜明对比，数据有效生成电路DVG_C进行控制，以在数据状态S_DAT的时段期间将数据有效信号DV_C3保持在“1”电平。

<<第三实施例的主要有益效果>>

如上所述，紧急通知数据开始被插入报头区域HD中。因此，第三实施例不仅提供了结合第一实施例描述的各种有利效果，而且还能够以短延迟发送紧急通知。例如，如果报头长度是14个字节，则延迟时间可以减少14字节时间。但是，如果将紧急通知数据插入报头区域HD，则例如通用以太网交换机不能正确识别报头区域HD。因此，从这个意义上说，如结合第一实施例所描述的那样，紧急通知数据优选地被插入有效载荷区域PLD中。

第四实施例

<<发送电路的主要部分的细节(应用示例)>>

图14是示出图1中的发送电路的主要部分的示例配置的电路框图，该发送电路被包括在根据本发明第四实施例的半导体设备中。图15是示出图14所示的数据合成处理电路的示例配置的电路框图。图16是示出图14所示的数据划分电路的示例配置的电路图。图17是示出图14所示的发送电路的示例操作的波形图。图18是示出图15所示的数据合成处理电路的示例操作的波形图。

图14所示的发送电路TXC与图3所示的示例配置的不同之处在于，帧生成电路FRG_D的配置和操作不同于帧生成电路FRG_A的配置和操作，因为输入到紧急通知数据输入节点NDi3的紧急通知数据EDT_Di的比特宽度被改变为“2×n”比特。如图17所示，以周期计数“M+1”定义的间隔，图14所示的发送电路TXC通常在两个周期上以n比特增量插入“2×n”比特的紧急通知数据EDT_Di。

帧生成电路FRG_D与图3所示的示例配置的不同之处在于，增加了数据划分电路DDIV并且与数据合成处理电路DSC_D的配置和操作不同。如图16所示，数据划分电路DDIV包括选择电路SEL_D。当数据计数器的计数CN_D为“0”时，选择电路SEL_D选择紧急通知数据EDT_Di的高位n比特的紧急通知数据(高位)EDT_Du，并且当计数CN_D是“1”时，选择紧急通知数据EDT_Di的低位n比特的紧急通知数据(低位)EDT_D1。选择电路SEL_D输出选择的数据作为紧急通知数据EDT_Dx。如果计数CN_D是“0”或“1”以外的值，则紧急通知数据EDT_Dx可以是无关值。

如图15所示，数据合成处理电路DSC_D与数据合成处理电路DSC_A在以下三点上不同。首先，数据计数器DCT_A是从其输出计数CN_D到数据划分电路DDIV的点。其次，选择信号生成电路SSG_D的配置和操作是不同的。第三，状态机SM_D的配置和操作是不同的。

如图18所示，如果数据状态S_DAT存在并且数据计数器DCT_A的计数为“0”或“1”，则选择信号生成电路SSG_D进行控制以便将读取使能信号REN_D设置为“0”电平，并且进行控制以便在其他情况下将读取使能信号REN_D设定为“1”电平。此外，选择信号生成电路SSG_D输出读取使能信号REN_D的反相作为选择信号SS_D。也就是说，当数据计数器DCT_A的计数为“0”或“1”时，进行控制以便将选择信号SS_D设置为“1”电平，而当数据计数器DCT_A的计数除“0”或“1”以外的值时设置为“0”电平。

状态机SM_D与图5所示的状态机SM_A的不同之处在于，从数据状态S_DAT到空闲状态S_IDLE的上述状态转变发生的条件B是不同的。更具体地说，如果满足条件E而不是条件B，即数据计数器DCT_A的计数是除“0”或“1”以外的值(即，读取使能信号REN_D处于“1”电平)，则状态机SM_D转变到空闲状态S_IDLE。结果，如图18所示，来自数据有效生成电路DVG_A的数据有效信号DV_D3有时可以延长为比数据有效信号DV_A2长两个周期。

当选择信号SS_D处于“0”电平(读取使能信号REN_D处于“1”电平)时，图14所示的数据选择电路DSEL_A选择正常数据NDT_A2，并且当选择信号SS_D处于“1”电平(读取使能信号REN_D处于“0”电平)时选择从数据划分电路DDIV接收的紧急通知数据EDT_Dx。如图17所示，数据选择电路DSEL_A然后将选择的数据作为选择数据SDT_D输出。在这种情况下，在选择信号SS_D的“1”电平时段期间，数据选择电路DSEL_A在第一个周期输出紧急通知数据(高位)EDT_Du，并在第二个周期输出紧急通知数据(低位)EDT_D1。

随后，与第一实施例的情况一样，通过检错码计算电路CRCG从帧数据发送节点NDt2发送n比特帧数据DT_Do，并通过检错码计算电路CRCG将有效数据信号DV_Do从数据有效发送节点NDt1发送。尽管没有详细描述，但是当接收电路RXC以与发送电路TXC相同的方式改变时，可以接收被划分到两个周期中的紧急通知数据。此外，尽管当前示例假设紧急通知数据被划分到两个周期中，但紧急通知数据可以被划分到三个或更多个周期中。

<<第四实施例的主要有益效果>>

如上所述，根据第四实施例的方法不仅提供了结合第一实施例描述的各种有利效果，而且使得可以适当地处理紧急通知数据的比特宽度大于正常数据的情况。也就是说，可以发送具有相对较大数据大小的紧急通知数据，而不受正常数据的比特宽度的限制。这例如提供了改善的用户便利性。

第五实施例

<<假设的问题>>

当使用根据第一实施例的前述方法时，取决于帧长度和间隔设置M的组合，紧急通知数据的接收周期可以与接收电路RXC中的CRC码的接收周期一致。在这样的实例中，CRC码可能被错误地识别为紧急通知数据。更具体地说，例如参考图8，在锁存使能信号LEN_B处于“1”电平的周期上接收的帧数据DT_Bi被接收电路RXC简单地识别为紧急通知数据EDT_Bo。因此，例如，如果出现在检测码区域FCS的时段(4字节)期间锁存使能信号LEN_B处于“1”电平的情况，则接收电路RXC无法知道在这样的周期上接收到的数据是CRC码。

同时，例如通过限制帧长度和间隔设置M的组合，可以防止紧急通知数据的接收周期和CRC码的接收周期彼此一致。然而，这样的限制导致用户便利性降低。在以上情况下，以下方法将是有益的。

<<接收电路的主要部分的细节(应用示例)>>

图19是示出图1中的接收电路的主要部分的示例配置的电路框图，该接收电路被包括在根据本发明第五实施例的半导体设备中。图20是示出图19所示的数据分配电路的示例配置的电路框图。图21是示出图19中所示的接收电路的示例操作的波形图。图19所示的接收电路RXC与图7所示的示例配置的不同之处在于，添加了延迟电路DLY1、DLY2和屏蔽信号生成电路MSKG，并且数据分配电路DDC_E的配置和操作不同。

如图21所示，当由数据有效接收节点NDr1接收的数据有效信号DV_Bi从“1”电平转变到“0”电平时，屏蔽信号生成电路MSKG输出屏蔽信号MSK的K个周期。术语“K个周期”表示基于帧的CRC码的数据长度的时钟周期的数量。例如，如果帧数据DT_Bi的比特宽度n是1字节，则术语“K个周期”表示4个周期。

如图21所示，延迟电路DLY1将由数据有效接收节点NDr1接收的数据有效信号DV_Bi延迟K个周期(例如，4个周期)，然后输出延迟的数据有效信号DV_E。类似地，延迟电路DLY2将由帧数据接收节点NDr2接收的帧(帧数据DT_Bi)延迟K个周期(例如4个周期)，然后输出延迟的帧(帧数据DT_E)。

因此，如图21所示，在帧数据DT_E是检错码区域FCS的数据的时段期间，可以输出对应于所述时段的“1”电平的屏蔽信号MSK。因此，当数据计数器DCT_B的计数是预定值(例如，“0”)并且屏蔽信号MSK未被输出时，数据分配电路DDC_E通过进行控制来将锁存使能信号LEN_E设置在“1”电平，来提取帧数据DT_E作为紧急通知数据EDT_Eo。

同时，当数据计数器DCT_B的计数是预定值(例如，“0”)并且输出屏蔽信号MSK时，数据分配电路DDC_E通过屏蔽锁存使能信号LEN_E的“1”电平来禁止从帧数据DT_E中提取紧急通知数据。相反，数据分配电路DDC_E通过屏蔽写入使能信号WEN_E的“0”电平来将帧数据DT_E写入FIFO缓冲器FIFO_B。

为了执行上述操作，数据分配电路DDC_E具有例如在图20中所示的配置。图20所示的数据分配电路DDC_E与图9所示的数据分配电路DDC_B的不同之处在于，状态机SM_B输入延迟的数据有效信号DV_E并且增加了OR运算电路OR1和AND运算电路AD1。AND运算电路AD1通过对来自使能信号生成电路ENG_B的锁存使能信号LEN_B和屏蔽信号MSK的反相进行与运算，输出锁存使能信号LEN_E。OR运算电路OR1通过对来自使能信号生成电路ENG_B的写入使能信号WEN_B和屏蔽信号MSK进行或运算，输出写入使能信号WEN_E。

<<第五实施例的主要有益效果>>

如上所述，根据第五实施例的方法不仅提供了结合第一实施例描述的各种有益效果，而且还可以防止接收电路RXC错误地将CRC码识别为紧急通知数据。此外，在这种情况下，不需要限制帧长度和间隔设置M的组合。这例如提供了改善的用户便利性。

第六实施例

<<发送电路的主要部分的细节(应用示例)>>

图22是示出图1中的发送电路的主要部分的示例配置的电路框图，该发送电路被包括在根据本发明第六实施例的半导体设备中。图23A是示出图22所示的比特耦合电路的示例配置的电路图。图23B是示出图23A所示的比特耦合电路的输入和输出的具体示例的图。图24是示出图22所示的发送电路的示例操作的波形图。根据第六实施例的方法以与结合第五实施例描述的方式不同的方式解决了结合第五实施例描述的错误识别的问题。

如图24所示，发送电路TXC通常针对每一帧在终止紧急通知数据EDT_Fx插入的周期中在紧急通知数据EDT_Fx的n个比特中的一个处、存储预定逻辑电平(在本示例中为“1”电平)的最终数据标志FLG。响应于这种存储，如后所述，接收电路RXC在检测到预定逻辑电平的最终数据标志FLG之后不从每帧中提取紧急通知数据。

图22所示的发送电路TXC与图3所示的示例配置的不同之处在于，因为输入到紧急通知数据输入节点NDi3的紧急通知数据EDT_Fi的比特宽度被改变为“n-1”比特，帧生成电路FRG_F的配置和操作是不同的。此外，与图3所示的示例配置形成鲜明对比，发送电路TXC被配置为从总线接口BSIF输入帧长度FLNG。

帧生成电路FRG_F与图3中的帧生成电路FRG_A的不同之处在于，添加了比特耦合电路BLN，以及数据合成处理电路DSC_F的配置和操作是不同的。如图23A所示，比特耦合电路BLN将来自数据合成处理电路DSC_F的“n-1”比特的紧急通知数据EDT_Fi与1比特的最终数据标志FLG耦合，并输出n比特的紧急通知数据EDT_Fx。

尽管未示出，数据合成处理电路DSC_F具有与图5中的数据合成处理电路DSC_A相同的配置，但是额外包括基于输入的帧长度FLNG和间隔设置M输出最终数据标志FLG的电路。也就是说，当帧长度FLG和间隔设置M(周期计数“M+1”)提前已知时，数据合成处理电路DSC_F能够计算终止紧急通知数据插入的最终周期的时间点，并在计算出的时间点处输出“1”电平的最终数据标志FLG。

图22所示的数据选择电路DSEL_A在选择信号SS_A处于“0”电平(读取使能信号REN_A处于“1”电平)时选择正常数据NDT_A2，并在选择信号SS_A处于“1”电平(读取使能信号REN_A处于“0”电平)时选择从比特耦合电路BLN接收到的紧急通知数据EDT_Fx。如图24所示，数据选择电路DSEL_A然后将选择的数据作为选择数据SDT_F输出。

现在参考图24，当n＝8时，在选择信号SS_A的“1”电平时段(即，紧急通知数据EDT_Fx)期间输出的选择数据SDT_F的值C2、D2和D3如图23B所示。例如，值D2的第0到第6比特表示作为紧急通知数据EDT_Fi的值D1，并且值D2的第7比特表示“0”电平的最终数据标志FLG。同时，值D3的第0到第6比特表示相同的值D1，但值D3的第7比特表示“1”电平的最终数据标志FLG。

<<接收电路的主要部分的细节(应用示例)>>

图25是示出图1中的接收电路的主要部分的示例配置的电路框图，该接收电路被包括在根据本发明第六实施例的半导体设备中。图26是示出图25中所示的比特划分电路的示例配置的电路图。图27是示出图25所示的数据分配电路的示例配置的电路框图。图28是示出图25所示的接收电路的示例操作的波形图。图25所示的接收电路RXC与图7所示的示例配置不同之处在于，添加了比特划分电路BDIV，并且数据分配电路DDC_G的配置和操作是不同的。

数据有效信号DV_Gi被输入到图25所示的接收电路的数据有效接收节点NDr1，并且帧数据DT_Gi被输入到帧数据接收节点NDr2。如图28所示，数据有效信号DV_Gi和帧数据DT_Gi分别等于从图22所示的发送电路TXC发送的数据有效信号DV_Fo和帧数据DT_Fo(参见图24)。

如图25和图26所示，来自锁存电路LT_B的n比特紧急通知数据EDT_Gx被输入到比特划分电路BDIV。比特划分电路BDIV将来自紧急通知数据输出节点NDo2的紧急通知数据EDT_Gx的第0至第n-1比特作为紧急通知数据EDT_Go输出，并将第n比特输出至数据分配电路DDC_G作为最终数据标志FLG。

如图27所示，数据分配电路DDC_G与图20中的数据分配电路DDC_E的不同之处在于，屏蔽信号MSK被替换为最终数据标志FLG。图25所示的锁存电路LT_B响应于来自数据分配电路DDC_G的锁存使能信号LEN_G，周期性地从帧数据DT_Gi提取紧急通知数据EDT_Gx。如图28所示，如果所提取的紧急通知数据EDT_Gx是包含“1”电平的最终数据标志FLG的值D3，则比特划分电路BDIV将“1”电平的最终数据标志FLG输出到数据分配电路DDC_G。

通过使用最终数据标志FLG而不是图21所示的屏蔽信号MSK，数据分配电路DDC_G对来自使能信号生成电路ENG_B的写入使能信号WEN_B和锁存使能信号LEN_B进行OR和AND运算，如图21的情况那样。结果，在检测到“1”电平的最终数据标志FLG之后，数据分配电路DDC_G屏蔽用于FIFO缓冲器FIFO_B的写使能信号WEN_G的“0”电平和用于锁存电路LT_B的锁存使能信号LEN_G的“1”电平，如图28所示。因此，在检测到“1”电平的最终数据标志FLG之后，紧急通知数据将不会被提取。

<<第六实施例的主要有益效果>>

如上所述，根据第六实施例的方法提供了与之前已经描述的根据第五实施例的方法相同的有益效果。此外，与根据第五实施例的方法成鲜明对比，根据第六实施例的方法不需要接收电路RXC中的延迟电路DLY1、DLY2。这例如可以将紧急通知数据以较短的延迟发送到接收电路RXC的中断控制电路INTC。

第七实施例

<<通信系统操作方法>>

现在将描述结合第一、第二、第四、第五和第六实施例描述的确定间隔设置M的方法。间隔设置M可以根据需要来确定。原则上，间隔设置越小，可以传送紧急通知数据的延迟越短。但实际上，间隔设置过小可能并不总是缩短延迟。图29是示出在根据本发明第七实施例的通信系统中的确定间隔设置的示例方法的图。

图29示出帧FR被连续发送的状态。帧FR中的“X”表示紧急通知数据的值。但是，实际上，帧间紧急通知间隔T1存在于如图29所示的帧之外。紧急通知延迟时间的最差值受到帧间紧急通知间隔T1的限制。帧间紧急通知间隔T1是检错码区域FCS的CRC长度(例如，4字节)、例如由标准定义的帧FR的间隔以及报头区域HD的报头长度(包括前导码区域)之和(例如22字节)。

如上所述，最坏的值受到帧间紧急通知间隔T1的限制。因此，间隔设置M优选为使得对应于周期计数“M+1”的数据间隔不短于帧间紧急通知间隔T1。间隔设置M更优选地使得数据间隔等于帧间紧急通知间隔T1。这使得可以通过间隔设置M来确定紧急通知延迟时间的最差值，并且抑制例如由于间隔设置M过小而导致的带宽开销的增加。另外，在基于间隔设置M的数据间隔被设置为与帧间紧急通知间隔T1相同的值时，紧急通知延迟时间的最差值可以被设置为实际使用的最小值。

尽管已经通过实施例详细描述了由发明人完成的本发明，但是本发明不限于前述实施例。本领域技术人员应该理解，可以在不脱离本发明的精神和范围的情况下进行各种修改。例如，已经详细描述了前述实施例以便于理解本发明。本发明并不总是限于具有所有上述元件的实施例。某个实施例的一些元件可以被另一个实施例的元件替代。此外，某个实施例的元件可以被添加到另一个实施例的元件。而且，每个实施例的一些元件可以被删除、添加其他元件或者被其他元件替换。

Claims (20)

1.一种通信系统，包括：

发送设备，生成符合以太网标准的帧并将生成的所述帧发送到所述设备的外部；和

接收设备，接收从所述发送设备发送的所述帧，

其中所述发送设备以预定的数据间隔将第一数据插入到所述帧中，以及

其中所述接收设备以与所述发送设备相同的数据间隔从接收的所述帧中获取所述第一数据，并且获取剩余数据作为所述帧的报头区域和有效载荷区域中的数据。

2.根据权利要求1所述的通信系统，

其中所述发送设备以所述预定的数据间隔将所述第一数据插入到所述帧的所述有效载荷区域中，以及

其中所述接收设备以与所述发送设备相同的数据间隔从接收的所述帧的所述有效载荷区域获取所述第一数据。

3.根据权利要求1所述的通信系统，

其中所述发送设备针对插入了所述第一数据的所述帧中的数据计算检错码，并将计算的值存储在所述帧的检错码区域中。

4.根据权利要求1所述的通信系统，

其中，所述预定的数据间隔被设置为不小于用于所述帧的所述检错码的数据长度、所述报头区域的数据长度以及所述帧与相邻帧之间的间隔之和的值。

5.根据权利要求1所述的通信系统，

其中所述发送设备与发送时钟周期同步地发送所述帧，

其中所述接收设备与接收时钟周期同步地接收所述帧，

其中所述发送设备包括：

保持第二数据的第一缓冲器，所述第二数据被存储在所述帧的报头区域和有效载荷区域中；和

帧生成电路，按照时间顺序生成所述帧，同时顺序地确定在每个发送时钟周期上的所述帧中的数据，

其中，所述帧生成电路包括：

第一数据计数器，以由预设周期计数定义的间隔循环地计数所述发送时钟周期；和

数据选择电路，当所述第一数据计数器的计数是不同于第一值的值时，将所述帧中的数据确定为从所述第一缓冲器读取的所述第二数据，并且当所述第一数据计数器的计数是所述第一值时，将所述帧中的数据确定为所述第一数据，以及

其中所述接收设备包括：

保持所述第二数据的第二缓冲器；

第二数据计数器，以由与所述第一数据计数器相同的周期计数定义的间隔来周期性地对所述接收时钟周期进行计数；和

数据分配电路，当所述第二数据计数器的计数是不同于所述第一值的值时，将在相关联的接收时钟周期上接收的所述帧中的数据写入到所述第二缓冲器作为所述第二数据，并且当所述第二数据计数器的计数是所述第一值时，提取所述在相关联的接收时钟周期上接收的所述帧中的数据作为所述第一数据。

6.根据权利要求5所述的通信系统，

其中所述第一数据比所述第二数据更紧急。

7.根据权利要求5所述的通信系统，

其中所述发送设备中的所述帧生成电路还针对从所述数据选择电路输出的数据计算检错码，并将计算的值存储在所述帧的检错码区域中。

8.根据权利要求5所述的通信系统，

其中由所述发送设备中的所述数据选择电路选择的所述第一数据和所述第二数据都由比特宽度相等的多个比特形成，

其中所述发送设备中的所述帧生成电路在针对每一帧终止所述第一数据的插入的周期上、在所述第一数据中的所述比特之一的位置处存储预定逻辑电平的最终数据标志，以及

其中所述接收设备在检测到所述预定逻辑电平的所述最终数据标志之后，禁止从每一帧提取所述第一数据。

9.一种半导体设备，包括：

发送电路，生成符合以太网标准的帧并将生成的所述帧发送到所述设备的外部；

其中所述发送电路包括：

保持第二数据的缓冲器，所述第二数据将被存储在所述帧的报头区域和有效载荷区域中；和

帧生成电路，按时间顺序生成所述帧，同时顺序地确定在每个时钟周期上的所述帧中的数据，以及

其中，所述帧生成电路包括：

数据计数器，以由预设周期计数定义的间隔循环地计数所述时钟周期；和

数据选择电路，当所述数据计数器的计数是不同于第一值的值时，将所述帧中的数据确定为从所述缓冲器读取的所述第二数据，并且当所述数据计数器的计数是所述第一值时，将所述帧中的数据确定为第一数据，所述第一数据不同于所述第二数据。

10.根据权利要求9所述的半导体设备，

其中所述第一数据比所述第二数据更紧急。

11.根据权利要求9所述的半导体设备，

其中所述帧生成电路还包括检错码计算电路，所述检错码计算电路针对从所述数据选择电路输出的数据计算检错码，并将计算的值存储在所述帧的检错码区域中。

12.根据权利要求9所述的半导体设备，

其中，当要从所述缓冲器读取的所述第二数据从所述报头区域中的数据变为所述有效载荷区域中的数据时，所述数据计数器开始计数操作。

13.根据权利要求12所述的半导体设备，

其中所述发送电路还包括数据输入节点和数据有效输入节点，

其中所述数据输入节点在预定时段期间输入所述第二数据，并且在除了所述预定时段以外的时段期间输入与空闲状态有关的数据，

其中所述数据有效输入节点输入数据有效信号，所述数据有效信号在所述预定时段期间处于第一逻辑电平并且在除所述预定时段以外的时段期间处于第二逻辑电平，

其中所述缓冲器包括：

第一FIFO(先入先出)缓冲器，具有用于预定数量的时钟周期的容量，并且在每个时钟周期上获取在所述数据有效输入节点处的所述数据有效信号；和

第二FIFO缓冲器，具有用于与所述第一FIFO缓冲器相同数量的时钟周期的容量，并且在每个时钟周期上获取在所述数据输入节点处的数据，

其中所述帧生成电路还包括报头计数器，所述报头计数器在从所述第一FIFO缓冲器读取的所述数据有效信号从所述第二逻辑电平变为所述第一逻辑电平时开始计数操作，并且基于所述报头区域的数据长度来对所述时钟周期的数量进行计数，以及

其中当所述报头计数器完成所述计数操作时，所述数据计数器开始计数操作。

14.根据权利要求9所述的半导体设备，

其中所述第一值是多个连续计数。

15.根据权利要求9所述的半导体设备，

其中由所述数据选择电路选择的所述第一数据和所述第二数据都由比特宽度相等的多个比特形成，以及

其中所述帧生成电路在针对每一帧终止所述第一数据的插入的周期上、在所述第一数据中的所述比特之一的位置处存储预定逻辑电平的最终数据标志。

16.一种半导体设备，包括：

接收电路，在每个时钟周期上按时间顺序接收符合以太网标准的帧，

其中所述接收电路包括：

保持第二数据的缓冲器，所述第二数据被存储在所述帧的报头区域和有效载荷区域中；和

数据计数器，以由预设周期计数定义的间隔来周期性地计数所述时钟周期，以及

数据分配电路，当所述数据计数器的计数是不同于第一值的值时，将在相关联的时钟周期上接收的所述帧中的数据写入所述缓冲器作为所述第二数据，并且当所述数据计数器的计数是所述第一值时，提取在所述相关联的时钟周期上接收的所述帧中的数据作为第一数据，所述第一数据不同于所述第二数据。

17.根据权利要求16所述的半导体设备，

其中所述第一数据比所述第二数据更紧急。

18.根据权利要求16所述的半导体设备，

其中，当将要由所述数据分配电路分配的所述第二数据从所述报头区域中的数据变为所述有效载荷区域中的数据时，所述数据计数器开始计数操作。

19.根据权利要求18所述的半导体设备，

其中所述接收电路还包括帧数据接收节点、数据有效接收节点和报头计数器，

其中所述帧数据接收节点在预定时段期间接收所述帧，并且在除所述预定时段以外的时段期间接收与空闲状态有关的数据，

其中所述数据有效接收节点接收数据有效信号，所述数据有效信号在所述预定时段期间处于第一逻辑电平并且在除所述预定时段以外的时段期间处于第二逻辑电平，

其中所述报头计数器在所述数据有效信号从所述第二逻辑电平变为所述第一逻辑电平时开始计数操作，并且基于所述报头区域的数据长度来对所述时钟周期的数目进行计数，以及

其中当所述报头计数器完成所述计数操作时，所述数据计数器开始计数操作。

20.根据权利要求19所述的半导体设备，

其中所述接收电路还包括：

第一延迟电路，将由所述数据有效接收节点接收的所述数据有效信号延迟K个周期，并输出延迟的所述数据有效信号，所述K个周期等同于基于用于所述帧的所述检错码的数据长度的时钟周期；

第二延迟电路，将由所述帧数据接收节点接收的所述帧延迟所述K个周期，并输出延迟的所述帧；和

屏蔽信号生成电路，当由所述数据有效接收节点接收的所述数据有效信号从第一逻辑电平转换到所述第二逻辑电平时，开始输出用于所述K个周期的屏蔽信号，以及

其中当所述数据计数器的计数值是所述第一值并且所述屏蔽信号未被输出时，所述数据分配电路提取延迟的所述帧中的数据作为所述第一数据，并且当输出所述屏蔽信号时，禁止提取所述第一数据。