CN108563588A - 基于fpga的有源配电网实时仿真器多速率接口设计方法 - Google Patents

Abstract

基于FPGA的有源配电网实时仿真器多速率接口设计方法，包括：1)将各子系统信息下载到对应FPGA中，子系统m与子系统n相连，子系统m的仿真步长是子系统n仿真步长的整数倍；2)设置仿真时刻t＝0，启动仿真；3)仿真时间向前推进一个步长，t＝t+Δt；4)各子系统完成仿真计算并交互仿真接口数据；5)子系统m将接收到的仿真接口数据送入平均单元，子系统n将接收到的仿真接口数据送入插值单元；6)判断物理时间是否达到t，如达到则进入7)，否则实时仿真器待机至t后，进入7)；7)判断仿真时间t是否达到仿真终了时刻，如达到则仿真结束，否则返回3)。本发明的多速率接口设计方法，有效提高了基于多FPGA的有源配电网实时仿真器的仿真速度。

Description

基于FPGA的有源配电网实时仿真器多速率接口设计方法

技术领域

本发明涉及一种实时仿真器多速率接口。特别是涉及一种基于FPGA的有源配电网实时仿真器多速率接口设计方法。

背景技术

随着分布式电源、储能装置、微电网等各种配电侧资源的大量接入，有源配电网的组织形态和运行特征发生了较为深刻而持久地变化。有源配电网的这些变化使其在规划设计、运行优化、保护控制、仿真分析等方面与传统配电系统相比均存在较大的差异与挑战。在仿真计算层面，有源配电系统中广泛接入的各种分布式电源、储能、电力电子装置等新型设备使得其自身的动态特性更加复杂，针对传统配电网的稳态仿真分析已不能满足需求，需要借助精细的暂态仿真来深入了解有源配电网的运行机理与动态特征。在此基础上，有源配电网详细动态特性的分析与研究还需要实现实时仿真的功能需求，尤其是对各种控制器、保护装置、智能终端、新型能量管理系统等的试验、测试均需要在硬件在环(hardware-in-the-loop，HIL)的环境中进行。目前，国外开发的商业实时仿真器有RTDS、ARENE、HYPERSIM、NETOMAC、RT-LAB等，这些实时仿真器全部采用DSP(Digital SignalProcessor)、CPU(Central Processing Unit)、PowerPC等串行处理器作为底层硬件计算资源，通过多个处理器的并行计算，从而达到实时仿真的计算能力。

有源配电网复杂的网络结构和庞大的系统规模对实时仿真器的仿真精度、计算速度、硬件资源等提出了新的挑战。在有源配电网中，电力电子开关具有高频动作特性，对该类元件的仿真需要较小的仿真步长；分布式电源及储能元件自身的控制器、电力电子变流器的控制器等建模进一步增加了系统的仿真规模，给硬件计算资源带来了较大的负担。基于串行处理器的实时仿真器囿于信号处理速度、物理结构的限制，实时仿真计算能力较为有限，同时，多个处理器之间数据的传输延时限制了仿真步长的选择与数值稳定性。

FPGA具有大量并行底层结构，分布式内存，可实现深度并行计算；同时采用流水线操作的方式，提高了数字信号的处理速度。FPGA自身的I/O资源丰富，包括全双工LVDS通道、用户自定义I/O接口、高速收发器等，可实现大量数据的板级交互。随着FPGA技术的发展，其集成的高速收发器可实现14.1Gbps的数据传输速率，使得多FPGA之间的高速通讯成为可能，为大规模有源配电网实时仿真的奠定了坚实的基础。

根据有源配电网结构特征，通过系统分割、并行求解以降低解算规模，将分割后各子系统的求解任务分配到多片FPGA上，是提升计算速度、保证仿真实时性的有效手段。考虑到分割后的各子系统可能具有不同时间尺度的动态特性，如果整个系统采用相同的仿真步长，则步长大小的选择会受到快子系统时间常数的限制，难以保证仿真的实时性。另一方面，各子系统的求解规模以及解算难易程度不同，实际解算时间往往不同，如果设置统一的仿真步长，则各FPGA会相互等待至所有FPGA完成解算任务，造成时间冗余，增加仿真时间。针对不同子系统，采用与之相适应的仿真步长，可有效节省整个系统的仿真时间，满足实时仿真需求。同时，需要与之相适应的多速率仿真接口以实现多速率仿真功能。

发明内容

本发明所要解决的技术问题是，提供一种能够满足多速率实时仿真算法需求的基于FPGA的有源配电网实时仿真器多速率接口设计方法。

本发明所采用的技术方案是：一种基于FPGA的有源配电网实时仿真器多速率接口设计方法，包括如下步骤：

1)在由N个FPGA构成的有源配电网实时仿真器的上位机中，其中N>1，将待仿真的有源配电系统依据拓扑连接关系及FPGA的计算资源，采用贝瑞隆线路模型解耦后，划分为N个子系统，读取各子系统元件的基本参数，形成各子系统电气部分的节点电导矩阵和控制部分的计算矩阵，将各子系统的相关信息分别下载到对应的FPGA中，每个子系统对应一个FPGA，根据各子系统的实际解算时间进行降序排列，各子系统的编号为1到N，设置第i个FPGA的仿真步长为t_i，第j个FPGA的仿真步长为t_j，其中i＝1，2，…，N，j＝i+1，i+2，…，N，且满足t_i＝M_i，jt_j，其中M_i，，j表示第i个FPGA的仿真步长是第j个FPGA的仿真步长的M倍，M_i，j取正整数；

2)定义全部在拓扑上具有直接连接关系的子系统对，j＝i+1，i+2，…，N，若子系统i与子系统j直接相连，则将子系统编号i加入到慢子系统编号的集合φ_s中，将j加入到快子系统编号的集合φ_f中，定义编号m∈φ_s，编号n为集合φ_f中与m一一对应的子系统对的编号；

3)设置仿真器全局仿真步长为Δt，Δt＝t₁，仿真时刻为t；定义：

第m个FPGA在全局仿真步长Δt内的第d个仿真步长t_m内计算得到的第n个FPGA仿真所需的仿真接口数据data_m，n，d(t)的个数为N_m，n，其中仿真接口数据data_m，n，d(t)的表示形式为{a_p(t)}，p＝(d-1)N_m，n+1，(d-1)N_m，n+2，…，(d-1)N_m，n+N_n，n，a_o(t)为仿真接口数据data_m，n，d的第p个数据；

第m个FPGA在全局仿真步长Δt内发送到第n个FPGA的仿真接口数据Data_m，n(t)的个数为第q个仿真步长t_m内发送的仿真接口数据Data_m，n(t)的表示形式为{data_m，n，q(t)}，

第n个FPGA在全局仿真步长Δt内第e个仿真步长t_n内计算得到的第m个FPGA仿真所需的仿真接口数据data_n，m，e(t)的个数为N_n，m，其中仿真接口数据data_n，m，e(t)的表示形式为{b_r(t)}，r＝(e-1)N_n，m+1，(e-1)N_n，m+2，…，(e-1)N_n，m+N_n，m，b_r(t)为仿真接口数据data_n，m，e(t)中的第r个数据；

第n个FPGA在全局仿真步长Δt内发送到第m个FPGA的仿真接口数据Data_n，m(t)的个数为第s个仿真步长t_n内发送的仿真接口数据Data_n，m(t)的表示形式为{data_n，m，s(t)}，

整个实时仿真器以时钟clk驱动；

4)初始化仿真器，并设置仿真时刻t＝0，启动仿真；

5)仿真时间向前推进一个步长，t＝t+Δt；第m个FPGA利用从自身的平均单元中读取的仿真所需的数据，完成步仿真计算任务后，将计算得到的仿真接口数据Data_m，n(t)发送到第n个FPGA；第n个FPGA利用从自身的插值单元中读取的仿真所需的数据，完成步仿真计算任务后，将计算得到的仿真接口数据Data_n，m(t)发送到第m个FPGA；

6)第m个FPGA完成接收第n个FPGA发送的仿真接口数据Data_n，m(t)后，将仿真接口数据Data_n，m(t)送入自身的平均单元进行处理，得到平均数据；第n个FPGA完成接收第m个FPGA发送的仿真接口数据Data_m，n(t)后，将仿真接口数据Data_m，n(t)送入自身的插值单元进行处理，得到插值数据；

7)判断物理时间是否达到仿真时刻t，如达到仿真时刻t，则进入下一步，否则实时仿真器待机至仿真时刻t后，进入下一步；

8)判断仿真时刻t是否达到设定的仿真终了时刻T，如达到设定的仿真终了时刻T，则仿真结束，否则返回步骤3)。

步骤5)和步骤6)中所述的插值单元，是由随机存储器RAM_m，n，1、RAM_m，n，2、RAM_m，n，3和RAM_m，n，4，只读存储器ROM_m，n和先入先出队列FIFO_m，n，1构成，利用仿真接口数据Data_m，n(t-Δt)的最后N_n，m个仿真接口数据与仿真接口数据Data_m，n(t)进行次两点线性插值运算，第g次插值运算得到的插值数据为：

其中具体实现方式为：将Data_m，n(t)写入RAM_m，n，1中，将Data_m，n(t-Δt)的最后N_m，n个仿真接口数据与Data_m，n(t)的前个仿真接口数据{data_m，n，l(t)}依次写入RAM_m，n，2中，其中分别从RAM_m，n，1与RAM_m，n，2中读出所有仿真接口数据，得到与计算并将得到的结果写入RAM_m，n，3中，将写入RAM_m，n，4中，ROM_m，n中存储的数据的格式为{X_c}，其中X_c中各元素的个数等于N_m，n；读取ROM_m，n中存储的数据分别将RAM_m，n，3与RAM_m，n，4中的数据依次按每N_m，n个数据为一组重复读取次，得到与计算：并将得到的结果写入FIFO_m，n，1中，读取FIFO_m，n，1中的数据，得到插值数据。

步骤5)和步骤6)中所述的平均单元，是由随机存储器RAM_n，m，5，累加器，先入先出队列FIFO_n，m，2，FIFO_n，m，3构成，将仿真接口数据Data_n，m(t)进行次平均运算，第h次平均运算得到的平均数据为：

其中具体实现方式为：将Data_n，m(t)写入FIFO_n，m，2中，从FIFO_n，m，2中读出数据Data_n，m(t)后写入RAM_n，m，5，RAM_n，m，5的读地址addr_r为：

从RAM_n，m，5中读出全部数据，得到将依次按每个数据为一组送入累加器中进行累加，得到个数据Data_sum，计算并将得到的结果写入FIFO_n，m，3中，读取FIFO_n，m，3中的数据，得到平均数据。

本发明的基于FPGA的有源配电网实时仿真器多速率接口设计方法，充分考虑了FPGA自身的硬件特点和有源配电网的结构特性，面向多速率仿真算法有效地实现了有源配电网实时多速率仿真的各种功能需求，为实现基于FPGA的大规模有源配电网实时仿真奠定了基础。

附图说明

图1是插值单元设计图；

图2是平均单元设计图；

图3是一种基于FPGA的有源配电网实时仿真器多速率接口设计的流程图；

图4是基于FPGA的有源配电网实时仿真平台；

图5是含光伏、蓄电池的有源配电网测试算例；

图6是光伏/蓄电池单元详细结构；

图7是单级式光伏单元详细结构；

图8是光伏/蓄电池单元直流电压V_{PV/Battery,dc}仿真结果图；

图9是光伏单元1光伏输出有功功率P_PV1仿真结果图；

图10是光伏单元2并网点A相电流I_PV2,a仿真结果图；

图11是光伏单元2并网点A相电压V_PV2,a仿真结果图。

具体实施方式

下面结合实施例和附图对本发明的基于FPGA的有源配电网实时仿真器多速率接口设计方法做出详细说明。

本发明的基于FPGA的有源配电网实时仿真器多速率接口设计方法，属于电力系统仿真领域，特别适用于有源配电网实时仿真领域。

如图3所示，本发明的基于FPGA的有源配电网实时仿真器多速率接口设计方法，包括如下步骤：

1)在由N个FPGA构成的有源配电网实时仿真器的上位机中，其中N>1，将待仿真的有源配电系统依据拓扑连接关系及FPGA的计算资源，采用贝瑞隆线路模型解耦后，划分为N个子系统，读取各子系统元件的基本参数，形成各子系统电气部分的节点电导矩阵和控制部分的计算矩阵，将各子系统的相关信息分别下载到对应的FPGA中，每个子系统对应一个FPGA，根据各子系统的实际解算时间进行降序排列，各子系统的编号为1到N，设置第i个FPGA的仿真步长为t_i，第j个FPGA的仿真步长为t_j，其中i＝1，2，…，N，j＝i+1，i+2，…，N，且满足t_i＝M_i，jt_j，其中M_i，j表示第i个FPGA的仿真步长是第j个FPGA的仿真步长的M倍，M_i，j取正整数；

2)定义全部在拓扑上具有直接连接关系的子系统对，j＝i+1，i+2，…，N，若子系统i与子系统j直接相连，则将子系统编号i加入到慢子系统编号的集合φ_s中，将j加入到快子系统编号的集合φ_f中，定义编号m∈φ_s，编号n为集合φ_f中与m一一对应的子系统对的编号；

3)设置仿真器全局仿真步长为Δt，Δt＝t₁，仿真时刻为t；定义：

第m个FPGA在全局仿真步长Δt内的第d个仿真步长t_m内计算得到的第n个FPGA仿真所需的仿真接口数据data_m，n，d(t)的个数为N_m，n，其中仿真接口数据datam，n，d(t)的表示形式为{a_p(t)}，p＝(d-1)N_m，n+1，(d-1)N_m，n+2，…，(d-1)N_m，n+N_m，n，a_p(t)为仿真接口数据data_m，n，d的第p个数据；

第m个FPGA在全局仿真步长Δt内发送到第n个FPGA的仿真接口数据Data_m，n(t)的个数为第q个仿真步长t_m内发送的仿真接口数据Data_m，n(t)的表示形式为{data_m，n，q(t)}，

第n个FPGA在全局仿真步长Δt内第e个仿真步长t_n内计算得到的第m个FPGA仿真所需的仿真接口数据data_n，m，e(t)的个数为N_n，m，其中仿真接口数据data_n，m，e(t)的表示形式为{b_r(t)}，r＝(e-1)N_n，m+1，(e-1)N_n，m+2，…，(e-1)N_n，m+N_n，m，b_r(t)为仿真接口数据data_n，m，e(t)中的第r个数据；

第n个FPGA在全局仿真步长Δt内发送到第m个FPGA的仿真接口数据Data_n，m(t)的个数为第s个仿真步长t_n内发送的仿真接口数据Data_n，m(t)的表示形式为{data_n，m，s(t)}，

整个实时仿真器以时钟clk驱动；

4)初始化仿真器，并设置仿真时刻t＝0，启动仿真；

5)仿真时间向前推进一个步长，t＝t+Δt；第m个FPGA利用从自身的平均单元中读取的仿真所需的数据，完成步仿真计算任务后，将计算得到的仿真接口数据Data_m，n(t)发送到第n个FPGA；第n个FPGA利用从自身的插值单元中读取的仿真所需的数据，完成步仿真计算任务后，将计算得到的仿真接口数据Data_n，m(t)发送到第m个FPGA；

6)第m个FPGA完成接收第n个FPGA发送的仿真接口数据Data_n，m(t)后，将仿真接口数据Data_n，m(t)送入自身的平均单元进行处理，得到平均数据；第n个FPGA完成接收第m个FPGA发送的仿真接口数据Data_m，n(t)后，将仿真接口数据Data_m，n(t)送入自身的插值单元进行处理，得到插值数据；

7)判断物理时间是否达到仿真时刻t，如达到仿真时刻t，则进入下一步，否则实时仿真器待机至仿真时刻t后，进入下一步；

8)判断仿真时刻t是否达到设定的仿真终了时刻T，如达到设定的仿真终了时刻T，则仿真结束，否则返回步骤3)。

上述步骤5)和步骤6)中所述的插值单元，如图1所示，是由随机存储器RAM_m，n，1，RAM_m，n，2，RAM_m，n，3，RAM_m，n，4，只读存储器ROM_m，n和先入先出队列FIFO_m，n，1构成，利用仿真接口数据Data_m，n(t-Δt)的最后N_n，m个仿真接口数据与仿真接口数据Data_m，n(t)进行次两点线性插值运算，第g次插值运算得到的插值数据为：

其中具体实现方式为：将Data_m，n(t)写入RAM_m，n，1中，将Data_m，n(t-Δt)的最后N_m，n个仿真接口数据与Data_m，n(t)的前个仿真接口数据{data_m，n，l(t)}依次写入RAM_m，n，2中，其中分别从RAM_m，n，1与RAM_m，n，2中读出所有仿真接口数据，得到与计算并将得到的结果写入RAM_m，n，3中，将写入RAM_m，n，4中，ROM_m，n中存储的数据的格式为{X_c}，其中X_c中各元素的个数等于N_m，n；读取ROM_m，n中存储的数据分别将RAM_m，n，3与RAM_m，n，4中的数据依次按每N_m，n个数据为一组重复读取次，得到与计算：并将得到的结果写入FIFO_m，n，1中，读取FIFO_m，n，1中的数据，得到插值数据。

上述步骤5)和步骤6)中所述的平均单元，如图2所示，是由随机存储器RAM_n，m，5，累加器，先入先出队列FIFO_n，m，2，FIFO_n，m，3构成，将仿真接口数据Data_n，m(t)进行次平均运算，第h次平均运算得到的平均数据为：

其中具体实现方式为：将Data_n，m(t)写入FIFO_n，m，2中，从FIFO_n，m，2中读出数据Data_n，m(t)后写入RAM_n，m，5，RAM_n，m，5的读地址addr_r为：

从RAM_n，m，5中读出全部数据，得到将依次按每个数据为一组送入累加器中进行累加，得到个数据Data_sum，计算并将得到的结果写入FIFO_n，m，3中，读取FIFO_n，m，3中的数据，得到平均数据。

下面给出具体实例：

本发明实施例中基于多FPGA的实时仿真器采用四块Altera公司的Stratix V系列FPGA5SGSMD5K2F40C2N及其配套官方开发板完成含光伏发电系统的有源配电网实时仿真。仿真平台如图4所示，FPGA1同时与其余三块FPGA通讯，FPGA2、FPGA3、FPGA4之间无数据交互。各开发板之间采用光纤实现通讯。整个实时仿真器通过125MHz的时钟驱动，FPGA之间单通道数据传输速率为2500Mbps。

测试算例为含光伏、蓄电池的IEEE 33节点系统，如图5所示，在IEEE 33节点系统的节点18、22、33处分别接入光伏/蓄电池单元和两个结构相同的单级式光伏发电单元，光伏/蓄电池单元的详细结构如图6所示，光伏发电单元的详细结构如图7所示。光伏电池采用单二极管等效电路模拟，蓄电池采用通用等效电路模型。光伏/蓄电池单元中，蓄电池通过DC/DC换流器与光伏电池并于直流母线，光伏电池采用双极形式，其DC/DC为Boost升压电路，光伏电压参考值设为750V。蓄电池组中的DC/DC采用双向Boost/Buck电路，当蓄电池放电时为Boost升压电路模式，当蓄电池充电时为Buck降压电路模式，蓄电池组用于维持母线电压恒定，母线电压参考值设置为750V，逆变器采用PQ控制，维持整个混合系统的输出有功和无功功率恒定。光伏单元1和光伏单元2结构参数相同，逆变器采用V_dc-Q控制，无功功率参考值设为0Var。仿真场景设置为2.0s时光伏单元2并网点发生A相接地短路故障。

整个算例在多FPGA实时仿真器上进行仿真，其中IEEE 33节点系统占用FPGA1，三个光伏发电单元分别占用FPGA2、FPGA3和FPGA4。光伏/蓄电池系统、光伏发电单元的仿真步长均设置为4μs，IEEE 33节点系统的仿真步长设置为8μs。

基于FPGA的实时仿真器与商业软件PSCAD/EMTDC的仿真结果对比如图8～图11所示，PSCAD/EMTDC采用单一仿真步长4μs。从图中可以看出，两个仿真系统给出的结果基本一致，从而验证了本专利提出的一种基于FPGA的有源配电网实时仿真器多速率接口设计的正确性与有效性。

Claims (3)

1.一种基于FPGA的有源配电网实时仿真器多速率接口设计方法，其特征在于，包括如下步骤：

1)在由N个FPGA构成的有源配电网实时仿真器的上位机中，其中N>1，将待仿真的有源配电系统依据拓扑连接关系及FPGA的计算资源，采用贝瑞隆线路模型解耦后，划分为N个子系统，读取各子系统元件的基本参数，形成各子系统电气部分的节点电导矩阵和控制部分的计算矩阵，将各子系统的相关信息分别下载到对应的FPGA中，每个子系统对应一个FPGA，根据各子系统的实际解算时间进行降序排列，各子系统的编号为1到N，设置第i个FPGA的仿真步长为t_i，第j个FPGA的仿真步长为t_j，其中i＝1，2，…，N，j＝i+1，i+2，…，N，且满足t_i＝M_i，jt_j，其中M_i，j表示第i个FPGA的仿真步长是第j个FPGA的仿真步长的M倍，M_i，j取正整数；

2)定义全部在拓扑上具有直接连接关系的子系统对，若子系统i与子系统j直接相连，则将子系统编号i加入到慢子系统编号的集合中，将j加入到快子系统编号的集合中，定义编号编号n为集合中与m一一对应的子系统对的编号；

3)设置仿真器全局仿真步长为Δt，Δt＝t₁，仿真时刻为t；定义：

第m个FPGA在全局仿真步长Δt内的第d个仿真步长t_m内计算得到的第n个FPGA仿真所需的仿真接口数据data_m，n，d(t)的个数为N_m，n，其中仿真接口数据data_m，n，d(t)的表示形式为{a_p(t)}，p＝(d-1)N_m，n+1，(d-1)N_m，n+2，…，(d-1)N_m，n+N_m，n，a_p(t)为仿真接口数据data_m，n，d的第p个数据；

第m个FPGA在全局仿真步长Δt内发送到第n个FPGA的仿真接口数据Data_m，n(t)的个数为第q个仿真步长t_m内发送的仿真接口数据Data_m，n(t)的表示形式为{data_m，n，q(t)}，

第n个FPGA在全局仿真步长Δt内第e个仿真步长t_n内计算得到的第m个FPGA仿真所需的仿真接口数据data_n，m，e(t)的个数为N_n，m，其中仿真接口数据data_n，m，e(t)的表示形式为{b_r(t)}，r＝(e-1)N_n，m+1，(e-1)N_n，m+2，…，(e-1)N_n，m+N_n，m，b_r(t)为仿真接口数据data_n，m，e(t)中的第r个数据；

第n个FPGA在全局仿真步长Δt内发送到第m个FPGA的仿真接口数据Data_n，m(t)的个数为第s个仿真步长t_n内发送的仿真接口数据Data_n，m(t)的表示形式为{data_n，m，s(t)}，

整个实时仿真器以时钟clk驱动；

4)初始化仿真器，并设置仿真时刻t＝0，启动仿真；

5)仿真时间向前推进一个步长，t＝t+Δt；第m个FPGA利用从自身的平均单元中读取的仿真所需的数据，完成步仿真计算任务后，将计算得到的仿真接口数据Data_m，n(t)发送到第n个FPGA；第n个FPGA利用从自身的插值单元中读取的仿真所需的数据，完成步仿真计算任务后，将计算得到的仿真接口数据Data_n，m(t)发送到第m个FPGA；

6)第m个FPGA完成接收第n个FPGA发送的仿真接口数据Data_n，m(t)后，将仿真接口数据Data_n，m(t)送入自身的平均单元进行处理，得到平均数据；第n个FPGA完成接收第m个FPGA发送的仿真接口数据Data_m，n(t)后，将仿真接口数据Data_m，n(t)送入自身的插值单元进行处理，得到插值数据；

7)判断物理时间是否达到仿真时刻t，如达到仿真时刻t，则进入下一步，否则实时仿真器待机至仿真时刻t后，进入下一步；

8)判断仿真时刻t是否达到设定的仿真终了时刻T，如达到设定的仿真终了时刻T，则仿真结束，否则返回步骤3)。

2.根据权利要求1所述的基于FPGA的有源配电网实时仿真器多速率接口设计方法，其特征在于，步骤5)和步骤6)中所述的插值单元，是由随机存储器RAM_m，n，1、RAM_m，n，2、RAM_m，n，3和RAM_m，n，4，只读存储器ROM_m，n和先入先出队列FIFO_m，n，1构成，利用仿真接口数据Data_m，n(t-Δt)的最后N_n，m个仿真接口数据与仿真接口数据data_m，n(t)进行次两点线性插值运算，第g次插值运算得到的插值数据为：

其中具体实现方式为：将Data_m，n(t)写入RAM_m，n，1中，将Data_m，n(t-Δt)的最后N_m，n个仿真接口数据与Data_m，n(t)的前个仿真接口数据{data_m，n，l*t)}依次写入RAM_m，n，2中，其中分别从RAM_m，n，1与RAM_m，n，2中读出所有仿真接口数据，得到与计算 并将得到的结果写入RAM_m，n，3中，将写入RAM_m，n，4中，ROM_m，n中存储的数据的格式为{X_c}，其中 X_c中各元素的个数等于N_m，n；读取ROM_m，n中存储的数据分别将RAM_m，n，3与RAM_m，n，4中的数据依次按每N_m，n个数据为一组重复读取次，得到与计算：并将得到的结果写入FIFO_m，n，1中，读取FIFO_m，n，1中的数据，得到插值数据。

3.根据权利要求1所述的基于FPGA的有源配电网实时仿真器多速率接口设计方法，其特征在于，步骤5)和步骤6)中所述的平均单元，是由随机存储器RAM_n，m，5，累加器，先入先出队列FIFO_n，m，2，FIFO_n，m，3构成，将仿真接口数据Data_n，m(t)进行次平均运算，第h次平均运算得到的平均数据为：

其中具体实现方式为：将Data_n，m(t)写入FIFO_n，m，2中，从FIFO_n，m，2中读出数据Data_n，m(t)后写入RAM_n，m，5，RAM_n，m，5的读地址addr_r为：

从RAM_n，m，5中读出全部数据，得到将依次按每个数据为一组送入累加器中进行累加，得到个数据Data_sum，计算并将得到的结果写入FIFO_n，m，3中，读取FIFO_n，m，3中的数据，得到平均数据。