CN108563283A - 一种实时时钟监控和系统唤醒的装置 - Google Patents

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Abstract

本发明提出一种实时时钟监控和系统唤醒的装置，采用可编程逻辑芯片FPGA和晶振实现，其中晶振可以提供不受干扰的时钟信号；可编程逻辑芯片FPGA内具有两个计数器W_CNT和M_CNT；其中计数器W_CNT使用被监控的工作时钟信号工作，计数器M_CNT使用晶振提供的不受干扰的时钟信号工作；当计数器W_CNT时钟计数溢出时，输出一个脉冲控制清除信号clr来异步清零或者置位M_CNT计数器；当计数器M_CNT时钟计数满或者为零溢出时，输出一个脉冲复位信号RST。本发明能够在系统工作时钟丧失时使系统处于稳定的复位状态，在工作时钟恢复时，能解除复位重新开始工作。本发明的优点是：电路简单，可靠性高，易服用，易扩展。

Description

一种实时时钟监控和系统唤醒的装置
技术领域
本发明涉及可编程逻辑的安全应用领域，具体为一种实时时钟监控和系统唤醒的装置，实现对数字电路系统的工作时钟的监控和系统重新唤醒，应用于民用航空数字系统的安全策略方面。
背景技术
在民用航空领域，数字电路系统以及可编程逻辑芯片广泛应用。这些核心功能数字系统通常有高安全性要求。目前，申请人发现现在民用航空的机载数字电路在工作时钟失效后，会引起数字系统功能失效，但现有的机载数字电路系统并没有对该工作时钟进行实时监控，一旦机载数字电路工作时钟失效，可能会进一步导致意想不到的后果，所以从高安全性角度考虑，需要提出了这样一种需求：在由于工作时钟失效引起数字系统功能失效时，需要上报工作状态给飞行员，同时外部电路工作正常时钟再次恢复的时候，系统能再次恢复正常工作。
目前的机载数字电路系统尚无法满足上述需求。
发明内容
为解决现有技术存在的问题，本发明提出一种实时时钟监控和系统唤醒的装置，作为对机载数字电路系统的监控手段，也是对数字电路系统失效后的安全处理策略。主要由一个外部连接高可靠性晶振的可编程逻辑芯片FPGA实现，由该高可靠性晶振提供不受干扰的高可靠性的时钟信号。将被监控的时钟输出给可编程逻辑芯片后，在FPGA内部设计相应的安全电路，当被监控的时钟失效时，该电路将输出复位信号，复位外部系统、可编程逻辑内部数字系统。
本发明的技术方案为：
所述一种实时时钟监控和系统唤醒的装置，其特征在于：采用可编程逻辑芯片FPGA和晶振实现，其中晶振可以提供不受干扰的时钟信号；
所述可编程逻辑芯片FPGA内具有两个计数器W_CNT和M_CNT；其中计数器W_CNT使用被监控的工作时钟信号工作，计数器M_CNT使用晶振提供的不受干扰的时钟信号工作；当计数器W_CNT时钟计数满或者为零溢出时，计数器M_CNT时钟计数未溢出；
当计数器W_CNT时钟计数溢出时，输出一个脉冲控制清除信号clr来异步清零或者置位M_CNT计数器；当计数器M_CNT时钟计数满或者为零溢出时，输出一个脉冲复位信号RST，复位外部系统和/或可编程逻辑内部数字系统。
进一步的优选方案，所述一种实时时钟监控和系统唤醒的装置，其特征在于：被监控的工作时钟信号频率比晶振提供的不受干扰的时钟信号频率高。
进一步的优选方案，所述一种实时时钟监控和系统唤醒的装置，其特征在于：计数器M_CNT的位宽比计数器W_CNT的位宽更宽。
进一步的优选方案，所述一种实时时钟监控和系统唤醒的装置，其特征在于：当被监控的工作时钟信号在失效后有恢复时，CLR信号有效，RST信号不再输出。
有益效果
本发明由一个外部连接高可靠性晶振的可编程逻辑芯片实现。将被监控的时钟输出给可编程逻辑芯片后，在FPGA内部设计两个计数器组成的安全电路，当被监控的时钟失效时，该电路将输出复位信号，复位外部系统或者可编程逻辑内部数字系统。本发明能够在系统工作时钟丧失时使系统处于稳定的复位状态，在工作时钟恢复时，能解除复位重新开始工作。本发明的优点是：电路简单，可靠性高，易服用，易扩展。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1：本发明的示意图；
图2：可编程逻辑芯片内部安全电路示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
本发明的主要思路是在可编程逻辑芯片FPGA外部连接一个能提供不受干扰的高可靠性时钟的晶振。在可编程逻辑芯片内部实现两个计数器，其中一个计数器采用被监控工作时钟工作，为了方便描述这里命名为W_CNT。每个时钟计数器W_CNT增加1或者减少1，计数器W_CNT计数满或者为零溢出时，输出一个高或者低有效的脉冲控制信号CLR，异步清零或者置位另一个计数器(为了方便描述我们命名为M_CNT)；另外一个计数器M_CNT采用高可靠性时钟计数，每个时钟计数器M_CNT加一或者减一。该计数器M_CNT计满或者为零溢出时，输出一个高有效或者低有效的脉冲信号作为复位信号。
可以通过设置M_CNT计数器位宽比W_CNT计数器宽，而且被监控的工作时钟信号频率比晶振提供的不受干扰的时钟信号频率高，使计数器W_CNT的溢出时间比计数器M_CNT的溢出时间短。所以被监控的工作时钟正常工作时，会不断的清零或者置位M_CNT，使其无法溢出。而工作时钟丧失时，计数器M_CNT溢出输出RST信号。工作时钟在丧失后又恢复时，CLR信号有效，RST信号不再输出。另外可编程逻辑芯片中的两个计数器或者任意一个计数器的输出可以采用三模冗余的方式。
如图1所示，本实施例中以FPGA完成图像处理的系统为例，在FPGA芯片外部，连接被监控的工作时钟Fast_clk和高可靠性的监控时钟Slow_clk。
在FPGA内部产生一个8位的计数器W_CNT，W_CNT计数器使用Fast_clk时钟工作，每个时钟计数值增加1。当W_CNT计数器计满255时输出一个时钟周期的高电平的清除信号CLR。
同时在FPGA内部产生一个10位的计数器M_CNT，M_CNT计数器使用Slow_clk时钟工作，每个时钟计数值增加1。CLR信号作为M_CNT的异步清零信号，当CLR为高时，M_CNT计数器计数值被清除。当M_CNT计数器计满1023时输出一个时钟周期的高电平的复位信号RST。
两个计数器同时工作，如果当Fast_clk时钟丧失时，W_CNT计数器不再工作后输出CLR信号为低。M_CNT计数器没有CLR信号复位计数器，计满1023后将输出RST信号为高，复位图像算法处理电路使该电路输出为稳定态。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (4)

1.一种实时时钟监控和系统唤醒的装置，其特征在于：采用可编程逻辑芯片FPGA和晶振实现，其中晶振可以提供不受干扰的时钟信号；
所述可编程逻辑芯片FPGA内具有两个计数器W_CNT和M_CNT；其中计数器W_CNT使用被监控的工作时钟信号工作，计数器M_CNT使用晶振提供的不受干扰的时钟信号工作；当计数器W_CNT时钟计数满或者为零溢出时，计数器M_CNT时钟计数未溢出；
当计数器W_CNT时钟计数溢出时，输出一个脉冲控制清除信号clr来异步清零或者置位M_CNT计数器；当计数器M_CNT时钟计数满或者为零溢出时，输出一个脉冲复位信号RST，复位外部系统和/或可编程逻辑内部数字系统。
2.根据权利要求1所述一种实时时钟监控和系统唤醒的装置，其特征在于：被监控的工作时钟信号频率比晶振提供的不受干扰的时钟信号频率高。
3.根据权利要求1所述一种实时时钟监控和系统唤醒的装置，其特征在于：计数器M_CNT的位宽比计数器W_CNT的位宽更宽。
4.根据权利要求1所述一种实时时钟监控和系统唤醒的装置，其特征在于：当被监控的工作时钟信号在失效后有恢复时，CLR信号有效，RST信号不再输出。
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