CN1202616C - 一种低频时钟监测高频时钟脉冲丢失检测电路 - Google Patents
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Abstract
本发明公开了一种低频时钟监测高频时钟脉冲丢失检测电路,采用一个稳定的监测时钟MCLK,一个计数器A,两个触发器B、C,一个比较器D;计数器A对被检测时钟CLK计数,触发器B记录计数器A的当前状态,触发器C记录计数器A的前一状态,并由比较器D对触发器B、C的输出值做比较,检测时钟丢失,输出ALM为告警输出信号。可实现对各种周期的时钟信号或周期脉冲信号的监测告警。本发明的低频时钟监测高频时钟脉冲丢失检测电路可采用集成电路搭接方式实现,也可采用可编程逻辑器件等多种方式实现。
Description
一、技术领域
本发明属于电子技术领域,涉及一种电路,特别涉及一种低频时钟监测高频时钟脉冲丢失检测电路。
二、背景技术
在通讯、控制等各种系统中,对时钟信号都有严格的要求,当连续有时钟脉冲丢失时,数据传输就会出现问题,从而导致系统故障,所以当出现时钟脉冲丢失时,应通过告警或上报状态要求系统进行故障处理。目前常采用的时钟脉冲丢失检测方法中大多数对检测时钟频率要求太高,要求是被测时钟频率的2倍频,或高于被测时钟频率,例如专利申请号为99127039.8《一种时钟信号脉冲丢失检测电路》:要求计数时钟信号的频率必须高于被检测时钟信号。这样当被测时钟频率很高时,检测频率的选择成为电路实现的瓶颈;并且大多数都是由离散元件组成,不便于调试。
三、发明内容
本发明的目的就是提供一种简单有效,便于实现的低频时钟监测高频时钟脉冲丢失检测电路。
为了实现上述发明目的技术解决方案是一种低频时钟监测高频时钟脉冲丢失检测电路,它引入一个稳定的监测时钟MCLK,一个计数器A,两个触发器B、C,一个比较器D。计数器A对被检测时钟CLK计数,触发器B记录计数器A的当前状态,触发器C记录计数器A的前一状态,由比较器D对触发器B、C的输出值做比较来控制时钟丢失告警输出ALM。
计数器A接收外部的被检测时钟CLK,其输出与触发器B输入相连,触发器B输出与触发器C输入相连,触发器B、触发器C的输出与比较器D的输入相连,监测时钟MCLK作为触发时钟同时连到触发器B、触发器C、比较器D,比较器D的输出ALM为告警输出信号;监测时钟MCLK作为触发器B、C的触发脉冲,建议监测时钟MCLK频率小于或等于被检测时钟CLK频率。若监测时钟MCLK频率等于被检测时钟CLK频率,需要再引入一个计数器E用来消除被检测时钟与监测时钟之间由于精度不同而产生相对抖动所引起的误告警。
采用上述的解决方案,可实现对各种周期的时钟信号进行监测告警。本解决方案可采用集成电路搭接方式实现,也可采用可编程逻辑器件等多种方式实现。本发明也可用于周期脉冲信号告警检测,原理与时钟检测相同。
四、附图说明
图1为本发明低频时钟监测高频时钟的时钟丢失检测电路原理图。
图2为本发明在监测时钟等于被检测时钟时的电路原理图。
五、具体实施方式
下面结合附图及实施实例对本发明作进一步说明。该实施例是在Xilinx公司的CPLD器件XC95288XL-10ns实现的。
参见图1,图1是在可编程器件中用语言实现的一个实例,它包括:计数器A、触发器B、触发器C、比较器D。其中,计数器A接收外部的被检测时钟CLK,其输出与触发器B输入相连,触发器B输出与触发器C输入相连,触发器B、触发器C的输出与比较器D的输入相连,监测时钟MCLK作为触发时钟同时连到触发器B、触发器C、比较器D,比较器D的输出ALM为告警输出信号。
上述电路的工作原理为:计数器A对被检测时钟CLK的计数输出值为a;触发器B在监测时钟MCLK的上升沿对a值进行锁存,也就是对计数器A的当前值进行锁存,输出为b;触发器C在监测时钟MCLK的上升沿对b值进行锁存,也就是对计数器A的前一状态值进行锁存,输出为c。当CLK正常时,因为MCLK小于CLK,所以b≠c,比较器D在监测时钟MCLK的下降沿对b、c值进行比较,因b≠c,所以比较器D的输出ALM为低,不告警;当CLK丢失时,计数器A输出值a不再变化,显然会出现b=c=a也不再变化,故比较器D的输出ALM为高,产生告警。当CLK信号再次正常出现时,b≠c,告警消失。
当MCLK等于CLK时,被检测时钟与监测时钟之间由于精度不同会产生相位相对漂移抖动,这会引起图1告警电路的误告警,所以需要在上述描述基础上再引入一个计数器E用来消除这种误告警,原理框图如图2所示,图2中计数器E以前部分和对图1的描述相同,只是将图1的告警输出ALM换成了d,作为图2计数器E的计数使能输入,图2的告警输出ALM由计数器E的某个输出位或进位位控制,被检测时钟CLK连接到计数器E的清零端,以该信号的上升沿对计数器E进行清零,监测时钟MCLK作为计数器E的计数脉冲。CLK正常时,当因被检测时钟与监测时钟之间由于精度不同产生相位相对漂移时,可能在某个时刻触发器B、C的输出会产生b=c而导致比较器D输出d为高,此时计数器E被使能,会开始对MCLK计数,但在CLK的下一个上升沿,计数器E会被清零,这样一来计数器E不会产生告警;当CLK丢失时,由于b=c,d为高,计数器E一直被使能,计数器E会产生循环计数输出,即产生告警脉冲。当CLK再次正常时,计数器E被清零,告警取消,b≠c,d为低,计数器E被禁能,无告警产生。
Claims (2)
1.一种低频时钟监测高频时钟脉冲丢失检测电路,采用一个稳定的监测时钟MCLK,一个计数器A,两个触发器B、C,一个比较器D,其特征在于:
计数器A接收外部的被检测时钟CLK,其输出与触发器B输入相连,触发器B输出与触发器C输入相连,触发器B、触发器C的输出与比较器D的输入相连,监测时钟MCLK作为触发时钟同时连到触发器B、触发器C、比较器D,比较器D的输出ALM为告警输出信号;
计数器A对被检测时钟CLK计数,触发器B记录计数器A的当前状态,触发器C记录计数器A的前一状态,并由比较器D对触发器B、C的输出值做比较,检测时钟丢失,输出ALM为告警输出信号。
2.如权利要求1所述的低频时钟监测高频时钟脉冲丢失检测电路,其特征在于,若所述监测时钟MCLK频率等于被检测时钟CLK频率,需要再引入一个计数器E用来消除被检测时钟与监测时钟之间由于精度不同而产生相对抖动所引起的误告警;该计数器E的计数使能输入端和比较器D的输出端连接,并和被检测时钟CLK以及监测时钟MCLK连接,被检测时钟CLK连接到计数器E的清零端,以该信号的上升沿对计数器E进行清零,监测时钟MCLK作为计数器E的计数脉冲,计数器E告警输出ALM由计数器E的某个输出位或进位位控制。
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