CN108550601A - 用于具有减少的掩模数目的金属氧化物薄膜晶体管的射线照相成像阵列制备工艺 - Google Patents

用于具有减少的掩模数目的金属氧化物薄膜晶体管的射线照相成像阵列制备工艺 Download PDF

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Abstract

射线照相成像系统、射线照相检测器和使用射线照相检测器的方法和/或其制造方法的实施方案可包含射线照相成像阵列，所述射线照相成像阵列可包含各自包含耦合到薄膜开关元件的光电转换元件的多个像素。在某些示例性实施方案中，薄膜开关元件是使用减少的光刻掩模数目制造的金属氧化物(例如，a‑IGZO)TFT。在某些示例性实施方案中，所述薄膜开关元件是在TFT电极之间包含减小的较低对准容限的金属氧化物(例如，a‑IGZO)TFT。在某些示例性实施方案中，所述薄膜开关元件是包含减小厚度的有源层的金属氧化物(例如，a‑IGZO)TFT。

Description

用于具有减少的掩模数目的金属氧化物薄膜晶体管的射线照 相成像阵列制备工艺
技术领域
本发明大体上涉及辐射转换设备的领域，且明确地说涉及医学射线照相成像和数字射线照相(DR)检测器，且更明确地说涉及使用例如无序金属氧化物半导体等非单晶半导体材料作为有源层的薄膜晶体管(TFT)的制备工艺。
发明背景
薄膜晶体管(TFT)被用作当前大型电子设备的基本构建块中的一者。非晶硅(a-Si)TFT通常充当大型液晶显示器(LCD)和大型平板成像器(FPD)的电开关；它们在大型电子设备制备的技术中是众所周知的。典型的TFT具有三个端子：栅极、源极和漏极。大部分电荷载流子通过半导体层(称作有源层)在源极端子和漏极端子之间流动。源极端子和漏极端子之间的半导体层的导电程度受栅极端子的电位控制。源极端子和漏极端子通常通过负责主要导电电流的载流子的类型来识别。另外，TFT可制造成几何对称的且因此源极和漏极之间的区分仅仅通过其电位差和晶体管用来导电的电荷载流子的类型来进行。因此，两个端子经常一起被称作源极/漏极(SD)端子。为了本申请案的目的，源极端子和漏极端子没有被单独识别为不同的，但这无意限制本申请案的范围。
对于大型射线照相成像阵列，TFT通常用作射线照相成像阵列内的像素中的开关元件。对于本领域技术人员来说，很明显，开关元件以及可组成元件的材料的类型存在众多其它可能的选择。需要改善大型射线照相成像阵列中包含的TFT、数字射线照相(DR)检测器的性能特性和使用数字射线照相检测器的方法。
发明概要
本申请案的一方面促进医学数字射线照相的技术。
本申请案的另一方面完全或部分地解决至少现有技术中的上述和其它缺陷。
本申请案的另一方面完全或部分地提供至少本文中描述的优点。
本申请案的一方面提供解决和/或减少由使用便携式(例如，无线)数字射线照相(DR)检测器和/或使用便携式数字射线照相检测器的射线照相成像设备引起的缺点的方法和/或设备。
本申请案的一方面提供可在用于TFT的制备工艺中减少处理操作的数目或使用较低光刻掩模数目的射线照相成像设备和/或用于制造射线照相成像设备的方法。
本申请案的一方面提供可针对TFT使用较小对准容限或减小TFT电极之间的对准容限的射线照相成像设备和/或方法。
本申请案的一方面提供可减少用于TFT装置的光刻掩模数目或光刻掩模步骤，在TFT电极之间要求较低对准容限，和/或在TFT装置中使用减小厚度的有源层的射线照相成像设备制备工艺。
本申请案的一方面提供可减小可妨碍射线照相成像阵列中使用的TFT装置的动态性能的寄生电容的射线照相成像方法和/或设备。
根据一个实施方案，本发明可提供一种制造数字射线照相检测器的方法，所述射线照相检测器包含成像阵列，所述成像阵列包括按行和列布置的多个像素，每一像素包含经配置以基于接收的辐射产生信号的光传感器，所述方法可包含：形成绝缘衬底；在所述多个像素中的每一者中形成耦合到所述光传感器的薄膜晶体管，包括：在所述绝缘衬底上方形成金属氧化物半导体有源层和栅极绝缘层，使用第一光刻掩模图案化所述栅极绝缘层，在所述栅极绝缘层和所述金属氧化物半导体有源层的选定的暴露部分上方形成包括金属的导电层，使用第二光刻掩模图案化所述导电层以形成控制电极、第一电极和第二电极，在所述电极和暴露的栅极绝缘层上方形成保护层，以及使用第三光刻掩模图案化所述保护层以暴露所述电极的一部分以用于电连接。
根据一个实施方案，本发明可提供一种数字射线照相区域检测器，其可包含：外壳，其经配置以包含上表面、下表面和连接所述上表面与所述下表面的侧表面；所述外壳内的绝缘衬底；成像装置，其安装于所述外壳内在所述绝缘衬底上，所述成像装置包括多个像素，每一像素包括至少一个可充电的光传感器和至少一个薄膜晶体管(TFT)；偏压控制电路，其将偏压电压提供到所述光传感器以用于所述成像阵列的一部分；地址控制电路，其控制扫描线，其中所述扫描线中的每一者经配置以在第一方向上延伸且耦合到所述成像阵列的所述部分中的多个像素；以及信号感测电路，其连接到数据线，其中所述数据线中的每一者经配置以在第二方向上延伸且耦合到所述成像阵列的所述部分中的至少两个像素；其中所述至少一个TFT包括金属氧化物半导体有源层和位于单一相同的导电金属层中的共平面的栅极电极、源极电极和漏极电极。
这些目标仅通过说明性实施例给出，且这些目标可示范本发明的一个或多个实施方案。对于本领域技术人员来说，由公开的发明自然地实现的其它所要目标和优点可发生或变得显而易见。本发明由所附权利要求书界定。
附图简述
本发明的上述以及其它目标、特征和优点将从本发明的实施方案的以下更明确的描述显而易见，如附图中所说明。
图式的元件相对于彼此未必按比例绘制。
图1A到图1G是展示用于常规BCE反交错型TFT架构的处理操作的俯视图和横截面图的图式。
图2是展示另一常规BCE反交错型TFT架构的俯视图和横截面图的图式。
图3A到图3G是展示用于常规共平面TFT架构的处理操作的俯视图和横截面图的图式。
图4A到图4E是展示用于根据本申请案的射线照相成像阵列的制造方法实施方案的处理操作的俯视图和横截面图的图式。
图5A到图5B是分别展示用于根据本申请案的射线照相成像阵列的另一制造方法实施方案的处理操作的俯视图和横截面图的图式。
图6是展示用于射线照相程序的包含根据本申请案的区域检测器的射线照相成像设备的透视图的图式。
具体实施方式
以下是本发明的示例性实施方案的描述，本发明的实施例在附图中进行说明。只要可能，相同参考数字将在图式中用以指相同或相似部分。
为了简单性和说明性目的，本文中通过主要参看本发明的示例性实施方案来描述本发明的原理。然而，本领域技术人员将容易认识到，相同原理同样适用于所有类型的射线照相成像阵列、各种类型的射线照相成像设备和/或使用所述射线照相成像设备的方法，且可在所有类型的射线照相成像阵列、各种类型的射线照相成像设备和/或使用所述射线照相成像设备的方法中实施，且任何此变化不脱离本申请案的真实精神和范围。此外，在以下描述中，参看附图，附图说明特定的示例性实施方案。可在不脱离本发明的精神和范围的情况下对实施方案进行电、机械、逻辑和结构改变。另外，虽然可能已参考若干实现方式/实施方案中的仅一者来公开本发明的特征，但此特征可与其它实现方式/实施方案的如对于任何给定的或可识别的功能来说可能是需要的和/或有利的一个或多个其它特征结合。因此，以下描述不应以限制性意义来考虑，且本发明的范围由所附权利要求书和其等效物来界定。
尽管阐述本发明的广泛范围的数字范围和参数是近似的，但是特定实施例中阐述的数值是尽可能精确地报告的。然而，任何数值天生含有必然由相应测试测量中发现的标准偏差产生的某些误差。此外，本文中公开的所有范围应被理解为涵盖其中包含的任何和所有子范围。在使用时，术语“第一”、“第二”等等未必表示任何次序或优先关系，而是可用于更清晰地区分一个元件或时间间隔与另一元件或时间间隔。
存在用于射线照相成像的众多晶体管架构且每一架构具有对应优点。大型电子设备产业中最广泛使用的TFT架构是背沟道蚀刻(BCE)反交错型TFT。
图1A到图1G展示BCE反交错型TFT架构的典型制备工艺。BCE反交错型TFT工艺常用于制备氢化非晶硅(a-Si:H)TFT。BCE反交错型TFT架构有时被称作底部栅极架构，因为与有源半导体层130相比，栅极电极110形成得离绝缘衬底100更近。图1A到图1G分别展示所描述的处理步骤的装置俯视图和装置横截面。CPL1和CPL2指示用于横截面的切割平面。CPL1展示TFT和SD探针垫的装置横截面图，而CPL2展示栅极探针垫的横截面图。
参看图1A，首先将控制有源半导体岛的导电性的栅极电极110的金属层沉积在电绝缘衬底100上。通过技术中已知的光刻掩模图案化金属层以形成栅极电极110和用于TFT栅极端子的栅极探针垫112的部分。所得结构展示在图1A中。
参看图1B，接着将绝缘层120、有源半导体层130和接触层(例如，掺杂半导体层)140相继沉积在衬底100上方以覆盖经图案化的栅极电极110和栅极探针垫112的部分。此步骤有时被称作技术中众所周知的“三层沉积步骤”。沉积的绝缘层120也被称作栅极绝缘层或栅极介电层。绝缘层120是重要的，因为栅极电极110一定不能与有源半导体层130直接接触。TFT制备领域的技术人员也将认识到三层结构的相继沉积在减少层120、130、140之间的界面缺陷或使所述界面缺陷减到最小方面的重要性。相继沉积可与栅极绝缘层120和有源半导体层130之间的界面特别相关，因为界面质量(例如，界面缺陷)可显著影响所得TFT的性能。此制备步骤之后的所得结构展示在图1B中。为了清楚起见，从图1B中的俯视图省略有源半导体层130和接触层140两者。
接着使用第二光刻掩模图案化有源半导体层130和掺杂接触层140以形成如图1C中展示的有源半导体岛。有源半导体岛通常与栅极电极110对准。为了清楚起见，在图1C中展示的俯视图中省略掺杂接触层140，因为掺杂接触层140边缘与有源半导体层130重叠。在此阶段，可使用第三光刻掩模图案化栅极绝缘层120以开启用于栅极电极的探针垫窗口150，如图1D中通过沿着CPL2的横截面所展示。
参看图1E，接着通过跨越整个衬底沉积第二金属层从而覆盖先前形成的特征，接着随后使用第四掩模进行光刻而形成TFT的源极和漏极电极160。在使用第二金属层期间还形成了源极和漏极探针垫162，如图1E中所展示。图案化第二金属层使得金属也存在(例如，保留)于栅极电极探针垫112的区域附近且完全覆盖栅极电极探针垫窗口150以在第一图案化金属层和第二图案化金属层之间提供电连接。两个金属层(例如，第一图案化金属层和第二图案化金属层)的结合形成栅极电极探针垫112，如通过图1E中沿着CPL2的横截面所展示。
在图案化第二金属层以形成源极和漏极电极之后，执行选择性蚀刻工艺以完全移除未由源极漏极金属覆盖的区域中的掺杂接触层140，所述区域包含源极和漏极端子160之间的通常称作沟道区域的区域。为了保证完全移除沟道区域中的掺杂接触层140，同样部分地蚀刻未由源极和漏极电极160覆盖的有源半导体层130，进而形成浅沟渠。沟道区域中的浅沟渠使有源半导体材料在源极和漏极电极160下方的厚度不同于有源材料在沟道区域中(以及在未由第二金属层覆盖的有源岛的其它区域中)的厚度。此通过图1F中沿着CPL1的横截面展示，且此选择性蚀刻工艺步骤通常被称作BCE工艺；因而将名称BCE反交错型TFT给予TFT架构。
参看图1G，经常通过厚的包封层170包封所得结构以防止由周围环境条件引起的不良影响。跨越整个衬底100沉积包封层170，从而覆盖先前形成的特征。包封层170还充当由BCE工艺引起的间接破环的钝化层。由于包封层170还是电绝缘体，因此必须使用第五光刻掩模移除包封层170在探针垫或接触窗口区域中的部分，以便提供或获得与TFT端子的电接触。所得结构展示在图1G中，其中栅极探针垫窗口174以及源极和漏极探针垫窗口172是通过将这些区域中的钝化层170蚀刻掉而形成的。此时，BCE反交错型TFT制备工艺完成，且应注意总共使用了五个光刻掩模。
当栅极介电材料120可连同钝化层170蚀刻一起蚀刻时，图1D中展示的第三光刻掩模/步骤的使用可以是任选的。当省略第三光刻掩模且通过第五光刻掩模来蚀刻栅极电极探针垫接触窗口174时，那么所得结构展示在图2中。对于图2中展示的结构，光刻掩模的总数目减少到四。
BCE TFT制备工艺引入许多对有源半导体层130属性的约束。BCE TFT制备工艺牺牲有源半导体层130的灵活性选项来获得减少的掩模数目的益处。一个约束是有源层的厚度。当有源层130太薄时，在BCE制备工艺期间在有源层被完全蚀刻穿之前仅存在小的计时窗口(例如，在沟道区域中)，在这种情况下晶体管作用将不会针对制备的结构发生。然而，较薄的有源层130是优选的，因为较厚的有源层可导致较高电阻和/或降低明显的载流子移动性。另一约束是有源半导体层130和源极/漏极(SD)电极金属层材料之间的蚀刻选择性。对于BCE TFT制备工艺，蚀刻选择性需要足够高；否则，有源岛材料可在源极和漏极电极160的图案化(图1E中说明的工艺步骤)期间甚至在BCE工艺之前被完全移除。因此，BCE TFT制备工艺不能使用例如非晶铟镓锌氧化物(a-IGZO)等金属氧化物半导体作为有源层130。由于a-IGZO与许多金属蚀刻剂反应，因此可能无法在源极和漏极金属层的图案化期间实现所要的高蚀刻选择性。为了解决高蚀刻选择性要求，可在SD电极金属的图案化之前引入额外保护层。额外保护层也经常被称作蚀刻停止(ES)层，因为其操作以减少或防止用于图案化SD金属的蚀刻剂腐蚀有源层130。然而，对于反交错型TFT架构，ES层的引入需要使用至少一个额外光刻掩模来图案化ES层。BCE制备工艺设置的另一约束是有源半导体层130必须足够厚。有源半导体层130的厚度不仅必须允许背沟道蚀刻期间的工艺容限，而且必须确保在由下层栅极电极110引入的拓扑上方的令人满意的阶梯覆盖。
可使用共平面TFT架构来避免上述约束问题。对于共平面TFT，有源半导体层130是在形成栅极电极110之前形成。在栅极电极110之前形成有源半导体层130可避免有源半导体层130不得不横越栅极电极110引入的拓扑。另外，在金属图案化之前沉积的绝缘层也可充当ES层，这可放松对有源层130设置的约束。为了说明这种情况，图3A到图3F中展示典型的共平面金属氧化物TFT工艺。
参看图3A，最初将有源层130、栅极绝缘层120和栅极金属层300沉积在绝缘衬底100上方。此制备步骤之后的所得结构展示在图3A中。为了清楚起见，图3A中的俯视图中省略三个沉积的层。接着，使用第一光刻掩模图案化栅极金属层300以形成栅极电极110和栅极探针垫112。此制备步骤之后的所得结构展示在图3B中。由于栅极绝缘层120在栅极电极110的形成期间完全覆盖有源层130，因此有源层材料不会被用于栅极金属层300的蚀刻剂腐蚀。为了清楚起见在图3B中的俯视图中再次省略有源层130和栅极绝缘层120，因为这两者都覆盖了整个绝缘衬底100。
参看图3C，使用自对准工艺来图案化栅极绝缘层120，这暴露未由栅极金属材料300覆盖的区域中的有源层材料130。此制备步骤之后的所得结构展示在图3C中，其中俯视图中省略了覆盖整个绝缘衬底100的有源层130。接着，使用第二光刻掩模图案化有源层130以形成晶体管有源岛。此制备步骤之后的所得结构展示在图3D中。接着通过跨越整个衬底100沉积钝化层320从而覆盖所有先前形成的特征来保护有源层。钝化层320必须是电绝缘的，因为否则的话，钝化层320将在栅极电极110和有源岛之间形成电连接。接着，使用第三光刻掩模图案化钝化层320以开启准备将源极和漏极电极160连接到有源层130的接触窗口310且开启栅极探针垫窗口150。此制备步骤之后的所得结构展示在图3E中。
接下来，参看图3F，跨越整个衬底100沉积源极和漏极金属层从而覆盖所有先前形成的特征。接着使用第四光刻掩模图案化此金属层以形成源极和漏极电极160，以及源极和漏极探针垫162。类似于反交错型TFT架构，在图案化之后此金属层的一部分也留下覆盖栅极探针垫窗口150。源极和漏极电极金属与栅极电极金属电连接且一起被称作栅极探针垫112。此制备步骤之后的所得结构展示在图3F中。最终，在衬底100上方形成毯式钝化层170从而覆盖所有先前形成的特征。钝化层170必须也是电绝缘的，因为否则的话，源极和漏极端子160将电连接且晶体管作用将不会针对制备的特征发生。为了与共平面TFT的栅极、源极和漏极端子进行电接触，通过第五光刻掩模图案化电绝缘层170以开启用于源极和漏极探针垫窗口172和栅极探针垫窗口174的接触窗口。此制备步骤之后的所得结构展示在图3G中。此时，制备工艺完成且使用了总共五个光刻掩模。如图3G中的横截面图所展示，由于保留的有源层130符合衬底100表面，因此保留的有源层130不经受如同反交错型TFT架构中一样的(例如，由栅极电极110引起的)任何阶梯覆盖问题。由于衬底100表面也相对光滑和平坦，因此可在保留的有源层130中实现极好的均一性，这直接导致沉积较薄有源层材料的能力，特别是在大型阵列中。在共平面TFT中因缺少用于有源层130的BCE工艺而进一步辅助沉积较薄有源层材料的能力。然而，与图2中展示的反交错型TFT架构相比，图3G中展示的共平面TFT架构需要一个额外掩模。额外掩模要求是由用以使源极和漏极电极160与有源层130接触且电连接的通孔窗口引起的。
通常需要减少制备工艺中所需的光刻掩模的数目，因为减少掩模的数目可不同程度地导致制造成本的减少。制造成本的减少源于制备工艺的若干方面。首先，光刻掩模的减少经常导致处理操作或处理步骤的减少。由于每一处理操作需要特定时间量，因此减少所需的操作的数目可导致每单位时间制备更多的装置，这显著影响/减少制造成本，特别是在大量地制备时。第二，在TFT制备技术中众所周知，规定量或特定量的失准是预期的且在光刻步骤之间发生。因此，光刻掩模经设计以具有足以处理失准且确保装置功能性的对准裕量(例如，内置容限)。设计规则通常用以指在制造所得装置时的单独光刻操作之间的足以解决和确保装置可操作性(例如，由不同掩模形成的特征之间的电接触/绝缘)的光刻掩模内的特征间隔容限或光刻掩模中的对准裕量。当光刻步骤或光刻掩模的数目增加时，失准裕量的总量或对仍产生起作用的装置的失准的可接受容限也可增大，这可导致较大的TFT和/或所得装置大小。掩模数目的减少可导致所需的总对准容限减小且可因此导致较小的TFT和/或所得装置面积。由于较小装置面积导致每单位面积制备更多装置，因此可不仅通过分配给掩模对准的时间的减少，而且通过较小的总对准容限来降低制造成本。光刻掩模的失准也增加不起作用的装置的数目，这会降低制造产量。掩模失准的概率随着较高的掩模数目而增大；因此，减少掩模数目也改善制造产量，这可进一步减少制造成本。
在某些示例性实施方案中，有源层430材料可以是非晶铟镓锌氧化物(a-IGZO)半导体。对于本领域技术人员来说，很明显，有源层430材料以及可组成有源层和/或有源层可包含的材料的类型存在众多其它可能的选择。本领域技术人员将容易认识到，相同原理同样适用于所有类型的射线照相成像阵列和/或其方法，且可在所有类型的射线照相成像阵列和/或其方法中实施，且任何此变化不脱离根据本申请案的示例性实施方案的真实精神和范围。
图4A到图4E说明分别用于形成薄膜晶体管的一些示例性方法实施方案的选定处理操作的俯视图和横截面图。如图4A到图4E中所展示，CPL1和CPL2是用以指示绘制装置横截面的地方的切割平面线。CPL1说明用于TFT和SD探针垫的装置横截面图位置，且CPL2说明用于栅极探针垫的横截面图位置。对于图4A到图4E中的一些俯视图，当跨越整个装置或整个衬底沉积层时，为了清楚起见省略所述层。然而，图4A到图4E中的横截面图仍说明一些俯视图省略的层。
在一个示例性实施方案中，参看图4A，工艺可从在绝缘衬底400之上/上方沉积有源层430和栅极绝缘层420开始。在一个实施方案中，有源层430可以是a-IGZO层。栅极绝缘层可以是例如包括二氧化硅(SiO2)或多层电绝缘材料(例如，非晶氮化硅(a-SiN))或其组合的绝缘层。绝缘衬底可以是单层或多层材料，例如(但不限于)玻璃、聚酰亚胺、塑料等。
某些示例性TFT实施方案中使用的示例性有源层(例如，有源层430)也可由一层金属氧化物半导体或多层金属氧化物半导体组成。示例性有源层(例如，有源层430)还可包含各种类型的基于金属氧化物的半导体材料。另外，基于非晶或多晶氧化物的半导体材料可用于有源层。对金属蚀刻敏感的任何导电性半导体材料可用于本文中描述的有源层(例如，有源层430)。
邻近有源层430的表面(例如，绝缘层400)可以是平面的和/或可具有相对低的表面粗糙度。栅极绝缘层420和有源层430可优选地相继形成而不破坏真空，这可改善界面质量且因此可改善TFT的电属性。如图4B所展示，可使用第一光刻掩模来图案化栅极绝缘层420。经图案化的绝缘层420不仅可充当蚀刻停止层，还可充当栅极电介质。所得配置特征可展示在图4B中。
如图4C所展示，可在整个衬底400上方沉积金属层450，从而覆盖所有先前形成的特征；这在图4C中得以展示。金属层450可提供用于栅极电极410，而且用于源极和漏极电极460的材料，以及用于对应的栅极探针垫412与源极和漏极探针垫462的材料。金属层450可以是金属层或多个金属层与用以改善层/性能特性(例如导电性)的各种元件的组合。
如图4D中所展示，接着可使用第二光刻掩模图案化金属层450以形成栅极电极410、源极和漏极电极460、栅极探针垫412以及源极和漏极探针垫462。由于用于金属层450的蚀刻剂也充分腐蚀金属氧化物半导体层430，因此有源层430的未由蚀刻停止层覆盖的区域和金属材料450都可在第二光刻掩模图案化工艺期间移除(例如，完全地)。所得配置特征可展示在图4D中。
接着，可跨越整个衬底400形成保护层(例如，钝化层)470，从而覆盖所有先前形成的特征。钝化层470可优选地电绝缘，因为否则的话，钝化层470将电连接TFT的端子，从而将装置呈现成不起作用或不可操作的。在某些示例性实施方案中，为了提供电耦合或接触TFT端子，第三光刻掩模可用以开启用于源极和漏极端子472以及栅极端子474的探针垫窗口。所得配置特征可展示在图4E中。与各自使用五个光刻掩模的本文中图1A到图1G中描述的反交错型TFT架构和本文中图3A到图3G中描述的共平面TFT架构相比，本文中描述的某些示例性实施方案可使用仅三个光刻掩模。
除了减少的光刻掩模数目之外，本文中描述的某些示例性实施方案还可允许或提供较紧的失准容限。示例性实施方案可至少提供较紧容限，因为所有晶体管电极或所有三个TFT电极可使用单一或相同的光刻掩模图案化。另外，由于不同的光刻掩模或图案化操作之间的对准容限可大于单一光刻掩模或图案化操作的间隔容限，因此至少晶体管的电极之间的间隔可制造得小得多。
在一些示例性实施方案中，有源材料(例如，有源层430)对于处理条件可非常敏感，且有时来自衬底400的污染物可迁移到有源层中从而引起不良影响。图5A到图5B是分别说明形成用于DR检测器的射线照相成像阵列的薄膜晶体管的另一示例性方法实施方案的选定处理操作的俯视图和横截面图的图式。如图5A中所展示，合适的阻障层500可插入在绝缘衬底400与有源层430之间。图5A展示在图案化栅极绝缘层420之前可将阻障层500、有源层430和栅极绝缘层420相继沉积在绝缘衬底上的处理操作。阻障层也可由(例如)SiO2组成，SiO2不仅提供与有源层430的良好界面属性，而且可减少或防止不想要的污染物从绝缘衬底400扩散到有源层430中。在执行参看图4A到图4E公开的类似的工艺操作之后，所得配置特征展示在图5B中。
射线照相成像系统、射线照相检测器和/或使用射线照相检测器的方法的实施方案具有各种优点。举例来说，实施方案可提供用于射线照相成像设备的具有增加的或改善的性能特性的TFT。
图6是展示经配置以包含检测器单元的行和列的示例性射线照相区域检测器的透视图的图式，所述检测器单元准备接收在射线照相程序期间穿过病人的X射线。如图6所展示，可使用区域阵列12的X射线系统10可包含X射线管14，X射线管14经准直以提供穿过病人20的区域18的区域X射线束16。射束16可沿着其许多射线通过病人20的内部结构衰减以接着由检测器阵列12接收，检测器阵列12可包含本文中描述的薄膜晶体管的某些示例性实施方案，且一般可在规定区域(例如，平面)上方垂直于X射线束16的中心射线而延伸(例如，正常医学成像操作)。
阵列12可划分成可直线地布置成列和行的多个个别单元22。如本领域技术人员将理解，列和行的定向是任意的，然而，为了描述的清楚起见，将假设行水平地延伸且列垂直地延伸。
在示例性操作中，单元22的行可通过扫描电路28一次一个(或多个)地扫描，使得来自每一单元22的曝光数据可由读出电路30读取。每一单元22可独立地测量在其表面接收的辐射的强度且因此曝光数据读出可在图像24中提供一个像素信息，图像24将显示在通常供用户观看的显示器26上。偏压电路32可控制到单元22的偏压电压。
偏压电路32、扫描电路28和读出电路30(例如，读出集成电路(ROIC))中的每一者可与获取控制和图像处理电路34通信，获取控制和图像处理电路34可(例如)通过使用电子处理器(未展示)协调电路30、28和32的操作。获取控制和图像处理电路34还可控制检查程序和X射线管14，从而开启和关闭X射线管14且控制管电流，且因此控制射束16中的X射线的通量和/或管电压以及因此控制射束16中的X射线的能量。
获取控制和图像处理电路34可基于每一单元22提供的曝光数据将图像数据提供到显示器26。或者，获取控制和图像处理电路34可操纵图像数据，存储原始的或处理的图像数据(例如，在本地或远程存储器处的)或输出图像数据。
图像感测阵列12中使用的图像感测元件的实施例包含各种类型的光电转换装置(例如，光传感器)，例如光电二极管(P-N或PIN二极管)、光电容器(MIS)或光电导体。用于信号读出的开关元件的实施例包含本文中描述的薄膜晶体管的示例性实施方案、MOS晶体管、双极晶体管或FET。
在示例性的基于a-IGZO的间接平板成像器中，入射的X射线光子降频转换成较低能量的光子，较低能量的光子随后可在a-Si NIP光电二极管内转换成电子-空穴对。光电二极管的像素电荷容量可以是偏压电压和光电二极管电容的乘机。一般来说，反向偏压电压施加到偏压线以跨越光电二极管产生电场(例如，以及因此耗尽区域)且增强电荷收集效率。当(例如)通过将栅极线维持在负电压而将相关联的TFT保持在非导电(“断开”)状态时，图像信号可由光电二极管集成。可通过使用TFT栅极控制电路按顺序将TFT的行切换到导电状态来读出射线照相成像阵列。当(例如)通过将正电压施加到对应栅极线来将像素的行切换到导电(“接通”)状态时，来自那些像素的电荷可沿着数据线转移且由外部电荷灵敏放大器集成。在读出数据之后，可接着将行切换回到非导电状态，且对每一行重复所述过程直到已读出整个阵列为止。来自外部电荷灵敏放大器的信号输出可通过并行到串行多路复用器传送到模/数转换器(ADC)，随后产生数字图像。
上述成像模式适用于静态射线照相成像应用，其中获得隔离的单一曝光。第二操作模式将适用于动态成像应用，其中射线照相曝光是连续的，例如荧光透视法。在此操作模式中，可消除光电二极管复位(a)和曝光周期(b)。光电二极管连续地曝光且电荷读出也连续地执行，其中读出也用以使光电二极管和电容器两者复位。
本文中描述的射线照相成像设备、射线照相成像方法和/或用于制造射线照相成像设备的方法的示例性实施方案提供各种优点。举例来说，示例性实施方案和/或由其产生的电子半导体装置可减少用于TFT装置的光刻掩模数目或光刻掩模步骤，在TFT电极之间要求较低对准容限，在TFT装置中使用减小厚度的有源层和/或提供制备具有非常薄的有源层的TFT的方法。
尽管本申请案的实施方案展示成具有可包含用于DR成像阵列的光传感器和单一TFT的无源像素架构，但是可使用包含(但不限于)2个TFT、3个TFT或更多TFT的各种无源像素结构，其中至少一个光传感器可用于本文中描述的像素。
本文中的示例性实施方案可适用于使用包括X射线吸收光电导体和读出电路(例如，直接检测器)的像素阵列的数字射线照相成像面板。由于X射线在光电导体中被吸收，因此不需要单独的闪烁屏。
应注意，尽管本描述和实施例主要涉及人体或其它对象的射线照相医学成像，但是本申请案的设备和方法的实施方案也可适用于其它射线照相成像应用。此包含例如非破坏性试验(NDT)等应用，可获得用于NDT的射线照相图像且对射线照相图像提供不同的处理以便强调成像的对象的不同特征。
在某些示例性实施方案中，数字射线照相成像检测器可包含薄膜元件，例如(但不限于)薄膜光传感器和薄膜晶体管。薄膜电路可从绝缘衬底上的沉积的薄膜制备，如射线照相成像领域的技术人员已知。示例性薄膜电路可包含a-IGZO装置(例如a-IGZO TFT)或a-Si装置(例如，a-Si PIN二极管、肖特基二极管、MIS光电容器)，且可使用非晶半导体材料、多晶半导体材料(例如，金属氧化物半导体)实施。本文中的某些示例性实施方案可适用于数字射线照相成像阵列，其中开关元件包含薄膜装置，薄膜装置包含至少一个半导体层。本文中的某些示例性实施方案可适用于数字射线照相成像阵列，其中DR检测器是平板检测器、弯曲检测器或包含柔性成像衬底的检测器。
本文中描述的射线照相成像系统和/方法的实施方案涵盖关于用于实现其操作的任何计算机可读媒体的方法和程序产品。某些示例性实施方案因此可使用现有计算机处理器，或通过出于此目的或另一目的并入的专用计算机处理器或通过硬连线的系统实施。
根据示例性实施方案，可使用存储有对从电子存储器存取的图像数据执行的指令的计算机程序。如图像处理领域的技术人员可了解，实施本文中的实施方案的计算机程序可由合适的通用计算机系统(例如，个人计算机或工作站)利用。然而，许多其它类型的计算机系统可用以执行实施实施方案的计算机程序，包含联网的处理器。用于执行方法实施方案或设备实施方案的计算机程序可存储在各种已知的计算机可读存储媒体(例如，磁盘、磁带、固态电子存储装置或用以存储计算机程序的任何其它物理装置或媒体)中，所述计算机可读存储媒体可通过因特网或其它通信媒体直接或间接连接到图像处理器。本领域技术人员将容易认识到，此计算机程序产品的等效物也可在硬件中建构。计算机可存取存储装置或存储器可以是易失性的、非易失性的或易失性和非易失性类型的混合组合。
将理解，实施本申请案的实施方案的计算机程序产品可使用众所周知的各种图像操纵算法和程序。将进一步理解，实施本申请案的实施方案的计算机程序产品可实施本文中未特定展示或描述的对于实施有用的算法和程序。此算法和程序可包含在图像处理领域的一般技术内的常规设施。此算法和系统的额外方面，以及用于产生和另外处理图像或与实施本申请案的实施方案的计算机程序产品合作的硬件和/或软件在本文中未特定展示或描述，且可从此项技术中已知的此算法、系统、硬件、组件和元件中选择。
尽管已参看一个或多个实现方式说明了本发明，但可在不脱离所附权利要求书的精神和范围的情况下对说明的实施例进行变化和/或修改。术语“……中的至少一者”用以指列出的项目中的一个或多个可被选择。术语“约”指示列出的值可稍微变化，只要所述变化不导致程序或结构与说明的实施方案不一致。最后，“示例性”指示描述用作实施例，而不是暗示其是理想的。通过考虑本文中公开的说明书和本发明的实践，本发明的其它实施方案对于本领域技术人员将显而易见。希望说明书和实施例仅视作示例性的。本发明的范围由所附权利要求书指示，且预期在所附权利要求书的等效物的含义和范围内的所有改变都包含在本发明的范围中。

Claims (11)

1.一种使用仅三个光刻掩模来制造数字射线照相检测器中的薄膜晶体管的方法，所述射线照相检测器包含成像阵列，所述成像阵列包括按行和列布置的多个像素，每一像素包括经配置以基于接收的辐射产生信号的光传感器，所述方法包括：
形成绝缘衬底；
在所述多个像素中的每一者中形成耦合到所述光传感器的薄膜晶体管，其包括：
在所述绝缘衬底上方形成金属氧化物半导体有源层和栅极绝缘层，
使用所述三个光刻掩模中的第一光刻掩模图案化所述栅极绝缘层，
在所述栅极绝缘层和所述金属氧化物半导体有源层的选定的暴露部分上方形成包括金属的导电层，
使用所述三个光刻掩模中的第二光刻掩模图案化所述导电层以形成控制电极、第一电极和第二电极，
在所述电极和所述暴露的栅极绝缘层上方形成保护层，以及
使用所述三个光刻掩模中的第三光刻掩模图案化所述保护层以暴露所述电极的一部分以用于电连接。
2.如权利要求1所述的方法，其中所述形成薄膜晶体管包括在所述绝缘衬底上方形成阻障层，其中所述栅极绝缘层和所述金属氧化物半导体有源层在真空环境中相继形成。
3.如权利要求1所述的方法，其中所述控制电极是栅极电极，且第一电极和第二电极分别是源极电极和漏极电极，其中所述栅极电极、所述源极电极和所述漏极电极共平面且在单一导电金属层中形成。
4.如权利要求1所述的方法，其中所述用于在多个像素中的每一者中形成薄膜晶体管的方法使用减少的光刻掩模数目，且其中所述用于在多个像素中的每一者中形成薄膜晶体管的方法包含用于所述薄膜晶体管的光刻操作之间的减小的失准容限。
5.如权利要求1所述的方法，其中所述使用第二光刻掩模图案化所述导电层包括用蚀刻剂图案化，其中所述蚀刻剂操作以在形成所述电极时移除未经图案化的有源层。
6.如权利要求1所述的方法，其还包括：
在所述电极的所述暴露部分上方形成第二导电层；
使用第四光刻掩模图案化所述第二导电层以形成与所述控制电极、所述第一电极和所述第二电极的电极触点，
在所述电极触点和所述薄膜晶体管上方形成保护层。
7.如权利要求1所述的方法，其中所述金属氧化物半导体有源层是非晶铟镓锌氧化物。
8.如权利要求1所述的方法，其中所述射线照相检测器还包括：
至少一个间接成像阵列，其包括：
多个像素单元，其中扫描线和数据线对一个以上像素单元是共同的，
驱动电路，其耦合到所述成像阵列的多个行，以及
读出电路，其耦合到所述成像阵列的多个列；以及
转换屏幕，其经配置以将一个或多个波长范围的第一辐射转换成接近所述多个像素单元的一个或多个波长范围的第二不同辐射，
其中所述导电层包括多个金属层、额外层或额外材料的组合以增加导电性，且其中所述光传感器包含至少一个半导体层，且所述至少一个半导体层包括非晶半导体材料、微晶半导体材料、多晶半导体材料或有机半导体材料。
9.一种数字射线照相区域检测器，其包括：
外壳，其经配置以包含上表面、下表面和连接所述上表面与所述下表面的侧表面；
所述外壳内的绝缘衬底；
成像装置，其安装于所述外壳内所述绝缘衬底上，所述成像装置包括多个像素，每一像素包括至少一个可充电光传感器和至少一个薄膜晶体管；
偏压控制电路，其将偏压电压提供到所述光传感器以用于所述成像阵列的一部分；
地址控制电路，其控制扫描线，其中所述扫描线中的每一者经配置以在第一方向上延伸且耦合到所述成像阵列的所述部分中的多个像素；以及信号感测电路，其连接到数据线，其中所述数据线中的每一者经配置以在第二方向上延伸且耦合到所述成像阵列的所述部分中的至少两个像素；
其中所述至少一个薄膜晶体管包括：位于所述绝缘衬底上的金属氧化物半导体有源层、位于所述有源层上的栅极绝缘层和位于单一相同的导电金属层中的共平面的栅极电极、源极电极和漏极电极，以及在所述绝缘衬底上、在所述共平面的栅极电极、源极电极和漏极电极上和在所述栅极绝缘层上的电绝缘钝化层；
其中所述栅极电极位于所述栅极绝缘层的顶部表面的一部分上，其中所述源极电极和所述漏极电极各自位于所述栅极绝缘层的顶部表面的独立部分上并且位于所述有源层的顶部表面上，
其中单一相同的导电金属层包括与所述有源层的边缘共同延伸的边缘，以及
其中所述钝化层邻接所述导电金属层和有源层的共同延伸的边缘。
10.如权利要求9所述的数字射线照相区域检测器，其中所述金属氧化物半导体有源层是非晶铟镓锌氧化物。
11.如权利要求9所述的数字射线照相区域检测器，其中所述栅极绝缘层和薄膜晶体管有源层与所述绝缘衬底对准，且其中所述栅极电极、所述源极电极和所述漏极电极与所述栅极绝缘层和所述薄膜晶体管有源层的组合对准，所述数字射线照相区域检测器还包括：
转换屏幕，其经配置以将一个或多个波长范围的第一辐射转换成接近所述多个像素的一个或多个波长范围的第二不同辐射；以及
用于产生辐射的辐射源，其中所述数字射线照相区域检测器是平板检测器、弯曲检测器或包含柔性成像衬底的检测器，且其中所述数字射线照相区域检测器是便携式检测器或电池供电的，
其中所述信号感测电路包括附接到所述数据线的模/数转换电路、模拟放大器、电荷-电压转换电路、电流-电压转换电路、模拟多路复用器、数字多路复用器、数据通信电路或半导体集成电路中的至少一者。
CN201810667128.1A 2012-07-12 2013-07-09 用于具有减少的掩模数目的金属氧化物薄膜晶体管的射线照相成像阵列制备工艺 Active CN108550601B (zh)

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