CN108496242A - 用于处理具有多晶面层的半导体晶片的方法 - Google Patents

用于处理具有多晶面层的半导体晶片的方法 Download PDF

Info

Publication number
CN108496242A
CN108496242A CN201680063165.0A CN201680063165A CN108496242A CN 108496242 A CN108496242 A CN 108496242A CN 201680063165 A CN201680063165 A CN 201680063165A CN 108496242 A CN108496242 A CN 108496242A
Authority
CN
China
Prior art keywords
semiconductor wafer
silicon layer
slurries
chip
polished
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680063165.0A
Other languages
English (en)
Other versions
CN108496242B (zh
Inventor
王慧
A·朱
A·格拉贝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalWafers Co Ltd
Original Assignee
SunEdison Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SunEdison Inc filed Critical SunEdison Inc
Publication of CN108496242A publication Critical patent/CN108496242A/zh
Application granted granted Critical
Publication of CN108496242B publication Critical patent/CN108496242B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • H01L21/3212Planarisation by chemical mechanical polishing [CMP]
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09GPOLISHING COMPOSITIONS; SKI WAXES
    • C09G1/00Polishing compositions
    • C09G1/02Polishing compositions containing abrasives or grinding agents
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/02068Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02595Microstructure polycrystalline

Abstract

一种处理半导体晶片的方法包含在所述半导体晶片上沉积硅层。将第一浆液施加到所述半导体晶片且对所述硅层进行抛光以使所述硅层平滑。将第二浆液施加到所述半导体晶片。所述第二浆液包含比所述第一浆液更大量的腐蚀剂。

Description

用于处理具有多晶面层的半导体晶片的方法
相关申请案的交叉参考
本申请案主张2015年9月30日提出申请的第62/235,197号美国临时申请案的优先权,所述美国临时申请案的揭示内容特此以全文引用方式并入。
技术领域
本发明大体来说涉及处理半导体晶片,且更特定来说涉及用于处理半导体晶片(包含对半导体晶片的表面进行抛光)的系统及方法。
背景技术
半导体晶片用于生产例如集成电路(IC)芯片、绝缘体上硅(SOI)晶片及射频SOI(RF-SOI)晶片等半导体装置。通常,半导体晶片包含可导致形成高导电率反转累积层的高电阻率衬底,这阻碍半导体装置的性能。
在一些工艺中,将例如多晶硅层等层沉积到半导体晶片的表面上以提供密度电荷陷阱,且借此抑制高导电率反转累积层的形成。举例来说,可将所述层沉积到形成高电阻率衬底与埋入式氧化物(BOX)之间的界面的表面上以阻碍电荷跨越所述界面移动。一旦被沉积,所述层便往往在半导体晶片上形成粗糙表面。因此,需要将半导体晶片的粗糙表面进一步处理成具有满足用于生产半导体装置(例如IC芯片、SOI晶片及RF-SOI晶片)的严格参数的特性。
通常,将半导体晶片的表面抛光以改善包含多晶层粗糙度及微缺陷的表面特性。一种对半导体晶片进行抛光的方式称为化学机械抛光(CMP)。CMP工艺通常使用圆形抛光垫。使所述垫旋转,且随着将浆液施加到所述垫,使晶片接触并压靠所述垫。然而,晶片可能会由于发生翘曲或弯曲而不均匀地接触所述垫,所述翘曲或弯曲可能是在将多晶层沉积于晶片上时形成。此种不均匀接触影响抛光后的表面特性,这可致使晶片不尽人意或需要额外处理。举例来说,由于所述垫与晶片之间的不均匀接触,晶片可以高速率渐缩。
有时,在CMP工艺中所使用的浆液包含腐蚀剂。然而,所述腐蚀剂可负面地影响晶片的表面特性。举例来说,所述腐蚀剂可使多晶层的晶粒边界形成饰纹,这会致使晶片不尽人意或需要额外处理。带饰纹的晶粒边界可在进一步处理期间(例如在接合半导体晶片期间)形成影响半导体晶片的完整性的缺陷。
因此,需要一种增加垫接触均匀性且减小腐蚀剂的损坏影响的用以对半导体晶片进行抛光的方法。
此背景技术部分打算为读者介绍可与下文所描述及/或主张的本发明的各个方面相关的各个技术方面。据信,本论述有助于为读者提供背景信息,以促进对本发明的各个方面的较佳理解。因此,应理解,这些陈述应以此角度来阅读,而非作为对现有技术的认可。
发明内容
在一个方面中,一种处理半导体晶片的方法包含在所述半导体晶片上沉积硅层。将第一浆液施加到所述半导体晶片且对所述硅层进行抛光以使所述硅层平滑。将第二浆液施加到所述半导体晶片。所述第二浆液包含比所述第一浆液更大量的腐蚀剂。
在另一方面中,一种处理半导体晶片的方法包含在所述半导体晶片上沉积硅层。将所述半导体晶片定位于第一晶片抛光设备上。在所述半导体晶片定位于所述第一晶片抛光设备上时对所述硅层进行抛光,使得所述硅层的一部分被移除。将所述半导体晶片定位于第二晶片抛光设备上。在所述半导体晶片定位于所述第二晶片抛光设备上时对所述硅层进行抛光,使得所述硅层的一部分被移除。
在另一方面中,一种处理半导体晶片的方法包含在所述半导体晶片上沉积硅层。清洁所述半导体晶片以促进所述硅层上的生长。在所述半导体晶片被清洁之后,对所述半导体晶片进行抛光以使所述硅层平滑。
关于上文所提及方面所述的特征存在各种改进形式。其它特征也可同样地并入于上文所提及方面中。这些改进形式及额外特征可个别地或以任一组合的形式存在。举例来说,下文关于所图解说明实施例中的任一者所论述的各种特征可单独地或以任一组合的形式并入到上文所描述方面中的任一者中。
附图说明
图1是半导体晶片的一个实施例的横截面图。
图2是晶片抛光系统的一个实施例的部分示意性透视图。
图3是图2中所展示的晶片抛光系统的晶片抛光设备的一个实施例的侧视立面图。
图4是展示处理半导体晶片的方法的一个实施例的流程图。
图5是展示处理半导体晶片的方法的另一实施例的流程图。
图6是展示在抛光期间从晶片的区域所移除的材料量的图解。
图7是展示在所描述抛光方法期间从晶片的区域所移除的材料量的图解。
图8是将抛光期间所移除的材料量与抛光垫的使用寿命进行比较的图表。
图9是将抛光期间所移除的材料量与抛光垫的使用寿命(在所描述方法中使用抛光垫时)进行比较的图表。
图10是半导体晶片的图解,其展示抛光之后晶片上的表面缺陷。
图11是半导体晶片的图解,其展示根据图4中所展示的方法进行抛光之后晶片上的表面缺陷。
图12是将供在处理晶片时使用的浆液的特性进行比较的图表。
在各个图式中,相似参考符号指示相似元件。
具体实施方式
现在参考各图且尤其是图1,半导体晶片的一个实施例大体整体上由参考编号100标示。晶片100可是任一类型的半导体晶片,且可使用所描述的方法来对供在任何半导体装置(例如集成电路(IC)芯片、绝缘体上硅(SOI)晶片及射频SOI(RF-SOI)晶片)中使用的晶片的表面进行抛光。
在实例性实施例中,晶片100包含处置晶片102及施体晶片104。施体晶片104包含晶片106及安置于晶片106上的氧化物层108。处置晶片102包含衬底晶片110及安置于衬底晶片110上且经配置以接合到施体晶片104的硅层112。硅层112包含衬底表面114及与衬底表面114相对的施体表面116。硅层112的厚度118是在衬底表面114与施体表面116之间测量。在一些实施例中,作为实例,硅层112的厚度118处于约1微米与约5微米之间的范围内。在其它实施例中,硅层112可具有任一适合的厚度118且覆盖晶片100的任何部分。在实例性实施例中,硅层112是多晶硅层,其主要用作电子电荷陷阱。
参考图2,晶片抛光系统的一个实施例大体整体上由参考编号200标示。晶片抛光系统200包含多个晶片抛光设备202。在适合的实施例中,晶片抛光系统200可包含使晶片抛光系统200能够如所描述而起作用的任何数目个晶片抛光设备202。在所图解说明的实施例中,晶片抛光系统200包含三个晶片抛光设备202。
如图3中所展示,晶片抛光设备202包含安装于可枢转台206上的抛光垫204及具有用于将半导体晶片100安装于抛光垫204上的可旋转头210的晶片安装装置208。环211促进相对于抛光垫204定位晶片100。在适合的实施例中,晶片抛光设备202可包含任何数目个(包含一个)抛光垫204、晶片安装装置208及环211。在所图解说明的实施例中,每一晶片抛光设备202包含两个晶片安装装置208。晶片安装装置208固持晶片100且随着晶片100及抛光垫204两者旋转而使晶片100与抛光垫204接触。抛光垫204通过磨蚀且利用可施加到抛光垫204的表面216的浆液214来对晶片100的表面212进行抛光。在适合的实施例中,表面212可是衬底表面114(图1)、施体表面116(图1)或晶片100的任何其它表面。
在所图解说明的实施例中,每一晶片抛光设备202包含用于施配浆液214的喷嘴218。喷嘴218中的任一者可施配与从任何其它喷嘴218所施配的浆液214不同的浆液214。另外,在抛光工艺期间,可从任一单个喷嘴218施配不同的浆液214。
在实例性实施例中,浆液214包含促进对表面212进行抛光的流体混合物。浆液214可包含可磨蚀表面212的任何化学品及其它材料。浆液214还可包含具有适合在抛光期间磨蚀表面212的任何大小的粒子。在一些实施例中,浆液214含有具有介于约20纳米与约80纳米之间或介于约25纳米与约45纳米之间的直径的粒子。
在抛光期间,将浆液214施加于抛光垫204与晶片100之间以帮助对晶片100的表面212进行抛光。当将抛光垫204压靠晶片100时,抛光垫204使浆液214作用于晶片100的表面212以同时且均匀地从晶片100的表面212移除材料且帮助改善晶片100的整体平滑度。随着晶片100的表面212被抛光,硅被移除,且因浆液214的磨蚀作用,表面212上会形成某一微小损坏。作为实例,中间抛光操作从晶片100的表面212移除小于约1微米的材料。随后,在最终抛光中移除表面212上由浆液214形成的微小损坏。
图4是对半导体晶片进行抛光的实例性方法300的流程图。方法300通常包含在晶片100上沉积302硅层112,将晶片100定位304于第一晶片抛光设备202上,使用第一浆液214对硅层112进行抛光306,使用第二浆液214对硅层112进行抛光308,将晶片100定位310于第二晶片抛光设备202上,及对硅层112进行抛光312。
在方法300的实例性实施例中,在多个晶片抛光设备202上执行抛光。在一些实施例中,可使用单个抛光设备202对晶片100进行抛光。在方法300的实例性实施例中,将晶片100定位304于第一晶片抛光设备202上以进行初始粗略抛光。可在第一晶片抛光设备202上对晶片100进行抛光达适合于磨蚀晶片100的一部分及/或实现所要平滑度的任何时间量。在一些实施例中,在第一晶片抛光设备202上对晶片100进行抛光使得厚度118减小处于约0.3um与约1um之间的范围的量。在一个实施例中,当在第一晶片抛光设备202上对晶片100进行抛光时,厚度118减小大约0.5um。因此,晶片100的翘曲及/或弯曲得以减小。另外,当在第一晶片抛光设备202上对硅层112进行抛光时,硅层112的表面应力被释放。
减小晶片100的翘曲、弯曲及/或表面张力会促进在后续抛光期间以基本上均匀的压力来将抛光垫204压靠晶片100。在实例性实施例中,将晶片100定位310于第二晶片抛光设备202上以进行额外抛光。可在第二晶片抛光设备202上对晶片100进行抛光达适合于磨蚀晶片100的一部分及/或实现所要平滑度的任何时间量。在一些适合的实施例中,在第二晶片抛光设备202上对晶片100进行抛光使得厚度118减小处于约0.1um与约0.5um之间的范围的量。在一个实施例中,当在第二晶片抛光设备202上对晶片100进行抛光时,厚度118减小大约0.3um。由于晶片100的翘曲、弯曲及/或表面张力得以减小,在第二晶片抛光设备202上进行抛光期间比在第一晶片抛光设备202上进行抛光期间会更加均匀地从晶片100移除材料。
通过使用多个晶片抛光设备202来对晶片100进行抛光,抛光垫204上的材料积聚得以减少。举例来说,当将晶片100从第一晶片抛光设备202切换到第二晶片抛光设备202时,可从抛光垫204清除在抛光垫204上残留的任何材料。减少抛光垫204上的材料积聚会增加抛光垫204的使用寿命且促进抛光垫204在大量制造工艺期间均匀地移除材料。
在方法300的一些实施例中,将抛光垫204压靠晶片100且将浆液214施加于抛光垫204与晶片100之间达预定时间段。所述预定时间段可是适合于磨蚀晶片100的所要部分及/或实现所要平滑度的任何时间量。在抛光期间,可将不同的浆液214施加到抛光垫204及晶片100达不同的时间段。举例来说,可将第一浆液214施加到抛光垫204及晶片100达处于约1分钟与约5分钟之间的范围或在一些实例中处于约90秒与180秒之间的范围的时间段。在一个实例中,在抛光期间,将第一浆液214施加到抛光垫204及晶片100达大约2分钟。
为减少表面212上的缺陷(例如晶粒边界的饰纹),第一浆液214基本上不含腐蚀剂。在一个实施例中,当将第一浆液214施加到晶片100时,进行抛光306会移除介于约0.1um与约0.2um之间的材料。如本发明中所使用,术语“腐蚀剂”意指一种能够借助于化学作用(例如燃烧或腐蚀)来磨蚀或移除材料的物质。在一些实施例中,在不背离本发明的一些方面的情况下,第一浆液214可包含弱腐蚀剂或相对少量的腐蚀剂。
在方法300中,将含有腐蚀剂的第二浆液214施加于抛光垫204与晶片100之间以用于对晶片100的表面212进行进一步抛光。第二浆液214可包含适合于促进从晶片100磨蚀及/或移除材料的任一腐蚀剂。在一个实施例中,第二浆液214包含弱碱腐蚀剂,例如(而不限于)氢氧化钾、氢氧化铵、四甲基氢氧化铵及胺。一种氨稳定型二氧化硅溶胶浆液是NP8020H。NP8020H具有从约8%到约10%的二氧化硅含量且具有从约65纳米到约75纳米的粒子大小。
在方法300的实例性实施例中,第二浆液214包含比第一浆液214更大量的腐蚀剂。在一些实施例中,由于所述腐蚀剂是弱碱,因此第二浆液214具有比第一浆液214高的pH。举例来说,第二浆液214可具有处于约10与约12之间的范围的pH且第一浆液214可具有小于约10的pH。在其它实施例中,第一浆液214与第二浆液214可具有适合于对晶片100进行抛光的任一pH。
在方法300中,在最终“精饰(touch)”或“去毛边(flash)”抛光操作期间将水施加到晶片100以改善亚微米粗糙度并基本上消除残留在晶片100的表面212上的微小缺陷。最终抛光还保持晶片平坦度,同时为晶片100的表面212赋予平滑的镜面面层(对于经抛光晶片来说是典型的且是许多装置制造所需要的)。此种类型的最终抛光通常从晶片100的表面212移除小于约1微米的材料或介于约0.25微米与约0.5微米之间的材料。在适合的实施例中,最终抛光移除具有小于约0.12微米或小于约0.06微米或小于约0.048微米的直径的粒子。当添加水时,水使浆液214稀释。在一些实施例中,浆液214被稀释到约一份二氧化硅浆液/约10份去离子水。
图5是处理半导体晶片的实例性方法400的流程图。方法400通常包含在晶片100上沉积402硅层112,清洁404晶片100,在第一晶片抛光设备202上对晶片100进行抛光406,在第二晶片抛光设备202上对晶片100进行抛光408,在第三晶片抛光设备202上对晶片100进行抛光410,及清洁412晶片100。
在方法400的实例性实施例中,清洁404晶片100包含以使用清洁溶液的标准清洁1(SC1)来处理晶片100。在其它实施例中,可以任一清洁工艺来清洁晶片。在抛光前清洁晶片会促进减少晶片上的缺陷、保护粗糙多晶硅表面并抑制或避免侵蚀性晶粒边界饰纹。特定来说,在抛光406、408及410前清洁晶片100会促进在晶片上生长材料层(例如氧化硅层),所述材料层可保护硅层112且减少晶粒边界饰纹。
如在图6及7中可见,所描述方法增加抛光期间材料移除的均匀性。举例来说,图6中所展示的晶片500在经抛光后具有基本上锥形形状,即,从低部分502移除的材料量大于从高部分504移除的材料量。因此,晶片500可需要额外处理及/或未满足对于半导体晶片的表面特性的严格要求。相比来说,如图7中所展示,在所描述抛光方法期间,遍及晶片506的表面508,材料从晶片506被基本上均匀地移除。已从晶片506移除大约0.8um的材料,而已从晶片500移除大约0.6um的材料。因此,从晶片506移除的材料量大于从晶片500移除的材料量。然而,抛光之后晶片506的厚度比抛光之后晶片500的厚度更加均匀,这归因于在用于晶片506的所描述抛光方法期间,材料的移除更加均匀。
如图8中所展示,在抛光期间所移除的材料量在抛光垫204的整个使用寿命期间通常减少。移除的减少至少部分地是由于抛光垫204上的材料积聚。然而,图9展示在所描述方法中使用的抛光垫204的移除速率在抛光垫204的整个寿命期间是基本上均匀的。
图10及11分别展示晶片600及晶片700的差分干涉对比度(DIC)图像。DIC图像突出显示晶片600及晶片700的表面缺陷。晶片600是在包含腐蚀剂的抛光工艺中使用单个晶片抛光设备予以抛光。因此,晶片600包含缺陷602及位于晶片600的晶粒边界上的饰纹604。相比来说,晶片700是使用多个晶片抛光设备202且利用基本上不含腐蚀剂的浆液214予以抛光。因此,晶片700具有比晶片600少的表面缺陷。
图12是将供在处理晶片100时使用的浆液800的特性进行比较的图表。浆液802具有大约为9.88的pH、大约为50%的二氧化硅含量及大约为30纳米的平均粒子大小。浆液804具有大约为10.5的pH、大约为9.8%的二氧化硅含量及大约为71纳米的平均粒子大小。浆液806具有大约为10.17的pH、大约为9.4%的二氧化硅含量及大约为35.1纳米的平均粒子大小。适合的浆液可从伊利诺伊州(IL)内伯威尔市(Naperville)的纳尔科(Nalco)公司购得。
尽管在一些实施例中描述了绝缘体上硅晶片,但所描述方法及系统可用于对任何类型的晶片而不仅仅是绝缘体上硅晶片进行抛光。
所描述方法及系统的实施例可更加有效地生产与现有方法及系统相比具有经改善表面特性的半导体晶片。举例来说,所描述系统及方法提供经改善的抛光系统,所述抛光系统在晶片抛光期间减少浪费且增加效率。更具体来说,所描述实施例提供利用多个抛光设备来对晶片进行抛光。所述实施例增加经抛光晶片的表面的均匀性且减小晶片的渐缩。
在一些实施例中,在抛光工艺的初始部分使用不含腐蚀剂的浆液。如此,腐蚀剂对晶片中的粗略缺陷的影响减小。举例来说,腐蚀剂对晶粒边界的饰纹减少。减少晶粒边界的饰纹具有若干益处,包含表面粗糙度较佳、在下游工艺中重新产生的粗糙度较少及计量得以改善。
在介绍本发明或其实施例的要素时,冠词“一(a)”、“一(an)”、“所述(the)”及“所述(said)”打算意指存在所述要素中的一或多者。术语“包括(comprising)”、“包含(including)”及“具有(having)”打算是包含性且意指除所列示要素以外还可存在额外要素。
由于可在不背离本发明的范围的情况下对上文的构造及方法作出各种改变,因此打算将上文描述中所含有及附图中所展示的所有内容解释为具有说明性而不具有限制性意义。

Claims (20)

1.一种处理半导体晶片的方法,其包括:
在所述半导体晶片上沉积硅层;
将第一浆液施加到所述半导体晶片;
对所述硅层进行抛光以使所述硅层平滑;
将第二浆液施加到所述半导体晶片,所述第二浆液包含比所述第一浆液更大量的腐蚀剂。
2.根据权利要求1所述的方法,其中所述硅层是多晶硅层,所述层在抛光之后具有经减小的粗糙度,且多晶晶粒边界通过抛光而被减小。
3.根据权利要求1所述的方法,其中使用所述第一浆液对所述硅层进行抛光达预定时间,所述预定时间处于约1分钟与约5分钟之间的范围内。
4.根据权利要求1所述的方法,其中预定时间是大约2分钟。
5.根据权利要求1所述的方法,其中使用所述第二浆液对所述硅层进行抛光达预定时间,所述预定时间处于约5分钟与约15分钟之间的范围内。
6.根据权利要求1所述的方法,其中所述腐蚀剂是氢氧化钾。
7.根据权利要求1所述的方法,其中所述第二浆液的pH大于所述第一浆液的pH。
8.根据权利要求1所述的方法,其进一步包括在对所述硅层进行抛光之前清洁所述半导体晶片以促进所述硅层上的生长。
9.根据权利要求8所述的方法,其进一步包括在对所述硅层进行抛光之前于所述硅层上形成氧化硅层。
10.根据权利要求9所述的方法,其中清洁所述半导体晶片包括使用标准清洁1SC1来清洁所述半导体晶片。
11.一种处理半导体晶片的方法,其包括:
在所述半导体晶片上沉积硅层;
将所述半导体晶片定位于第一晶片抛光设备上;
当所述半导体晶片定位于所述第一晶片抛光设备上时,对所述硅层进行抛光使得所述硅层的第一部分被移除;
将所述半导体晶片定位于第二晶片抛光设备上;及
当所述半导体晶片定位于所述第二晶片抛光设备上时,对所述硅层进行抛光使得所述硅层的第二部分被移除。
12.根据权利要求11所述的方法,其中当在所述第一晶片抛光设备上对所述硅层进行抛光时,介于约0.3um与约1um之间的厚度的所述硅层被移除。
13.根据权利要求11所述的方法,其中当在所述第二晶片抛光设备上对所述硅层进行抛光时,介于约0.1um与约0.5um之间的厚度的所述硅层被移除。
14.根据权利要求11所述的方法,其进一步包括当所述半导体晶片位于所述第一晶片抛光设备上时,将第一浆液施加到所述半导体晶片。
15.根据权利要求14所述的方法,其进一步包括当所述半导体晶片位于所述第一晶片抛光设备上时,将第二浆液施加到所述半导体晶片,所述第二浆液包含比所述第一浆液更大量的腐蚀剂。
16.一种处理半导体晶片的方法,其包括:
在所述半导体晶片上沉积硅层;
清洁所述半导体晶片以促进所述硅层上的生长;及
在所述半导体晶片被清洁之后,对所述半导体晶片进行抛光以使所述硅层平滑。
17.根据权利要求16所述的方法,其进一步包括在对所述半导体晶片进行抛光之前,于所述硅层上形成氧化硅层。
18.根据权利要求17所述的方法,其中清洁所述半导体晶片包括使用标准清洁1SC1来清洁所述半导体晶片。
19.根据权利要求18所述的方法,其进一步包括在对所述半导体晶片进行抛光之后,清洁所述半导体晶片。
20.根据权利要求16所述的方法,其中使用第一浆液及第二浆液来对所述半导体晶片进行抛光,所述第二浆液包含比所述第一浆液更大量的腐蚀剂。
CN201680063165.0A 2015-09-30 2016-09-29 用于处理具有多晶面层的半导体晶片的方法 Active CN108496242B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562235197P 2015-09-30 2015-09-30
US62/235,197 2015-09-30
PCT/US2016/054488 WO2017059099A1 (en) 2015-09-30 2016-09-29 Methods for processing semiconductor wafers having a polycrystalline finish

Publications (2)

Publication Number Publication Date
CN108496242A true CN108496242A (zh) 2018-09-04
CN108496242B CN108496242B (zh) 2022-09-27

Family

ID=57124186

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680063165.0A Active CN108496242B (zh) 2015-09-30 2016-09-29 用于处理具有多晶面层的半导体晶片的方法

Country Status (6)

Country Link
US (2) US11043395B2 (zh)
EP (1) EP3357082A1 (zh)
JP (1) JP6858763B2 (zh)
CN (1) CN108496242B (zh)
TW (2) TW202129764A (zh)
WO (1) WO2017059099A1 (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4608095A (en) * 1983-02-14 1986-08-26 Monsanto Company Gettering
JP2002518845A (ja) * 1998-06-13 2002-06-25 アプライド マテリアルズ インコーポレイテッド シリコンを化学機械研磨する技術
US20030054648A1 (en) * 2001-09-18 2003-03-20 Jeong In Kwon CMP apparatus and method for polishing multiple semiconductor wafers on a single polishing pad using multiple slurry delivery lines
CN1437643A (zh) * 2000-04-20 2003-08-20 格雷斯公司 研磨无机氧化物颗粒的浆液以及含铜表面的抛光方法
US6682396B1 (en) * 2000-04-11 2004-01-27 Taiwan Semiconductor Manufacturing Co., Ltd Apparatus and method for linear polishing
JP2005072238A (ja) * 2003-08-25 2005-03-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
CN102668043A (zh) * 2009-10-30 2012-09-12 康宁股份有限公司 采用化学机械抛光的半导体晶片再利用

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5232875A (en) * 1992-10-15 1993-08-03 Micron Technology, Inc. Method and apparatus for improving planarity of chemical-mechanical planarization operations
US5571373A (en) 1994-05-18 1996-11-05 Memc Electronic Materials, Inc. Method of rough polishing semiconductor wafers to reduce surface roughness
JP3240263B2 (ja) * 1995-09-14 2001-12-17 株式会社東芝 不純物濃縮・分析方法およびこれに用いる装置
US5646053A (en) * 1995-12-20 1997-07-08 International Business Machines Corporation Method and structure for front-side gettering of silicon-on-insulator substrates
US6139428A (en) * 1996-12-17 2000-10-31 Vsli Technology, Inc. Conditioning ring for use in a chemical mechanical polishing machine
TW358983B (en) * 1997-11-15 1999-05-21 Taiwan Semiconductor Mfg Co Ltd Chemical mechanical grinding method
KR100325066B1 (ko) * 1998-06-30 2002-08-14 주식회사 현대 디스플레이 테크놀로지 박막트랜지스터의제조방법
US6268284B1 (en) * 1998-10-07 2001-07-31 Tokyo Electron Limited In situ titanium aluminide deposit in high aspect ratio features
TW494502B (en) * 1998-12-09 2002-07-11 Applied Materials Inc Polishing platen rinse for controlled passivation of silicon/polysilicon surfaces
US6559040B1 (en) * 1999-10-20 2003-05-06 Taiwan Semiconductor Manufacturing Company Process for polishing the top surface of a polysilicon gate
US6431959B1 (en) 1999-12-20 2002-08-13 Lam Research Corporation System and method of defect optimization for chemical mechanical planarization of polysilicon
WO2003105200A1 (en) * 2002-06-06 2003-12-18 Ebara Corporation Substrate processing apparatus and substrate processing method
US6876565B2 (en) * 2002-09-30 2005-04-05 Kabushiki Kaisha Toshiba Semiconductor memory device
US6855607B2 (en) * 2003-06-12 2005-02-15 Advanced Micro Devices, Inc. Multi-step chemical mechanical polishing of a gate area in a FinFET
KR100596880B1 (ko) * 2004-09-01 2006-07-05 동부일렉트로닉스 주식회사 반도체 소자의 게이트 형성 방법
US20060088976A1 (en) * 2004-10-22 2006-04-27 Applied Materials, Inc. Methods and compositions for chemical mechanical polishing substrates
KR100641348B1 (ko) 2005-06-03 2006-11-03 주식회사 케이씨텍 Cmp용 슬러리와 이의 제조 방법 및 기판의 연마 방법
KR100750191B1 (ko) * 2005-12-22 2007-08-17 삼성전자주식회사 슬러리 조성물, 이를 이용한 화학 기계적 연마 방법 및상기 방법을 이용한 비 휘발성 메모리 소자의 제조 방법
EP2346069A4 (en) 2008-11-07 2012-06-13 Asahi Glass Co Ltd ABRASIVE, POLISHING METHOD AND METHOD FOR PRODUCING AN INTEGRATED SEMICONDUCTOR SWITCHING

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4608095A (en) * 1983-02-14 1986-08-26 Monsanto Company Gettering
JP2002518845A (ja) * 1998-06-13 2002-06-25 アプライド マテリアルズ インコーポレイテッド シリコンを化学機械研磨する技術
US6682396B1 (en) * 2000-04-11 2004-01-27 Taiwan Semiconductor Manufacturing Co., Ltd Apparatus and method for linear polishing
CN1437643A (zh) * 2000-04-20 2003-08-20 格雷斯公司 研磨无机氧化物颗粒的浆液以及含铜表面的抛光方法
US20030054648A1 (en) * 2001-09-18 2003-03-20 Jeong In Kwon CMP apparatus and method for polishing multiple semiconductor wafers on a single polishing pad using multiple slurry delivery lines
JP2005072238A (ja) * 2003-08-25 2005-03-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
CN102668043A (zh) * 2009-10-30 2012-09-12 康宁股份有限公司 采用化学机械抛光的半导体晶片再利用

Also Published As

Publication number Publication date
US11043395B2 (en) 2021-06-22
CN108496242B (zh) 2022-09-27
US20210242035A1 (en) 2021-08-05
JP6858763B2 (ja) 2021-04-14
TWI771276B (zh) 2022-07-21
US20180323079A1 (en) 2018-11-08
WO2017059099A1 (en) 2017-04-06
TW202129764A (zh) 2021-08-01
TW201721750A (zh) 2017-06-16
EP3357082A1 (en) 2018-08-08
JP2018537844A (ja) 2018-12-20

Similar Documents

Publication Publication Date Title
US7507146B2 (en) Method for producing semiconductor wafer and semiconductor wafer
US9630295B2 (en) Mechanisms for removing debris from polishing pad
KR101862139B1 (ko) 반도체 웨이퍼의 제조 방법
JP4667263B2 (ja) シリコンウエハの製造方法
US20110014858A1 (en) Grooved cmp polishing pad
TWI431678B (zh) 拋光半導體晶圓邊緣的方法
EP1852899A1 (en) Method for manufacturing semiconductor wafer and method for mirror chamfering semiconductor wafer
TWI670763B (zh) 一種用於在一化學機械研磨製程之後清潔晶圓之刷具與方法
JP2010109370A (ja) 半導体ウェーハの両面をポリッシングする方法
KR20100138736A (ko) 반도체 웨이퍼의 양면 폴리싱 가공 방법
US11355346B2 (en) Methods for processing semiconductor wafers having a polycrystalline finish
KR20190057394A (ko) 실리콘 웨이퍼의 연마 방법 및 실리콘 웨이퍼의 제조 방법
US6406357B1 (en) Grinding method, semiconductor device and method of manufacturing semiconductor device
US6300246B1 (en) Method for chemical mechanical polishing of semiconductor wafer
US6761625B1 (en) Reclaiming virgin test wafers
CN108496242A (zh) 用于处理具有多晶面层的半导体晶片的方法
JP3533046B2 (ja) 半導体基板用研磨布のドレッサー
CN114523340A (zh) 研磨抛光成套装备、研磨抛光方法
JP6231334B2 (ja) 薄板基板の研削加工方法およびそれに用いる研削加工装置
Molines Colomer Evaluation of Chemical Mechanical Planarization Capability of Titan™ Wafer Carrier on Silicon Oxide
JP2005347706A (ja) シリコンウエハの加工方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20190813

Address after: No. 8 Industrial East Second Road, Xinzhu Science Industrial Park, Taiwan, China

Applicant after: GlobalWafers Co.,Ltd.

Address before: Singapore Singapore

Applicant before: SunEdison Semiconductor Limited (UEN201334164H)

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant