CN108467005A - 半导体装置和用于形成半导体装置的方法 - Google Patents

半导体装置和用于形成半导体装置的方法 Download PDF

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Abstract

本发明涉及一种半导体装置(100)。该半导体装置包括膜结构(110)的至少一个悬置区域(111)。该悬挂区域在横向上位于半导体衬底(120)的表面(121)的第一区域中。此外，该半导体装置包括膜结构的膜区域(112)。在膜区域和半导体衬底的至少一部分之间在垂向上设置有空腔(130)。此外，半导体衬底的表面(121)的第一区域由半导体衬底的屏蔽掺杂区(122)的表面形成。此外，半导体衬底的屏蔽掺杂区(122)与相邻掺杂区(123)邻接。此外，相邻掺杂区在空腔的区域中形成半导体衬底的表面(121)的至少一部分。另外，相邻掺杂区(123)具有第一导电类型，并且屏蔽掺杂区(122)具有第二导电类型。

Description

半导体装置和用于形成半导体装置的方法
技术领域
实例涉及半导体装置的制造技术，并且特别是涉及半导体装置、压力传感器、麦克风、加速度传感器和用于形成半导体装置的方法。
背景技术
半导体装置(例如，压力传感器、麦克风或加速度传感器)通常包括膜。在此可能期望膜具有较高的机械稳定性。
发明内容
因此，可能需要对于具有膜的半导体装置的改进方案，在该方案中可改善电特性，延长使用寿命和/或提高可靠性。
该需求可通过本发明的主题来满足。
一些示例涉及一种半导体装置。该半导体装置包括膜结构的至少一个悬置区域。该悬置区域在横向上位于半导体衬底的表面的第一区域中。此外，半导体装置包括膜结构的膜区域。在膜区域和半导体衬底的至少一部分之间在垂向上设置有空腔。另外，半导体衬底的表面的第一区域由半导体衬底的屏蔽掺杂区的表面形成。此外，半导体衬底的屏蔽掺杂区与相邻掺杂区邻接。另外，该相邻掺杂区在空腔区域中形成半导体衬底的至少一部分表面。此外，该相邻掺杂区具有第一导电类型，并且屏蔽掺杂区具有第二导电类型。
一些示例涉及一种半导体装置。该半导体装置包括膜结构的至少一个悬置区域。该悬置区域在横向上位于半导体衬底的表面的第一区域中。另外，在膜结构的悬置区域和半导体衬底的表面的第一区域之间在垂向上设置有绝缘层。此外，半导体装置包括膜结构的膜区域。在膜区域和半导体衬底的至少一部分之间在垂向上设置有空腔。另外，在空腔的朝向半导体衬底的边缘表面处的点的最大垂直距离小于10nm。
一些示例涉及具有半导体装置的压力传感器、麦克风或加速度传感器。
一些示例涉及用于形成半导体装置的方法。该方法包括形成膜结构。膜结构包括膜区域和至少一个悬置区域。另外，悬置区域在横向上位于半导体衬底的表面的第一区域中。此外，该方法包括在膜区域和半导体衬底的至少一部分之间在垂向上形成空腔。半导体衬底的表面的第一区域由半导体衬底的屏蔽掺杂区的表面形成。另外，半导体衬底的屏蔽掺杂区与相邻掺杂区邻接。此外，相邻掺杂区在空腔区域中形成半导体衬底的至少一部分表面。此外，相邻掺杂区具有第一导电类型并且屏蔽掺杂区具有第二导电类型。
附图说明
下面参考附图来详细地阐释实施例。其中：
图1示出了半导体装置的示意性横截面；
图2示出了另一半导体装置的示意性横截面；
图3示出了另一半导体装置的示意性横截面；
图4示出了另一半导体装置的示意性横截面；
图5示出了另一半导体装置的示意性横截面；
图6示出了另一半导体装置的示意性横截面；
图7示出了另一半导体装置的一部分的示意性俯视图；
图8示出了另一半导体装置的示意性横截面；
图9示出了另一半导体装置的示意性横截面；
图10示出了压力传感器的一部分的示意性横截面；
图11示出了麦克风的一部分的示意性横截面；
图12示出了加速度传感器的一部分的示意性横截面；
图13示出了构造半导体装置的方法的流程图；并且
图14示出了构造半导体装置的另一方法的流程图。
具体实施方式
现在将参考在其中示出了一些实施例的附图更详细地说明各种实施例。在附图中，为了清楚起见，线、层和/或区域的厚度尺寸可能被夸大表示。
在仅示出一些示例性实施例的附图的以下说明中，相同的附图标记可表示相同或相似的部件。此外，可使用总结性附图标记用于在一个实施例中或在一个附图中多次出现、但是关于一个或多个特征一起描述的部件和对象。以相同或总结性附图标记描述的部件或对象在单个、多个或全部特征(例如其尺寸)方面可相同地被实施，然而同样也可不同地被实施，除非在说明中另有明确或隐含的陈述。
尽管可以不同的方式对实施例进行修改和改变，但附图中的实施例作为示例被示出并且在本文中予以详细说明。然而应明确指出的是，这并不意图将实施例限制到相应所公开的形式，而是实施例旨在覆盖在本发明范围内的所有功能上的和/或结构上的修改、等价方案和替代方案。相同的附图标记在所有附图说明中表示相同或相似的元件。
应注意的是，被称为与另一元件“连接”或“耦连”的元件可与该另一元件直接连接或耦连或者可存在有位于其之间的元件。当两个元件A和B通过“或”结合时，则其可理解为意指所有可能的组合，例如“仅A”、“仅B”以及“A和B”。该相同组合的替代表达方式为“A和B中的至少一个”。这同样适用于超过2个元件的组合。
在此使用的术语仅用于说明特定的实施例且并不旨在限制实施例。如本文所使用的，除非上下文另有明确指示，否则单数形式“一个”、“一种”和“该”“所述”也应包括复数形式。此外需明确指出的是，诸如在此使用的例如“包括”、“包含”、“具有”和/或“有”等用语表示所述特征、整数、步骤、工作流程、元件和/或部件的存在，但是并不排除一个或多个特征、整数、步骤、工作流程、元件、部件和/或其组合的存在或添加。
除非另有定义，否则本文使用的所有术语(包括技术术语和科学术语)具有与实施例所属领域的普通技术人员所赋予的相同的含义。此外需明确指出的是，那些在通用字典中定义的用语应被解读为具有与其在相关技术背景中的含义一致的含义，除非在此另有明确的定义。
图1示出了半导体装置100的示意性横截面。该半导体装置100包括膜结构110的至少一个悬置区域111。该悬置区域111在横向上位于半导体衬底120的表面121的第一区域中。此外，半导体装置100包括膜结构110的膜区域112。在膜区域112和半导体衬底120的至少一部分之间在垂向上设置有空腔130。此外，半导体衬底120的表面121的第一区域由半导体衬底120的屏蔽掺杂区122的表面形成。此外，半导体衬底120的屏蔽掺杂区122与相邻掺杂区123邻接。此外，相邻掺杂区123在空腔130的区域中形成半导体衬底120的表面121的至少一部分。此外，相邻掺杂区123具有第一导电类型，并且屏蔽掺杂区122具有第二导电类型。
通过屏蔽掺杂区122和相邻掺杂区123的不同导电类型，可在屏蔽掺杂区122和相邻掺杂区123之间的过渡处形成p-n结。由此可在屏蔽掺杂区122和相邻掺杂区123之间的过渡处产生阻挡层。通过所产生的阻挡层可实现悬置区域111以及整个膜结构110与半导体衬底120的其它区域(例如半导体衬底120的对电极掺杂区或半导体衬底120的体区域)的电绝缘。由此可减小在膜结构110和半导体衬底120的其他区域之间的寄生电容。从而，可以改善的信噪比检测在膜区域112和半导体衬底120的对电极掺杂区之间的电容。结果膜结构110可具有改善的电特性。此外以这种方式也可省去位于膜悬置部111和半导体衬底120的表面121之间的结构化的绝缘元件(例如结构化的电介质)，从而也可省去膜结构110下方的形貌台阶。通过省去膜结构110下方的形貌台阶，可避免(例如在膜结构110的沉积期间)将形貌台阶传递到膜结构110的膜区域112上。由此可避免由于传递到膜区域112上的形貌台阶而带来对膜结构110机械特性(例如膜区域112的刚度或固有频率)的影响。由此可减少在一个生产批次中的半导体装置100的性能波动和/或可避免膜结构110中的结构薄弱点，从而可提高成品率。由此可更加成本廉价地提供半导体装置100。此外，通过消除传递到膜区域112上的形貌台阶，可避免在半导体装置100的化学机械抛光期间膜区域112朝半导体衬底120的表面121方向的弯曲，从而可避免将膜区域112固定到半导体衬底120的表面121处。由此可提高半导体装置100的制造成品率。从而可更加成本低廉地提供半导体装置100。
例如，膜结构110可以是基于硅(Si)的膜结构(例如基于多晶硅或单晶硅)。例如，膜结构110可以是单片膜结构。膜结构110例如可具有第一导电类型或第二导电类型。例如，该膜结构110可具有大于1×1016(或者大于1×1017或大于1×1018)个原子/cm3且小于1×1021(或者小于1×1020或小于1×1019)个原子/cm3的平均掺杂物浓度。例如，膜结构110可以是硼掺杂(例如高硼掺杂)硅膜结构。膜结构110可具有单个导电层。可选地，可在膜结构110的膜区域112的上方或下方布置另外的层(例如钝化层)。例如，可在膜结构110的远离空腔130的表面处设置氮化硅层。由此可实现膜结构110的钝化。例如，膜结构110或膜区域112的横向尺寸(例如宽度)可大于1μm(或者大于5μm、大于8μm或大于10μm)且小于50μm(或者小于30μm、小于20μm或小于14μm)。膜区域112的垂向尺寸(例如厚度)例如可大于10nm(或者大于50nm或大于100nm)且小于1μm(或者小于500nm、小于250nm或小于150nm)。例如，悬置区域111的横向尺寸(例如宽度)可大于100nm(或者大于500nm或大于1μm)且小于15μm(或者小于10μm或小于5μm)。悬置区域111的垂向尺寸(例如厚度)例如可大于10nm(或者小于50nm或大于100nm)且小于1μm(或者小于500nm、小于250nm或小于150nm)。例如，悬置区域111可具有矩形的横向截面。悬置区域111例如可从至少三个侧面横向包围空腔130。
例如，空腔130的横向尺寸(例如宽度)可大于1μm(或者大于5μm、大于8μm或大于10μm)且小于50μm(或者小于30μm、小于20μm或小于15μm)。空腔130的垂向尺寸(例如高度)例如可大于10nm(或者大于50nm或大于100nm)且小于1μm(或者小于500nm、小于250nm或小于150nm)。例如，在空腔130中可包含预定的气体体积(例如预定的空气体积)。作为替代，空腔130可对半导体装置100的环境敞开。例如，膜结构110可具有至少一个横向开口和/或至少一个垂向开口(例如用于在形成空腔130时去除牺牲层)。
例如，屏蔽掺杂区122的垂向尺寸(例如厚度)可大于100nm(或者大于200nm或大于500nm)且小于10μm(或者小于5μm或小于1μm)。屏蔽掺杂区122的横向尺寸(例如宽度)例如可大于悬置区域111的横向尺寸的100％(或者大于105％、大于110％、大于125％或大于150％)。例如，悬置区域111相对于屏蔽掺杂区122的至少一个边缘可具有大于5nm(或者大于10nm或大于25nm)的横向距离。由此制造公差可得到补偿。
例如，屏蔽掺杂区122可具有大于1×1016个原子/cm3(或者大于1×1017个原子/cm3或大于1×1018个原子/cm3)且小于1×1021个原子/cm3(或者小于1×1020个原子/cm3或小于1×1019个原子/cm3)的平均掺杂物浓度。
例如，屏蔽掺杂区122可具有第一局部区域和第二局部区域，第一局部区域具有大于1×1017个原子/cm3(或者大于1×1018个原子/cm3或大于1×1019个原子/cm3)且小于1×1021个原子/cm3(或者小于1×1020个原子/cm3)的平均掺杂物浓度，第二局部区域具有大于1×1016个原子/cm3(或者大于5×1016个原子/cm3)且小于1×1018个原子/cm3(或者小于5×1017个原子/cm3)的平均掺杂物浓度。第一局部区域可具有大于50nm(或者大于100nm、大于150nm或大于200nm)的垂向尺寸。此外，第二局部区域可具有大于100nm(或者大于250nm、大于500nm或大于1000nm)的垂向尺寸。通过第二局部区域相对于第一局部区域具有较低的掺杂物浓度，可更加成本低廉地(例如通过注入)形成第二局部区域。由此可更加成本低廉地提供半导体装置100。例如，第二局部区域与半导体装置120表面121的最大垂向距离大于第一局部区域与半导体装置120表面121的最大垂向距离的200％(或者大于300％、大于400％或大于500％)。第二局部区域例如可在半导体衬底120中位于第一局部区域的下方。例如，第一局部区域可与第二局部区域接触。
例如，相邻掺杂区123可从三个侧面包围屏蔽掺杂区122。相邻掺杂区123例如可与屏蔽掺杂区122接触从而与屏蔽掺杂区122邻接。例如，相邻掺杂区123的垂向尺寸可大于屏蔽掺杂区122的横向尺寸的100％(或者大于200％、大于300％或大于500％)。例如，相邻掺杂区可具有大于1×1014个原子/cm3(或者大于1×1015个原子/cm3)且小于1×1018个原子/cm3(或者小于1×1017个原子/cm3或小于1×1016个原子/cm3)的平均掺杂物浓度。例如，相邻掺杂区123可以是半导体衬底120的阱掺杂区(例如其具有大于1×1016个原子/cm3且小于1×1018个原子/cm3的平均掺杂物浓度)或体掺杂区。体掺杂区例如可通过背面触点或正面端子设置到参考电位(例如接地电位)上。
例如，膜结构110的悬置区域111可在横向上从空腔130至多延伸到半导体衬底120的表面121的第一区域的一个边缘。由此可改善膜结构110与相邻掺杂区123从而与半导体衬底120体区域的电绝缘。例如，从膜结构110的悬置区域111到半导体衬底120的表面121的第一区域的边缘的横向距离可大于5nm(或者大于10nm或大于25nm)或者大于半导体衬底120的表面121第一区域的横向尺寸的1％(或者大于5％、大于10％或大于25％)。半导体衬底120的表面121的第一区域的边缘例如可在横向上位于空腔130之外。
例如，膜结构110的悬置区域111可在横向上完全布置在半导体衬底120的表面121的第一区域内。由此可改善膜结构110与相邻掺杂区123从而与半导体衬底120的体区域的电绝缘。
例如，相邻掺杂区123可在半导体衬底120内在横向上完全包围屏蔽掺杂区122。由此在屏蔽掺杂区122和相邻掺杂区123之间的过渡处产生的阻挡层可在横向上完全包围屏蔽掺杂区122。由此可改善膜结构110与半导体衬底120的体区域的电绝缘。例如，相邻掺杂区123可在空腔130外部在横向上完全包围屏蔽掺杂区122。
例如，在空腔130的(整个)区域中半导体衬底120的表面121处的点的最大垂向距离可小于10nm(或者小于5nm或小于2nm)。由此可避免将形貌结构(例如形貌台阶)传递到膜结构110的膜区域112上。由此可改善和/或调整膜结构110的机械特性(例如膜区域112的刚性或固有频率)。
例如，在膜结构110的膜区域112无负载的状态下在膜结构110的膜区域112表面处的点的最大垂向距离可小于10nm(或者小于5nm或小于2nm)。由此膜区域112可具有较高的刚度。例如，在膜区域112无负载的状态下，在空腔130中从而在膜区域112的朝向空腔130的表面上的压力和作用在膜区域112的远离空腔的表面上的外部压力(例如作用在半导体装置100上的大气压力)可以是相同的。膜结构110的膜区域112的表面例如可以是膜区域112的朝向空腔130的表面或膜区域112的远离空腔130的表面。
例如，半导体衬底120的表面121的第二区域在空腔130的区域中可由对电极掺杂区形成。对电极掺杂区可具有第二导电类型。由此用于膜结构110的对电极可被有效地集成到半导体衬底120中。例如，半导体衬底120的表面121的第二区域的横向尺寸(例如宽度)可大于空腔130的横向尺寸(例如宽度)的30％(或者大于50％或大于70％)且小于空腔130的横向尺寸(例如宽度)的99％(或者小于95％或小于90％)。
例如，相邻掺杂区123可与对电极掺杂区邻接或者可与对电极掺杂区相接触。由此可在相邻掺杂区123和对电极掺杂区之间的过渡处形成p-n结从而形成阻挡层。由此对电极掺杂区可与半导体衬底120的体区域和屏蔽掺杂区122电绝缘。
例如，相邻掺杂区123和/或屏蔽掺杂区122可在横向上至少在三个侧面处包围对电极掺杂区。
例如，对电极掺杂区可具有大于1×1016个原子/cm3(或者大于1×1017个原子/cm3或大于1×1018个原子/cm3)且小于1×1021个原子/cm3(或者小于1×1020原子/cm3或小于1×1019个原子/cm3)的平均掺杂物浓度。
例如，对电极掺杂区可包括具有大于1×1017个原子/cm3(或者大于1×1018个原子/cm3或大于1×1019个原子/cm3)且小于1×1021个原子/cm3(或者小于1×1020个原子/cm3)的平均掺杂物浓度的第一局部区域和具有大于1×1016个原子/cm3(或者大于5×1016个原子/cm3)且小于1×1018个原子/cm3(或者小于5×1017个原子/cm3)的平均掺杂物浓度的第二局部区域。第一局部区域可具有大于50nm(或者大于100nm、大于150nm或大于200nm)的垂向尺寸。此外，第二局部区域可具有大于100nm(或者大于250nm、大于500nm或大于1000nm)的垂向尺寸。通过第二局部区域相对于第一局部区域具有较低的掺杂物浓度，可更加成本低廉地(例如通过注入)形成第二局部区域。由此可更加成本低廉地提供半导体装置100。例如，第二局部区域与半导体衬底120的表面121的最大垂向距离可大于第一局部区域与半导体衬底120的表面121的最大垂向距离的200％(或者大于300％、大于400％或大于500％)。第二局部区域例如可在半导体衬底120中位于第一局部区域的下方。例如，第一局部区域可与第二局部区域相接触。
例如，对电极掺杂区的横向尺寸可大于空腔130的横向尺寸的30％(或者大于50％、大于75％或大于90％)。由此可优化由膜结构110(或膜区域112)和对电极掺杂区形成的电容器的电容。例如，对电极掺杂区的垂向尺寸可大于100nm(或者大于200nm或大于500nm)且小于10μm(或者小于5μm或小于1μm)。
例如，屏蔽掺杂区122可通过相邻掺杂区123在横向上与对电极掺杂区分离。由此可避免在膜结构110和对电极掺杂区之间的半导体衬底120中的横向串扰。
例如，相邻掺杂区12电路局部区域可具有大于1×1016个原子/cm3(或者大于1×1017个原子/cm3或大于1×1018个原子/cm3)且小于1×1021个原子/cm3(或者小于1×1020个原子/cm3或小于1×1019个原子/cm3)的平均掺杂物浓度。
例如，相邻掺杂区123可包括具有大于1×1017个原子/cm3(或者大于1×1018个原子/cm3、大于1×1019个原子/cm3或大于5×1019个原子/cm3)且小于1×1021个原子/cm3(或者小于5×1020个原子/cm3)的平均掺杂物浓度的第一局部区域和具有大于1×1016(或者大于1×1017)个原子/cm3且小于1×1018个原子/cm3的平均掺杂物浓度的第二局部区域。第一局部区域可具有大于25nm(或者大于50nm或大于100nm)的垂向尺寸。此外，第二局部区域可具有大于100nm(或者大于250nm、大于500nm或大于1000nm)的垂向尺寸。通过第二局部区域相对于第一局部区域具有较低的掺杂物浓度，可更加成本低廉地(例如通过注入)形成第二局部区域。由此可更加成本低廉地提供半导体装置100。例如，第二局部区域与半导体衬底120的表面121的最大垂向距离可大于第一局部区域与半导体衬底120的表面121的最大垂向距离的200％(或者大于300％、大于400％或大于500％)。第二局部区域例如可在半导体衬底120中位于第一局部区域的下方。例如，第一局部区域可与第二局部区域相接触。
例如，在膜结构110边缘的馈通部分处，膜结构110与半导体衬底120的表面121的垂向距离可大于在膜结构110的膜区域112的无负载状态下在空腔130区域中膜结构110的膜区域112与半导体衬底120的表面121的垂向距离的50％(或者大于60％、大于70％、大于80％、大于90％或大于95％)。由此可减小在馈通部分的区域中对电极掺杂区和膜结构110之间的寄生电容。
例如，半导体装置100可进一步包括接触结构。通过该接触结构可将不同的电压施加到膜结构110和半导体衬底120的屏蔽掺杂区122处。由此膜结构110和屏蔽掺杂区122可与不同的电源连接。例如，接触结构可包括与向膜结构110施加第一电压的第一横向结构化金属层(例如横向铜层)连接的第一垂向触点(例如导通孔)、与将第二电压施加到屏蔽掺杂区122的第二横向结构化金属层(例如横向铜层)连接的第二垂向触点(例如导通孔)和/或与将第三电压施加到对电极掺杂区的第三横向结构化金属层(例如横向铜层)连接的第三垂向触点(例如导通孔)。
例如，半导体装置可进一步包括控制电路。该控制电路可构造为向膜结构110和半导体衬底120的屏蔽掺杂区122提供相同的电压。例如可施加相同的电压信号，但这是在分开的电压源中产生的并且具有与膜的情况不同的参考点。由此例如可使得在屏蔽掺杂区122中通过相同信号对膜测量信号的影响最小化。作为替代，可从相同的电压源向膜结构110和屏蔽掺杂区122施加相同的电压。由此可使在膜结构110和屏蔽掺杂区122之间的寄生电容最小化。例如，控制电路可与接触结构导电地连接。
例如，控制电路可构造为至少为相邻掺杂区123的局部区域提供另一电压。例如，该另一电压可以是参考电压(例如接地)。
例如，控制电路可形成在半导体衬底120上。作为替代，控制电路可以是外部控制电路。
例如，半导体装置100可进一步包括控制电路。控制电路可构造为向膜结构110和半导体衬底120的屏蔽掺杂区122提供具有相同波形的电信号。由此可实现在膜结构110和半导体衬底120的屏蔽掺杂区122之间的寄生电容的最小化。另外，在检测由膜结构110和对电极掺杂区形成的电容器的电容或电容变化时可实现信噪比的改善。例如，波形可以是正弦波电压、方波电压或锯齿波电压。
例如，在半导体衬底120的表面121处膜结构110的悬置区域111可与屏蔽掺杂区122相接触。由此膜结构110可直接位于半导体衬底的光滑表面121处。由此可避免在膜结构110的膜区域112中形成形貌台阶。
作为替代，第一绝缘层可在垂向上布置在膜结构110的悬置区域111和屏蔽掺杂区122之间。例如，第一绝缘层可具有大于1×106Ωcm(或者大于1×108Ωcm、大于1×1010Ωcm或大于1×1012Ωcm)的特定(电)阻抗。例如，第一绝缘层可包括氮化硅、氧化硅和碳化硅中的至少一种。
例如，在空腔130的区域中第二绝缘层可位于半导体衬底120的表面121处或膜结构110的膜区域112的表面处。由此可避免在膜结构110的膜区域112偏移时在膜结构110的膜区域112和半导体衬底120的表面121之间接触的情况下的交叉电路。膜结构110的膜区域112的表面可以是膜结构110的膜区域112的朝向空腔130的表面。例如，第一绝缘层和位于半导体衬底120的表面121处的第二绝缘层可形成连续的绝缘层。
例如，具有第一导电类型的区域可以是p型掺杂区(例如通过引入铝离子或硼离子产生)或n型掺杂区(例如通过引入磷离子或砷离子产生)。因此，第二导电类型表示相反的n型掺杂区或p型掺杂区。换言之，第一导电类型可指示p型掺杂并且第二导电类型可指示n型掺杂，反之亦然。例如，一个区域的平均掺杂物浓度可以是在该区域上平均每单位体积的掺杂物原子的所测数量。
例如，半导体衬底120可以是基于硅(Si)的半导体衬底。作为替代，半导体衬底120可以是基于碳化硅(SiC)的半导体衬底、基于砷化镓(GaAs)的半导体衬底或基于氮化镓(GaN)的半导体衬底。半导体衬底120例如可以是半导体晶圆或半导体晶片。
例如，可测量垂直于半导体衬底120的表面121的垂直方向、垂向尺寸或厚度和平行于半导体衬底120的表面121的横向方向或横向尺寸。例如，半导体衬底120的表面121可以是半导体衬底120的正面。半导体衬底120的正面例如可以是半导体衬底120的在其上应构造比在半导体衬底120背面上更复杂的结构的表面，因为如果在正面上已经形成结构，则工艺参数(例如温度)和背面的加工处理可能受到限制。
例如，半导体装置100可以是压力传感器、超声波传感器、超声换能器、气体传感器、麦克风、加速度传感器、微机电系统(MEMS)模块或具有可移动膜结构的测微仪。
图2示出了另一半导体装置200的示意性横截面。半导体装置200可与结合图1说明的半导体装置100相似地构造。半导体装置200包括半导体衬底120。绝缘层210位于半导体衬底120的表面121处。绝缘层210完全覆盖表面121。例如，绝缘层210可包括电介质。此外，绝缘层210没有结构化和/或拓扑结构。另外，半导体装置200包括位于绝缘层210处的具有悬置区域111和膜区域112的膜结构110。此外，在膜结构110和半导体衬底120之间在垂向上设置有空腔130。例如，膜结构110的悬置区域111在横向上可位于半导体衬底120的表面121的由未示出的屏蔽掺杂区122形成的第一部分中。
图2示出了由于悬置在没有结构化电介质的衬底的平坦膜的示例。例如，膜区域112(例如独立式膜)的轮廓可独立于绝缘层210(例如电介质材料)的可能的表面台阶。因此，在整个生产过程中可显著提高膜区域112(例如膜)的稳定性，并且可附加地提高在晶圆级上得到的成品率。此外，在该示例中可实现有效的电绝缘方案，从而实现电位的充分隔离而不需要锚定到电介质上。另外，通过此方案可实现膜结构110(例如膜结构元件)相对于半导体衬底120的寄生电容和泄漏电流的减小。
例如，膜结构110或膜区域112(例如膜)可悬置在半导体衬底120(例如有源硅材料)处。具有约10nm至80nm厚度的电介质材料(例如氮化硅(Si3N4)、氧化硅(SiO2)或碳化硅(SiC))的薄层可用作半导体衬底120和膜结构110之间的电绝缘。由此在保形膜沉积过程中可得到具有平坦结构而没有任何拓扑结构的膜区域112。因此可提高膜区域112在弯曲方面的机械稳定性并且可减少特定工艺步骤(例如化学机械抛光(CMP))的影响。
图2示出了在半导体衬底120的表面121(例如衬底表面)上的可选的全区域绝缘层210的示例。例如，可将膜结构110(例如微机械膜)施加到半导体衬底120(例如有源衬底)上。例如，在悬置区域111(例如膜悬置部)的区域中可省去绝缘层210(例如电介质)。
图2示出了没有拓扑结构的膜的示例。例如，浅沟槽氧化物可由绝缘层210(例如较薄的电介质层)替代。
其他细节和方面结合上文或下文说明的实施方式被提出。图2所示的实施方式可包括对应于一个或多个方面的一个或多个可选的附加特征，该一个或多个方面与所提出的方案或者上述(例如图1)或下述(例如图3-14)实施方式中的一个或多个相关联地被提出。
图3示出了另一半导体装置300的示意性横截面。半导体装置300可与结合图1说明的半导体装置100类似地构造。半导体装置300包括半导体衬底120。在半导体衬底120的表面121处设置有结构化的绝缘层210。结构化的绝缘层210覆盖除了表面的区域310之外的表面121。例如，结构化的绝缘层210可包括电介质。另外，半导体装置300包括具有悬置区域111和膜区域112的膜结构110。悬置区域111在表面121的区域310中与半导体衬底120接触。此外，在垂向上在膜结构110和半导体衬底120之间设置有空腔130。例如，膜结构110的悬置区域111可在横向上位于半导体衬底120的表面121的由未示出的屏蔽掺杂区122形成的第一部分中。
图3示出了在半导体衬底120的表面121(例如衬底表面)上可选的结构化绝缘层210的示例。
其他细节和方面结合上文或下文说明的实施方式被提出。图3所示的实施方式可包括对应于一个或多个方面的一个或多个可选的附加特征，该一个或多个方面与所提出的方案或者上述(例如图1-2)或下述(例如图4-14)实施方式中的一个或多个相关联地被提出。
图4示出了另一半导体装置400的示意性横截面。半导体装置400可与结合图1说明的半导体装置100相似地构造。半导体装置400包括半导体衬底120。另外，该半导体装置400包括具有悬置区域111和膜区域112的膜结构110。悬置区域111与半导体衬底120相接触。此外，在垂向上在膜结构110和半导体衬底120之间设置有空腔130。另外，绝缘层210位于膜区域112的朝向空腔130的表面处。例如，绝缘层210可包括电介质。例如，膜结构110的悬置区域111可在横向上位于半导体衬底120的表面121的由未示出的屏蔽掺杂区122形成的第一部分中。
图4示出了在空腔130的区域中膜下侧处的可选绝缘层210的示例。例如，绝缘层210可具有大于1×106Ωcm或大于1×1012Ωcm的比电阻。例如，屏蔽掺杂区122可位于悬置区域111(例如膜支撑部)的区域中。例如，屏蔽掺杂区122的宽度可大于悬置区域111的宽度，以实现对制造公差的补偿。
例如，图4示出了包括膜结构110的半导体装置400。膜结构110具有膜结构110的至少一个悬置区域111。悬置区域111在横向上布置在半导体衬底120的表面121的第一区域中。此外，膜结构110包括膜区域112。空腔130在垂向上布置在膜区域112和半导体衬底120的至少一部分之间。悬置区域在横向上(至少在空腔的一侧)限制空腔。此外，半导体装置400包括绝缘层210，该绝缘层布置在膜结构110的膜区域112的(朝向空腔的)表面处的。此外，绝缘层210具有受限于空腔的横向延伸。
在膜区域112和半导体衬底120的表面121之间的垂向距离例如可明显大于在悬置区域111和半导体衬底120的表面121之间的垂向距离(例如大于两倍、大于五倍或大于十倍)。
其他细节和方面结合上文或下文说明的实施方式被提出。图4所示的实施方式可包括对应于一个或多个方面的一个或多个可选的附加特征，该一个或多个方面与所提出的方案或者上述(例如图1-图3)或下述(例如图5-图14)实施方式中的一个或多个相关联地被提出。
图5示出了另一半导体装置500的示意性横截面。半导体装置500可与结合图1说明的半导体装置100相似地构造。半导体装置500包括半导体衬底120。绝缘层210位于半导体衬底120的表面121处。绝缘层210完全覆盖表面121。例如，绝缘层210可包括电介质。绝缘层210没有结构化和/或拓扑结构。此外，半导体装置500包括位于绝缘层210处的具有悬置区域111和膜区域112的膜结构110。另外，在垂向上在膜结构110和半导体衬底120之间设置有空腔130。此外，悬置区域111在横向上位于半导体衬底表面121的由屏蔽掺杂区122形成的第一区域中。另外，在空腔130的区域中半导体衬底120的表面121的第二部分由对电极掺杂区124形成。相邻掺杂区123的局部区域125在横向上位于屏蔽掺杂区122和对电极掺杂区124之间。相邻掺杂区123由半导体衬底120的体掺杂区形成。
例如，屏蔽掺杂区122、对电极掺杂区124和/或相邻掺杂123的局部区域125可以是注入区。屏蔽掺杂区122和对电极掺杂区124例如可在注入步骤期间在半导体衬底中形成。作为替代，可通过扩散形成屏蔽掺杂区122、对电极掺杂区124和/或相邻掺杂区123的局部区域125。
图5示出了改进的膜悬置方法的掺杂方案的例子。例如，膜结构110(例如膜)可载有电势，而半导体衬底120的在膜结构110下方的区域(例如对电极掺杂区124)可载有反电势。该区域可通过与半导体衬底120的掺杂相反的电荷注入工艺(针对n型半导体衬底的p注入或针对p型半导体衬底的n注入)来定义。对电极掺杂区124可具有1018个原子/cm3或更高(例如高达1021个原子/cm3)的掺杂浓度。在对电极掺杂区124(例如注入区)和周围的半导体衬底120之间的绝缘性可通过p-n结实现，该p-n结由对电极掺杂区124和第二注入部、相邻区域123的局部区域125形成。因此，对于相邻区域123的局部区域125可使用与具有1×1018个原子/cm3或更高浓度(例如高达1×1021个原子/cm3)的对电极掺杂区124相反的掺杂物电荷。为了减少泄漏，可在对电极掺杂区124和相邻区域123的局部区域125之间设置具有约1015至1016个原子/cm3浓度的半导体衬底120的本征掺杂浓度的距离，如图5所示。为了使膜结构110相对于半导体衬底120的电容最小化，(可选的)屏蔽掺杂区122可在膜结构110的悬置区域111处(例如在悬置侧)被引入。掺杂物类型和浓度可与对电极掺杂区124的掺杂物类型和浓度相似。屏蔽掺杂区122相对于半导体衬底120的电绝缘可与对电极掺杂区124类似地实现，其中p-n结可通过在其间可选的本征掺杂距离而形成。例如，相邻区域123的局部区域125可通过注入较低剂量的相同电荷且注入在对电极掺杂区124的浓度和相邻区域123的局部区域125的浓度之间的浓度来辅助，以进一步抑制泄漏电流。
图5示出了一个注入方案的示例。例如，p-n结的形成可用于(反向偏置地)实现在膜结构110或膜的悬置侧的电绝缘。该注入方案例如可通过通常在互补金属氧化物半导体(CMOS)生产中使用的注入工艺(p/n)来生成。由此可减小寄生电容并且可实现信噪比的改善。
例如，对电极掺杂区124可以是在半导体衬底中形成有源电极的注入区域。相邻掺杂区124的局部区域125例如可以是用于屏蔽的注入区域(例如系统接地)。例如，屏蔽掺杂区122可以是用于绝缘和减小寄生电容的注入区域。
其他细节和方面结合上文或下文所说明的实施方式被提出。图5所示的实施方式可包括对应于一个或多个方面的一个或多个可选的附加特征，该一个或多个方面与所提出的方案或者上述(例如图1-图4)或下述(例如图6-图14)实施方式中的一个或多个相关联地被提出。
图6示出了另一半导体装置600的示意性横截面。半导体装置600可与结合图5说明的半导体装置500相似地构造。在半导体装置600中，屏蔽掺杂区122被分成第一局部区域610和位于其下方的第二局部区域620。另外，对电极掺杂区124被分成第一局部区域630和位于其下方的第二局部区域640。此外，相邻区域123的局部区域125被分成第一局部区域650和位于其下方的第二局部区域660。
例如，局部区域610和630可具有大于1×1017个原子/cm3且小于1×1021个原子/cm3的掺杂物浓度。局部区域610和630例如通常可具有1×1020个原子/cm3的掺杂物浓度。例如，局部区域610和630可具有小于或等于200nm的注入深度。
例如，局部区域620和640可具有大于1×1016个原子/cm3且小于1×1018个原子/cm3的掺杂物浓度。局部区域620和640例如通常可具有1×1017个原子/cm3的掺杂物浓度。例如，局部区域620和640可具有小于或等于1000nm的注入深度。局部区域620和640例如可以是可选的。
例如，局部区域650可具有大于1×1017个原子/cm3且小于1×1021个原子/cm3的掺杂物浓度。局部区域650例如通常可具有1×1020个原子/cm3的掺杂物浓度。例如，局部区域650可具有小于或等于100nm的注入深度。
例如，局部区域660可具有大于1×1016个原子/cm3且小于1×1018个原子/cm3的掺杂物浓度。局部区域660例如通常可具有5×1017个原子/cm3的掺杂物浓度。例如，局部区域660可具有小于或等于1000nm的注入深度。局部区域660例如可以是可选的。
例如，相邻掺杂区的第一局部区域650在垂向上布置在半导体衬底120的表面和相邻掺杂区的第二局部区域660之间。此外，例如相邻掺杂区的局部区域650和相邻掺杂区的第二局部区域660在横向上布置在屏蔽掺杂区和对电极掺杂区之间。由此例如可改善在屏蔽掺杂区和对电极掺杂区之间的横向电绝缘。
其他细节和方面结合上文或下文所说明的实施方式被提出。图6所示的实施方式可包括对应于一个或多个方面的一个或多个可选的附加特征，该一个或多个方面与所提出的方案或者上述(例如图1-图5)或下述(例如图7-图14)实施方式中的一个或多个相关联地被提出。
图7示出了另一半导体装置700的一部分的示意性俯视图。半导体装置700可与结合图1说明的半导体装置100相似地或与结合图6说明的半导体装置600相似地构造。半导体装置700包括具有屏蔽掺杂区122、对电极掺杂区124和相邻区域123的局部区域125的半导体衬底。相邻区域123的局部区域125例如可分成局部区域650和660。此外，在图7中空腔130绘制在膜结构110的膜区域112的下方。另外，膜结构110包括具有在悬置区域111中的馈通部分710的边缘。空腔130延伸到馈通部分710的区域中。
图7示出了在用于去除牺牲层的通道区域中对电极掺杂区124的横向馈通部的示例。例如，通过在横向通孔上方的或在馈通部分710区域中的空腔可减小在对电极掺杂区124和膜结构110之间的寄生电容。在横向通孔上方的或在馈通部分710区域中的空腔例如可以是可选的并且对于横向馈通部不是必需的。例如，相邻区域123的局部区域125可存在用于横向屏蔽。
例如，可通过垂直VIA结构进行电接触。膜触点例如可位于悬置区域111(例如膜支撑部)的区域中。例如可存在表面的横向馈通部。或者可通过使用替代的注入方式在半导体衬底的较低层中实现横向馈通部。为此可进行深度约为100nm的近表面注入或深度约为600nm的深层替代工艺。
例如，膜结构110和/或膜区域112可具有任意的形状和/或任意的纵横比。膜结构110、膜区域112、屏蔽掺杂区122、对电极掺杂区124和/或相邻区域123的局部区域125例如可具有任意的几何形状和/或定位。
其他细节和方面结合上文或下文所说明的实施方式被提出。图7所示的实施方式可包括对应于一个或多个方面的一个或多个可选的附加特征，该一个或多个方面与所提出的方案或者上述(例如图1-图6)或下述(例如图8-图14)实施方式中的一个或多个相关联地被提出。
图8示出了另一半导体装置800的示意性横截面。半导体装置800可与结合图5说明的半导体装置500相似地构造。在相邻区域123的局部区域125处和半导体衬底120处施加有电压信号U1。另外，在屏蔽掺杂区122处施加有电压信号U2。此外，在对电极掺杂区124处施加有电压信号U3。此外，在膜结构110处施加有电压信号U4。
图8示出了触点接通的示例。例如，为了满足绝缘的要求，作为由p掺杂体掺杂区(例如衬底)形成的相邻掺杂区123中的运行模式或者由p掺杂阱注入物形成的相邻掺杂区123中的运行模式，可将电压信号选为U1≤U3且U1≤U2。例如，为了满足绝缘的要求，作为由n掺杂的体掺杂区(例如衬底)形成的相邻掺杂区123中的运行模式或者由n掺杂阱注入物形成的相邻掺杂区123中的运行模式，可将电压信号选为U1≥U3且U1≥U2。
例如，在U2＝U4的情况下可实现寄生电容的最小化。例如，在电压信号U2与电压信号U4具有相同波形而不影响后续信号处理的情况下可实现寄生电容的最小化和信噪比的改善。
其他细节和方面结合上文或下文所说明的实施方式被提出。图8所示的实施方式可包括对应于一个或多个方面的一个或多个可选的附加特征，该一个或多个方面与所提出的方案或者上述(例如图1-图7)或下述(例如图9-图14)实施方式中的一个或多个相关联地被提出。
图9示出了另一半导体装置900的示意性横截面。半导体装置900包括膜结构110的至少一个悬置区域111。悬置区域111在横向上位于半导体衬底120的表面121的第一区域中。另外，绝缘层210在垂向上布置在膜结构110的悬置区域111和半导体衬底120的表面121的第一区域之间。此外，半导体装置900包括膜结构110的膜区域112。空腔130在垂向上布置在膜区域112和半导体衬底120的至少一部分之间。另外，在空腔130朝向半导体衬底120的边缘表面处的点的最大垂向距离小于10nm(或者小于5nm或小于2nm)。
通过在垂向上布置在膜结构110的悬置区域111和半导体衬底120的表面121的第一区域之间的绝缘层210可实现膜结构110与半导体衬底120的其他区域(例如半导体衬底120的对电极掺杂区或半导体衬底120的体区域)的电绝缘。由此可减小在膜结构110和半导体衬底120的其他区域之间的寄生电容。从而可以改善的信噪比检测在膜区域112和半导体衬底120的对电极掺杂区之间的电容。由此膜结构110可具有改善的电特性。此外，通过使空腔130朝向半导体衬底120的边缘表面处的点的最大垂向距离小于10nm，可省去在膜结构110下方的形貌台阶。通过省去在膜结构110下方的形貌台阶，可避免(例如在膜结构110的沉积期间)将形貌台阶传递到膜结构110的膜区域112上。由此可避免由于传递到膜区域112上的形貌台阶而带来对膜结构110机械特性(例如膜区域112的刚度或固有频率)的影响。由此可减少在一个生产批次中半导体装置900的性能波动和/或可避免膜结构110中的结构薄弱点，从而可提高成品率。由此可更加成本廉价地提供半导体装置900。此外，通过消除传递到膜区域112上的形貌台阶，可避免在半导体装置900的化学机械抛光期间膜区域112朝半导体衬底120的表面121的方向弯曲，从而可避免将膜区域112固定到半导体衬底120的表面121处。由此可提高半导体装置900的制造成品率。从而可更加成本低廉地提供半导体装置900。
例如，空腔130的朝向半导体衬底120的边缘表面的横向尺寸可以是空腔130的横向尺寸的90％以上(或者95％以上或99％以上)。空腔130的朝向半导体衬底120的边缘表面例如可具有与在膜结构110的悬置区域111和绝缘层210之间的过渡区域中空腔130的横截面相同的几何尺寸。例如，空腔130的朝向半导体衬底120的边缘表面可由绝缘层210的朝向膜结构110或空腔130的表面211形成。绝缘层210例如可在空腔130的区域中完全覆盖半导体衬底120的表面121。
例如，膜结构110可如结合图1说明的膜结构一样构造。半导体衬底120例如可如结合图1说明的半导体衬底一样构造。例如，绝缘层210可如结合图1说明的或结合图2说明的绝缘层一样构造。
例如，半导体装置900可以是压力传感器、超声波传感器、超声波换能器、气体传感器、麦克风、加速度传感器、微机电系统(MEMS)模块或具有可移动膜结构的测微仪。
其他细节和方面结合上文或下文所说明的实施方式被提出。图9所示的实施方式可包括对应于一个或多个方面的一个或多个可选的附加特征，该一个或多个方面与所提出的方案或者上述(例如图1-图8)或下述(例如图10-图14)实施方式中的一个或多个相关联地被提出。
图10示出了压力传感器1000的一部分的示意性横截面。压力传感器1000包括半导体装置。该半导体装置可如结合图1说明的半导体装置100或如结合图9说明的半导体装置900一样构造。另外，压力传感器1000的半导体衬底120包括对电极掺杂区124。压力传感器1000的膜结构110的膜区域112和对电极掺杂区124例如可形成电容器。通过在膜区域112上施加压力可使其变形，从而可改变电容器的电容。通过检测电容器的电容或电容变化，可确定施加在膜区域112上的压力。例如，压力传感器1000可包括评估电路，其用于基于所检测的容量或所检测的电容变化来确定所施加的压力。
其他细节和方面结合上文或下文所说明的实施方式被提出。图10所示的实施方式可包括对应于一个或多个方面的一个或多个可选的附加特征，该一个或多个方面与所提出的方案或者上述(例如图1-图9)或下述(例如图11-图14)实施方式中的一个或多个相关联地被提出。
图11示出了麦克风1100的一部分的示意性横截面。麦克风1100包括半导体装置。该半导体装置可如结合图1说明的半导体装置100或如结合图9说明的半导体装置900一样构造。另外，麦克风1100的半导体衬底120包括对电极掺杂区124。麦克风1100的膜结构110的膜区域112和对电极掺杂区124例如可形成电容器。在膜区域112上有声波冲击时可使其变形，从而可改变电容器的电容。通过检测电容器的电容或电容变化，可在膜区域112上产生代表入射声波的电信号。例如，麦克风1100可包括评估电路，其用于基于所检测的电容或所检测的电容变化来确定电信号。
其他细节和方面结合上文或下文所说明的实施方式被提出。图11所示的实施方式可包括对应于一个或多个方面的一个或多个可选的附加特征，该一个或多个方面与所提出的方案或者上述(例如图1-图10)或下述(例如图12-图14)实施方式中的一个或多个相关联地被提出。
图12示出了加速度传感器1200的一部分的示意性横截面。加速度传感器1200包括半导体装置。该半导体装置可如结合图1说明的半导体装置100或如结合图9说明的半导体装置900一样构造。此外，加速度传感器1200的半导体衬底120包括对电极掺杂区124。加速度传感器1200的膜结构110的膜区域112和对电极掺杂区124例如可形成电容器。在加速度传感器1200加速时可使膜结构110的膜区域112变形，由此可改变电容器的电容。通过检测电容器的电容或电容变化可确定加速度传感器1200的加速度。例如，加速度传感器1200可包括评估电路，其用于基于所检测的电容或所检测的电容变化来确定加速度。
其他细节和方面结合上文或下文所说明的实施方式被提出。图12所示的实施方式可包括对应于一个或多个方面的一个或多个可选的附加特征，该一个或多个方面与所提出的方案或者上述(例如图1-图11)或下述(例如图13-图14)实施方式中的一个或多个相关联地被提出。
图13示出了用于形成半导体装置的方法1300的流程图。该方法1300包括形成1310膜结构110。该膜结构110包括膜区域112和至少一个悬置区域111。另外，悬置区域111在横向上位于半导体衬底120的表面121的第一区域中。此外，方法1300包括在膜区域112和半导体衬底120的至少一部分之间在垂向上形成1320空腔130。半导体衬底120的表面121的第一区域由半导体衬底120的屏蔽掺杂区122的表面形成。另外，半导体衬底120的屏蔽掺杂区122与相邻掺杂区123邻接。此外，相邻掺杂区123在空腔130的区域中形成半导体衬底120的表面121的至少一部分。此外，相邻掺杂区123具有第一导电类型并且屏蔽掺杂区122具有第二导电类型。
通过屏蔽掺杂区122和相邻掺杂区123具有不同的导电类型可在屏蔽掺杂区122和相邻掺杂区123之间的过渡处形成p-n结。由此可在屏蔽掺杂区122和相邻掺杂区123之间的过渡处产生阻挡层。通过所产生的阻挡层可实现悬置区域111以及整个膜结构110与半导体衬底120的其它区域(例如半导体衬底120的对电极掺杂区124或半导体衬底120的体区域)的电绝缘。由此可减小在膜结构110和半导体衬底120的其他区域之间的寄生电容。从而，可以改善的信噪比检测在膜区域112和半导体衬底120的对电极掺杂区之间的电容。由此膜结构110可具有改善的电特性。此外以这种方式也可省去位于膜悬置部111和半导体衬底120的表面121之间的结构化的绝缘元件(例如结构化的电介质)，从而也可省去膜结构110下方的形貌台阶。通过省去膜结构110下方的形貌台阶，可避免(例如在膜结构110的沉积期间)将形貌台阶传递到膜结构110的膜区域112上。由此可避免由于传递到膜区域112上的形貌台阶而带来对膜结构110机械特性(例如膜区域112的刚度或固有频率)的影响。由此可减少在一个生产批次中的半导体装置100的性能波动和/或可避免膜结构110中的结构薄弱点，从而可提高成品率。由此可更加成本廉价地构造半导体装置。此外，通过消除传递到膜区域112上的形貌台阶，可避免在半导体装置的化学机械抛光期间膜区域112朝半导体衬底120的表面121的方向弯曲，从而可避免将膜区域112固定到半导体衬底120的表面121处。由此可提高构造半导体装置100的成品率。从而可更加成本低廉地构造半导体装置。
例如，膜结构110的形成1310可包括牺牲层(例如碳层)和半导体层(例如硼掺杂的硅层)的沉积和沉积半导体层的结构化。膜结构110例如可单片地形成。空腔130的形成1320例如可包括通过蚀刻去除膜结构110的膜区域112下方的牺牲层。例如，膜结构110可具有用于去除牺牲层的横向和/或垂向开口。
例如，结合图1说明的半导体装置100可借助于方法1300构造。
其他细节和方面结合上文或下文所说明的实施方式被提出。图13所示的实施方式可包括对应于一个或多个方面的一个或多个可选的附加特征，该一个或多个方面与所提出的方案或者上述(例如图1-图12)或下述(例如图14)实施方式中的一个或多个相关联地被提出。
图14示出了用于形成半导体装置的另一方法1400的流程图。该方法1400包括形成1410膜结构110。该膜结构110包括膜区域112和至少一个悬置区域111。此外，悬置区域111在横向上位于半导体衬底120的表面121的第一区域中。此外，绝缘层210在垂向上布置在膜结构110的悬置区域111和半导体衬底120的表面121的第一区域中。此外，方法1400包括在膜区域112和半导体衬底120的至少一部分之间在垂向上形成1420空腔130。在空腔130的朝向半导体衬底120的边缘表面处的点的最大垂向距离小于10nm(或者小于5nm或小于2nm)。
通过在垂向上布置在膜结构110的悬置区域111和半导体衬底120的表面121的第一区域之间的绝缘层210可实现膜结构110与半导体衬底120的其它区域(例如半导体衬底120的对电极掺杂区或半导体衬底120的体区域)的电绝缘。由此可减小在膜结构110和半导体衬底120的其他区域之间的寄生电容。从而可以改善的信噪比检测在膜区域112和半导体衬底120的对电极掺杂区之间的电容。由此膜结构110可具有改善的电特性。另外，由于在空腔130的朝向半导体衬底的边缘表面处的点的最大垂向距离小于10nm，可省去膜结构110下方的形貌台阶。通过省去膜结构110下方的形貌台阶，可避免(例如在膜结构110的沉积期间)将形貌台阶传递到膜结构110的膜区域112上。由此可避免由于传递到膜区域112上的形貌台阶而带来对膜结构110机械特性(例如膜区域112的刚度或固有频率)的影响。从而可减少在一个生产批次中的半导体装置100的性能波动和/或可避免膜结构110中的结构薄弱点，从而可提高成品率。由此可更加成本廉价地构造半导体装置。此外，通过消除传递到膜区域112上的形貌台阶，可避免在半导体装置的化学机械抛光期间膜区域112朝半导体衬底120的表面121的方向弯曲，从而可避免将膜区域112固定到半导体衬底120的表面121处。由此可提高构造半导体装置的成品率。从而可更加成本低廉地构造半导体装置。
例如，膜结构110的形成1410可包括牺牲层(例如碳层)和半导体层(例如硼掺杂的硅层)的沉积和沉积半导体层的结构化。膜结构110例如可单片地形成。空腔130的形成1420例如可包括通过蚀刻去除膜结构110的膜区域112下方的牺牲层。例如，膜结构110可具有用于去除牺牲层的横向和/或垂向开口。
例如，结合图9说明的半导体装置900可借助于方法1400构造。
其他细节和方面结合上文或下文所说明的实施方式被提出。图14所示的实施方式可包括对应于一个或多个方面的一个或多个可选的附加特征，该一个或多个方面与所提出的方案或者上述(例如图1-图13)或下述实施方式中的一个或多个相关联地被提出。
一些实施方式涉及一种具有改进的机械稳定性的单片集成膜设计。
根据一个方面，在单片集成方法中可将机械和电气部件集成在一块共同的半导体衬底或硅片上。在此，由于只处理一个芯片，可实现更高程度的微型化成本降低。
根据一个方面，在构造半导体装置时，由于FEOL的限制可能出现MEMS制造流程上的额外负荷。
根据一个方面，压力传感器可以是用于汽车和用电器应用的大批量产品。前述微型化可实现具有几十微米范围内的最小尺寸的系统。这些结构元件可具有低至帕斯卡值的卓越的灵敏度。另一方面，压力敏感膜的较小的扰动可导致惊人的测量误差。这些偏差可能来自于其中某个特定的拓扑结构没有被完全抑制的集成技术。这些拓扑效应可能通过保形沉积过程传递到膜上，从而影响结构元件的机械性能。
根据一个方面，将压力传感器集成到移动电话、便携式设备、自行车、无人机或自动驾驶车辆中可借助于半导体装置来辅助。如今高度限制可显著地降低到10毫米以下并且在不远的将来可持续降低。独立式膜稳定性的提高可大大提升性能并且降低这些结构元件的信噪比(英语为“signal noise ratio”，SNR)，这可改善高度分辨率和温度稳定性。
根据一个方面，为了形成半导体装置，可在有源的硅表面上使用通过压力影响的膜的锚定方法，其中可省去诸如浅槽隔离(英语为“shallow trench isolation”，STI)的深层电介质。另外，可引入可实现泄漏电流和寄生电容最小化的注入方案，从而可改善传感器性能。
根据一个方面，与常规设计相比，在(例如半导体装置的)膜和对电极之间的电容测量值可显示出减小的电容值。
根据一个方面，可通过由扫描电子显微镜(英语为“scanning electronmicroscope”，SEM)产生的自顶向下图像来探测悬置方案(例如膜结构)。
根据一个方面，可通过扫描电容映射(英语为“scanning capacitance mapping”，SCM)和/或扫描发射电阻映射(英语为“scanning spreading resistance mapping”，SSRM)来探测和/或测量注入分布和掺杂物类型(例如，n型注入对p型注入)。
在上述说明、所附权利要求和附图中公开的特征不仅可单独地而且可以任意组合的形式与实施例在其不同设计方案中的实现相关并且被实施。
虽然已经结合装置说明了一些方面，但是应理解的是，这些方面也构成对相应方法的说明，从而装置的模块或结构元件也可理解为相应的方法步骤或方法步骤的特征。类似地，结合或作为方法步骤说明的方面也构成对相应装置的相应模块或细节或特征的说明。
本发明的实施例一般可实现为程序、固件、计算机程序或具有程序代码的计算机程序产品或者可实现为数据，其中当程序在处理器或可编程硬件组件上运行时，可操作程序代码或数据以执行所述方法中的一个。程序代码或数据例如也可存储在机器可读的载体或数据载体上。程序代码或数据尤其可用作源代码、机器代码或字节代码以及其他中间代码。数据载体可以是数字存储介质、磁性存储介质(例如软盘、磁带或硬盘)或光可读数字存储介质。可编程硬件组件可由处理器、中央处理单元(CPU＝Central Processing Unit)、图形处理单元(GPU＝Graphics Processing Unit)、计算机、计算机系统、专用集成电路(ASIC＝Application-Specific Integrated Circuit)、集成电路(IC＝Integrated Circuit)、片上系统(SOC＝System on Chip)、可编程逻辑元件或具有微处理器的现场可编程门阵列(FPGA＝Field Programmable Gate Array)构成。
说明书和附图仅描述了本公开文件的原理。因此应理解的是，本领域技术人员可推导出虽然在此没有明确说明或描述但体现了本公开文件原理且包含在其本质和保护范围之内的各种配置。另外，在此列举的所有示例主要仅用于教学目的，以便帮助读者理解本公开文件的原理和发明人提出的推进技术的方案，并且应被理解为并不局限于这些具体列举的示例和条件。此外，在此关于公开文件的原理、方面和示例的所有陈述以及其具体示例旨在涵盖其等同物。
例如，框图可表示体现本公开文件原理的示例性电路的方案图。同样应理解的是，所有程序框图、流程图、状态转换图、伪代码等都表示基本上呈现在计算机可读介质中从而由计算机或处理器执行的各种处理过程，而不管这种计算机或处理器是否被明确地示出。在说明书或权利要求书中公开的方法可借助具有用于执行这些方法各个步骤的装置的装置来执行。
此外，应理解的是，在说明书或权利要求书中公开的多种操作或功能的公开文件不应设计为以特定的顺序进行。因此，多种操作或功能的公开并不将其局限于特定的顺序，除非这些操作或功能出于技术原因不可互换。此外，在一些示例中单个操作可包括或分成多个部分操作。除非明确排除，否则此类部分操作可包括在内并且构成该单个操作的公开的一部分。
此外，所附权利要求在此被纳入详细说明中，其中每个权利要求本身可作为单独的示例。当每个权利要求本身可作为单独的示例时，应注意的是，尽管从属权利要求可在权利要求中涉及一个或多个其他权利要求的特定组合，但是其它示例也可包括该从属权利要求与任何其他从属或独立权利要求的对象的组合。在此提出了这些组合，除非声明并不意图提出某个特定组合。此外，即使某个权利要求并不直接从属于某个独立权利要求，但该权利要求的特征也应包括在任一其他独立权利要求中。

Claims (21)

1.一种半导体装置(100、200、300、400、500、600、700、800)，包括：
膜结构(110)的至少一个悬置区域(111)，其中所述悬置区域(111)在横向上位于半导体衬底(120)的表面(121)的第一区域中；和
所述膜结构(110)的膜区域(112)，其中在垂向上在所述膜区域(112)和所述半导体衬底(120)的至少一部分之间布置有空腔(130)；
其中所述半导体衬底(120)的表面(121)的第一区域由所述半导体衬底(120)的屏蔽掺杂区(122)的表面形成，其中所述半导体衬底(120)的屏蔽掺杂区(122)与相邻掺杂区(123)邻接，其中所述相邻掺杂区(123)在所述空腔(130)的区域中形成所述半导体衬底(120)的表面(121)的至少一部分，并且其中所述相邻掺杂区(123)具有第一导电类型，并且所述屏蔽掺杂区(122)具有第二导电类型。
2.根据权利要求1所述的半导体装置，其中所述膜结构(110)的悬置区域(111)在横向上从所述空腔(130)至多延伸至所述半导体衬底(120)的表面(121)的第一区域的边缘。
3.根据权利要求1或2所述的半导体装置，其中所述膜结构(110)的悬置区域(111)在横向上完全布置在所述半导体衬底(120)的表面(121)的第一区域内。
4.根据前述权利要求中任一项所述的半导体装置，其中所述相邻掺杂区(123)在所述半导体衬底(120)内部在横向上完全包围所述屏蔽掺杂区(122)。
5.根据前述权利要求中任一项所述的半导体装置，其中所述相邻掺杂区(123)是所述半导体衬底(120)的阱掺杂区或体掺杂区。
6.根据前述权利要求中任一项所述的半导体装置，其中在所述空腔(130)的区域中所述半导体衬底(120)的表面(121)处的点的最大垂向距离小于10nm。
7.根据前述权利要求中任一项所述的半导体装置，其中所述相邻掺杂区123包括具有大于1×1017个原子/cm3且小于1×1021个原子/cm3的平均掺杂物浓度的第一局部区域(650)和具有大于1×1016个原子/cm3且小于1×1018个原子/cm3的平均掺杂物浓度的第二局部区域(660)，其中所述第一局部区域(650)具有大于50nm的垂向尺寸，并且其中所述第二局部区域(660)具有大于100nm的垂向尺寸，其中所述相邻掺杂区(123)的第一局部区域(650)在垂向上布置在所述半导体衬底(120)的表面(121)和所述相邻掺杂区(123)的第二局部区域(660)之间，其中所述相邻掺杂区(123)的第一局部区域(650)和所述相邻掺杂区(123)的第二局部区域(660)在横向上布置在所述屏蔽掺杂区(122)和对电极掺杂区(124)之间。
8.根据前述权利要求中任一项所述的半导体装置，其中所述半导体衬底(120)的表面(121)的第二区域在所述空腔(130)的区域中由对电极掺杂区(124)形成，并且其中所述对电极掺杂区(124)具有第二导电类型。
9.根据权利要求8所述的半导体装置，其中所述对电极掺杂区(124)的横向尺寸大于所述空腔(130)的横向尺寸的30％。
10.根据权利要求8或9所述的半导体装置，其中所述屏蔽掺杂区(122)通过所述相邻掺杂区(123)在横向上与所述对电极掺杂区(124)分离。
11.根据前述权利要求中任一项所述的半导体装置，其中在所述膜结构(110)边缘的馈通部分(710)处所述膜结构(110)与所述半导体衬底(120)的表面(121)的垂向距离大于在所述膜结构(110)的膜区域(112)无负载状态下在所述空腔(130)区域中所述膜结构(110)的膜区域(112)与所述半导体衬底(120)的表面(121)的垂向距离的50％。
12.根据前述权利要求中任一项所述的半导体装置，还包括接触结构，其中通过所述接触结构能够向所述膜结构(110)和所述半导体衬底(120)的屏蔽掺杂区(122)施加不同的电压。
13.根据前述权利要求中任一项所述的半导体装置，还包括控制电路，其中所述控制电路被构造为向所述膜结构(110)和所述半导体衬底(120)的屏蔽掺杂区(122)提供相同的电压。
14.根据权利要求1至12中任一项所述的半导体装置，还包括控制电路，其中所述控制电路被构造为向所述膜结构(110)和所述半导体衬底(120)的屏蔽掺杂区(122)提供具有相同波形的电信号。
15.根据前述权利要求中任一项所述的半导体装置，其中所述膜结构(110)的悬置区域(111)在所述半导体衬底(120)的表面(121)处与所述屏蔽掺杂区(122)接触。
16.根据权利要求1至14中任一项所述的半导体装置，其中在垂向上在所述膜结构(110)的悬置区域(111)和所述屏蔽掺杂区(122)之间布置有绝缘层(210)。
17.根据前述权利要求中任一项所述的半导体装置，其中在所述空腔(130)的区域中绝缘层(210)位于所述半导体衬底(120)的表面(121)处或者位于所述膜结构(110)的膜区域(112)的表面处。
18.一种半导体装置(900)，包括：
膜结构(110)的至少一个悬置区域(111)，其中所述悬置区域(111)在横向上位于半导体衬底(120)的表面(121)的第一区域中，并且其中在垂向上在所述膜结构(110)的悬置区域(111)和所述半导体衬底(120)的表面(121)的第一区域之间布置有绝缘层(210)；和
所述膜结构(110)的膜区域(112)，其中在垂向上在所述膜区域(112)和所述半导体衬底(120)的至少一部分之间布置有空腔(130)；
其中所述空腔(130)朝向所述半导体衬底(120)的边缘表面处的点的最大垂向距离小于10nm。
19.一种具有根据前述权利要求中任一项所述的半导体装置(100、200、300、400、500、600、700、800、900)的压力传感器(1000)、麦克风(1100)或加速度传感器(1200)。
20.一种半导体装置(400)，包括：
膜结构(110)的至少一个悬置区域(111)，其中所述悬置区域(111)在横向上位于半导体衬底(120)的表面(121)的第一区域中；
所述膜结构(110)的膜区域(112)，其中在垂向上在所述膜区域(112)和所述半导体衬底(120)的至少一部分之间布置有空腔(130)，其中所述悬置区域(111)在横向上限定所述空腔(130)；并且
其中在所述膜结构(110)的膜区域(112)的表面处布置有绝缘层(210)，其中所述绝缘层(210)具有受限于所述空腔的横向延伸。
21.一种用于形成半导体装置的方法(1300)，包括：
形成(1310)膜结构(110)，其中所述膜结构(110)包括膜区域(112)和至少一个悬置区域(111)，并且其中所述悬置区域(111)在横向上位于半导体衬底(120)的表面(121)的第一区域中；和
在垂向上在所述膜区域(112)和所述半导体衬底(120)的至少一部分之间形成(1320)空腔(130)；
其中所述半导体衬底(120)的表面(121)的第一区域由所述半导体衬底(120)的屏蔽掺杂区(122)的表面形成，其中所述半导体衬底(120)的屏蔽掺杂区(122)与相邻掺杂区(123)邻接，其中所述相邻掺杂区(123)在所述空腔(130)的区域中形成所述半导体衬底(120)的表面(121)的至少一部分，并且其中所述相邻掺杂区(123)具有第一导电类型，并且所述屏蔽掺杂区(122)具有第二导电类型。
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