CN108336052A - 金属再布线结构、芯片封装器件及芯片封装器件制作工艺 - Google Patents

金属再布线结构、芯片封装器件及芯片封装器件制作工艺 Download PDF

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Abstract

本发明公开了一种金属再布线结构、芯片封装器件及芯片封装器件制作工艺，其中所涉及的金属再布线结构包括依次层叠设置且形成电性连接的金属种子层、第一线路层及第二线路层，所述金属种子层与焊盘连接，构成所述第二线路层的第二线路位于构成所述第一线路层的第一线路上表面，且所述第二线路的边缘位于所述第一线路的边缘内侧，基于该设计结构，在采用蚀刻工艺去除金属种子层时，蚀刻液能够顺利进入相邻线路的间隙内以对该间隙内的金属种子层进行充分蚀刻，从而有效提高半导体封装制程的良率。

Description

金属再布线结构、芯片封装器件及芯片封装器件制作工艺
技术领域
本发明涉及半导体封装领域，尤其涉及一种金属再布线结构、具有该金属再布线结构的芯片封装器件以及芯片封装器件制作工艺。
背景技术
在半导体器件封装制程中通常采用再布线技术(Redistribution Layer，RDL)以调整组件的输出、输入位置，进而提升组件的结构稳定性，在该技术应该过程中，由于再布线层金属线路之间的间距较窄，在后期蚀刻时，往往会导致金属种子层蚀刻不尽，从而会造成产品的性能异常。
具体而言，参考图1所示，芯片封装器件包括基板10、位于基板10上的焊盘11以及覆盖于基板10上的钝化层12，其中钝化层12形成有供其下方焊盘11向上露出的开口。在基板10上方实施再布线技术时，，通常先在钝化层12的表面溅射一层金属种子层131，再在金属种子层131上电镀形成由电路构成的导电线路层132及导电柱14。结合图2所示，完成导电线路层132及导电柱14制作之后，需要将位于导电线路层132相邻电路间隙130内的金属种子层131蚀刻去除，此过程是在没有保护的情况下使用快速蚀刻法直接蚀刻基板形成。然由于一些相邻电路的间隙130过窄，在蚀刻过程中会出现蚀刻不彻底的现象，从而使得本应无电性连接的相邻两电路之间形成电性连接。
有鉴于此，需一种新的设计来改善上述问题。
发明内容
本发明旨在至少解决现有技术存在的技术问题之一，为实现上述发明目的，本发明提供了一种金属再布线结构，其具体设计方式如下：
一种金属再布线结构，用于芯片封装制程，所述金属再布线结构设置于钝化层上表面，所述钝化层形成有供其下方焊盘向上露出的开口，所述金属再布线结构包括依次层叠设置且形成电性连接的金属种子层、第一线路层及第二线路层，所述金属种子层与所述焊盘连接，构成所述第二线路层的第二线路位于构成所述第一线路层的第一线路上表面，且所述第二线路的边缘位于所述第一线路的边缘内侧。
进一步，所述第一线路层的厚度不大于10μm。
进一步，所述金属种子层的厚度范围为300nm～800nm。
本发明还提供了一种芯片封装器件，其包括基板、位于所述基板上的焊盘以及覆盖于所述基板上的钝化层，所述基板上设置有至少一层以上所述的金属再布线结构。
进一步，所述基板上层叠设置有至少两层所述金属再布线结构，且相邻两所述金属再布线结构之间设置有钝化层，位于下方所述金属再布线结构的所述第二线路层上设置有与位于上方所述金属再布线结构的所述金属种子层形成电性连接的焊盘。
进一步，位于最顶层所述金属再布线结构的所述第二线路层上设置有供所述第二线路与外部进行电性连接的导电柱。
另外，本发明还提供了一种芯片封装器件制作方法，具有金属再布线结构形成步骤，所述金属再布线层结构包括依次层叠设置且形成电性连接的金属种子层、第一线路层及第二线路层，所述金属再布线结构形成步骤包括：
S1、提供一表面设置有焊盘且覆盖有钝化层的基板，所述钝化层形成有供焊盘露出的开口，在所述钝化层表面一侧沉积金属种子层，所述金属种子层与所述焊盘形成电性连接；
S2、在金属种子层表面形成第一光刻胶层，所述第一光刻胶层具有供部分所述金属种子层裸露的第一开口图形，于所述第一开口图形内电镀形成具有第一线路的第一线路层；
S3、去除所述第一光刻胶层，在所述第一线路层表面形成第二光刻胶层，所述第二光刻胶层具有供部分所述第一线路层裸露的第二开口图形，于所述第二开口图形内电镀形成具有第二线路的第二线路层，所述第二线路的边缘位于所述第一线路的边缘内侧。
进一步，所述步骤S3之后还包括步骤S4，所述步骤S4为：去除光刻胶层，在所述第二线路层表面形成第三光刻胶层，所述第三光刻胶层具有供部分所述第二线路层裸露的第三开口图形，于所述第三开口图形内电镀形成供所述第二线路与外部进行电性连接的导电柱。
进一步，所述步骤S3或S4之后还包括步骤S5，所述步骤S5为：去除光刻胶层，采用蚀刻液将暴露于所述第一线路层若干第一线路之间的金属种子层去除。
进一步，所述第一线路层的厚度不大于10μm。
本发明的有益效果是：基于本发明中所涉及金属再布线结构包括第一线路层及第二线路层，且构成第二线路层的第二线路边缘位于构成第一线路层的第一线路边缘内侧，在采用蚀刻工艺去除金属种子层时，蚀刻液能够顺利进入相邻线路的间隙内以对该间隙内的金属种子层进行充分蚀刻，从而有效提高半导体封装制程的良率。
附图说明
图1所示为现有技术芯片封装器件的一种结构示意图；
图2所示为图1所示芯片封装器件的金属种子层被蚀刻前的结构示意图；
图3所示为本发明芯片封装器件的一种结构示意图；
图4所示为本发明芯片封装器件制作方法步骤S1一种实施方式；
图5所示为本发明芯片封装器件制作方法步骤S2一种实施方式；
图6所示为本发明芯片封装器件制作方法步骤S3一种实施方式；
图7所示为本发明芯片封装器件制作方法步骤S4一种实施方式；
图8所示为本发明芯片封装器件制作方法步骤S4一种实施方式。
具体实施方式
以下将结合附图所示的各实施方式对本发明进行详细描述，请参照图3至图8所示，其为本发明的一些较佳实施方式。
具体结合图3、图4所示，本发明所涉及的芯片封装器件包括基板20、位于基板20上的焊盘21以及覆盖于基板20上的钝化层22，钝化层22上设置有供其下方焊盘21向上露出的开口220，基板20上还设置有一层金属再布线结构。
在本实施例中，基板20可以是晶圆；焊盘21的材质可以是铝；钝化层22用于起绝缘作用且可用于加强芯片强度，金属再布线结构通过开口220与焊盘21之间形成电性连接。
结合图3所示，本实施例中所涉及的金属再布线结构即用于芯片封装制程，其包括依次层叠设置且形成电性连接的金属种子层231、第一线路层232及第二线路层233，金属种子层231与焊盘21之间形成电性连接，构成第二线路层233的第二线路(图中未标识)位于构成第一线路层232的第一线路(图中未标识)的上表面，且第二线路的边缘位于第一线路的边缘内侧。具体参考图3中所述，宽度为d2第二线路层叠于宽度为d1的第一线路上方，且d1＞d2，如此使得第二线路的边缘位于第一线路的边缘内侧，即在金属再布线结构的线路边缘构成台阶状。基于该设置方式，金属再布线结构中相邻两线路之间的间隙230为下窄上宽的开口组合，结合图6、图7所示，窄开口2301形成于第一线路层232上，宽开口2302形成于第二线路层233上；对于本发明中而言，如金属再布线结构要求具有较小尺寸的线路间隙，窄开口2301即可实现该较小的间隙尺寸，而宽开口2302则可以确保在在芯片封装制程蚀刻金属种子层231时蚀刻液能充分进入间隙230内，从而避免蚀刻不完全的情况出现。
对于本具体实施例而言，金属再布线结构的第二线路层233上设置有供第二线路与外部进行电性连接的导电柱24。导电柱为主体材质为铜柱，其顶部还可以镀锡或含锡的相关合金。
在具体实施过程中，为尽量减少第一线路层232对金属种子层231蚀刻过程的影响，第一线路层231的厚度不大于10μm。此外，金属种子层231的厚度范围为300nm～800nm。
在本发明中的一些实施例中，基板20上还可以层叠设置有两层或多层金属再布线结构，在具体实施时，相邻两金属再布线结构之间还设置有用于隔离相邻两金属再布线结构的钝化层；其中，位于下方金属再布线结构的第二线路层上设置有与位于上方金属再布线结构的金属种子层形成电性连接的焊盘。更为具体地，相邻两金属再布线结构之间钝化层的特定位置设置有开口，位于下方金属再布线结构第二线路层暴露于该开口位置处的区域即构成焊盘。虽然图中未具体对该结构进行展示，但基于以上结构的具体描述，本领域技术人员还是较为容易理解。
另外，对于本发明而言，以上所涉及的金属再布线结构也可应用于如图1所示结构导电线路层132的上方以进一步重构电路，具体重构过程也可以参考以上两层或多层金属再布线结构的实施过程，具体在此不做展开。
以下将结合本发明芯片封装器件的制作方法以进一步展示本发明的发明内容，该制作方法具有金属再布线结构形成步骤，其中所涉及的金属再布线层结构如以上所述，本实施例中金属再布线结构形成步骤依次包括步骤S1、步骤S2、步骤S3，具体参考以下。
参考图4所示，步骤S1的具体实施过程包括：S11、提供一表面设置有焊盘21且覆盖有钝化层22的基板20，钝化层22形成有供焊盘21露出的开口220；S12、在钝化层22表面一侧沉积金属种子层231，金属种子层231与焊盘21于开口220位置处形成电性连接。具体实施过程中，金属种子层231的沉积过程采用磁控溅射或者蒸镀工艺实现，金属种子层231的材质为铜钛、铜钨、铜钛钨中的一种，当然也可以是其它行业内常用的材质，基于以上金属种子层231的材质，可以保证金属再布线结构具有高导电性且与其下层钝化层22之间具有较好的结合力。
参考图5所示，步骤S2的具体实施过程包括：S21、在金属种子层231表面形成第一光刻胶层31，第一光刻胶层31采用涂胶或贴膜方式实现；S22、采用光刻工艺处理第一光刻胶层31，使其具有供部分金属种子层231裸露的第一开口图形310，光刻工艺过程中，所涉及的光刻区域均由光刻设备预先导入，具体可参考现有技术，在此不做展开；S23、于第一开口图形310内电镀形成具有第一线路的第一线路层232。
参考图6所示，步骤S3的具体实施过程包括：S31、去除第一光刻胶层31；S32、在第一线路层232表面形成第二光刻胶层32，第二光刻胶层32亦可采用涂胶或贴膜方式实现；S33、采用光刻工艺处理第二光刻胶层32，使其具有供部分第一线路层232裸露的第二开口图形320；S34、于第二开口图形320内电镀形成具有第二线路的第二线路层233，第二线路的边缘位于第一线路的边缘内侧。
具体实施过程中，第二线路层233的形成过程大致与在第一线路层232的形成过程相同，其差异在于，同一位置处第二开口图形320的开口尺寸宽度小于第一开口图形310的开口尺寸宽度，如此使得层叠的第一线路、第二线路边缘形成台阶状，具体可参考上文所描述。
在本具体实施例中，步骤S3之后还包括步骤S4，参考图7所示，步骤S4包括：S41、去除光刻胶层；S42、在第二线路层232表面形成第三光刻胶层33，第三光刻胶层33采用涂胶或贴膜方式实现；S43、采用光刻工艺处理第三光刻胶层33，使其具有供部分第二线路层232裸露的第三开口图形330；S44、于第三开口图形330内电镀形成供第二线路与外部进行电性连接的导电柱24。
在图中所示实施结构中，步骤S2、S3、S4中所形成的第一线路层232、第二线路层232、导电柱24均为电镀铜。但在本发明的另一些实施方式中，步骤S44中所形成导电柱24与第二线路连接的一端为电镀铜，而其顶部为电镀锡(图中未作区分展示)。
参考图8所示进一步，步骤S4之后还包括步骤S5，步骤S5包括：S51、去除光刻胶层；S52、采用蚀刻液将暴露于第一线路层232若干第一线路之间的金属种子层231去除。具体而言，S52中采用蚀刻液蚀刻金属种子层231时，暴露于外界的第一线路层232、在第二线路层232、导电柱24的表面也会被蚀刻一层。但由于金属种子层231厚度较薄，所需要的时间短，不会对第一线路层232、第二线路层232、导电柱24的性能造成实质性的影响；相反，基于此次蚀刻过程，金属再布线结构暴露于外的表面被蚀刻成粗糙状态，有利于金属再布线结构与其上层其它结构之间的结合。
在本发明的其它实施例中，步骤S5也可以设置于步骤S3之后。在该工艺中，第一线路层232若干第一线路之间的金属种子层231去除后，可在所形成的金属再布线结构上表面在附上一层钝化层，并于该钝化层的上表面再次形成一层金属再布线结构。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (10)

1.一种金属再布线结构，用于芯片封装制程，所述金属再布线结构设置于钝化层上表面，所述钝化层形成有供其下方焊盘向上露出的开口，其特征在于，所述金属再布线结构包括依次层叠设置且形成电性连接的金属种子层、第一线路层及第二线路层，所述金属种子层与所述焊盘连接，构成所述第二线路层的第二线路位于构成所述第一线路层的第一线路上表面，且所述第二线路的边缘位于所述第一线路的边缘内侧。
2.根据权利要求1所述的金属再布线结构，其特征在于，所述第一线路层的厚度不大于10μm。
3.根据权利要求1或2所述的金属再布线结构，其特征在于，所述金属种子层的厚度范围为300nm～800nm。
4.一种芯片封装器件，包括基板、位于所述基板上的焊盘以及覆盖于所述基板上的钝化层，其特征在于，所述基板上设置有至少一层如权利要求1-3任意一项所述的金属再布线结构。
5.根据权利要求4所述的芯片封装器件，其特征在于，所述基板上层叠设置有至少两层所述金属再布线结构，且相邻两所述金属再布线结构之间设置有钝化层，位于下方所述金属再布线结构的所述第二线路层上设置有与位于上方所述金属再布线结构的所述金属种子层形成电性连接的焊盘。
6.根据权利要求4或5所述的芯片封装器件，其特征在于，位于最顶层所述金属再布线结构的所述第二线路层上设置有供所述第二线路与外部进行电性连接的导电柱。
7.一种芯片封装器件制作方法，具有金属再布线结构形成步骤，其特征在于，所述金属再布线层结构包括依次层叠设置且形成电性连接的金属种子层、第一线路层及第二线路层，所述金属再布线结构形成步骤包括：
S1、提供一表面设置有焊盘且覆盖有钝化层的基板，所述钝化层形成有供焊盘露出的开口，在所述钝化层表面一侧沉积金属种子层，所述金属种子层与所述焊盘形成电性连接；
S2、在金属种子层表面形成第一光刻胶层，所述第一光刻胶层具有供部分所述金属种子层裸露的第一开口图形，于所述第一开口图形内电镀形成具有第一线路的第一线路层；
S3、去除所述第一光刻胶层，在所述第一线路层表面形成第二光刻胶层，所述第二光刻胶层具有供部分所述第一线路层裸露的第二开口图形，于所述第二开口图形内电镀形成具有第二线路的第二线路层，所述第二线路的边缘位于所述第一线路的边缘内侧。
8.根据权利要求7所述的芯片封装器件制作工艺，其特征在于，所述步骤S3之后还包括步骤S4，所述步骤S4为：去除光刻胶层，在所述第二线路层表面形成第三光刻胶层，所述第三光刻胶层具有供部分所述第二线路层裸露的第三开口图形，于所述第三开口图形内电镀形成供所述第二线路与外部进行电性连接的导电柱。
9.根据权利要求7或8所述的芯片封装器件制作工艺，其特征在于，所述步骤S3或S4之后还包括步骤S5，所述步骤S5为：去除光刻胶层，采用蚀刻液将暴露于所述第一线路层若干第一线路之间的金属种子层去除。
10.根据权利要求7-9任意一项所述的芯片封装器件制作工艺，其特征在于，所述第一线路层的厚度不大于10μm。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110473792A (zh) * 2019-09-02 2019-11-19 电子科技大学 一种用于集成电路晶圆级封装的重构方法
CN110783308A (zh) * 2018-07-30 2020-02-11 英飞凌科技奥地利有限公司 用于半导体器件的功率金属化结构
CN112151490A (zh) * 2019-06-27 2020-12-29 何崇文 基板结构及其制作方法与封装载板及其制作方法
CN113113388A (zh) * 2021-04-09 2021-07-13 颀中科技（苏州）有限公司 一种晶圆再布线双重验证结构、制造方法及验证方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080023836A1 (en) * 2006-07-13 2008-01-31 Oki Electric Industry Co., Ltd. Semiconductor device
CN101292335A (zh) * 2005-10-19 2008-10-22 Nxp股份有限公司 用于晶圆片级芯片尺寸封装的再分布层及其方法
CN101582397A (zh) * 2008-05-16 2009-11-18 精材科技股份有限公司 半导体装置及其制造方法
CN103972140A (zh) * 2013-01-29 2014-08-06 台湾积体电路制造股份有限公司 封装方法及封装半导体器件
CN106601634A (zh) * 2016-08-25 2017-04-26 合肥祖安投资合伙企业(有限合伙) 芯片封装工艺以及芯片封装结构
CN106783633A (zh) * 2016-12-26 2017-05-31 通富微电子股份有限公司 一种扇出的封装结构及其封装方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101292335A (zh) * 2005-10-19 2008-10-22 Nxp股份有限公司 用于晶圆片级芯片尺寸封装的再分布层及其方法
US20080023836A1 (en) * 2006-07-13 2008-01-31 Oki Electric Industry Co., Ltd. Semiconductor device
CN101582397A (zh) * 2008-05-16 2009-11-18 精材科技股份有限公司 半导体装置及其制造方法
CN103972140A (zh) * 2013-01-29 2014-08-06 台湾积体电路制造股份有限公司 封装方法及封装半导体器件
CN106601634A (zh) * 2016-08-25 2017-04-26 合肥祖安投资合伙企业(有限合伙) 芯片封装工艺以及芯片封装结构
CN106783633A (zh) * 2016-12-26 2017-05-31 通富微电子股份有限公司 一种扇出的封装结构及其封装方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
杨铁军主编: "《产业专利分析报告(第46册)-新型传感器》", 30 June 2016, 知识产权出版社 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110783308A (zh) * 2018-07-30 2020-02-11 英飞凌科技奥地利有限公司 用于半导体器件的功率金属化结构
CN112151490A (zh) * 2019-06-27 2020-12-29 何崇文 基板结构及其制作方法与封装载板及其制作方法
CN112151490B (zh) * 2019-06-27 2022-11-18 何崇文 基板结构及其制作方法与封装载板及其制作方法
CN110473792A (zh) * 2019-09-02 2019-11-19 电子科技大学 一种用于集成电路晶圆级封装的重构方法
CN113113388A (zh) * 2021-04-09 2021-07-13 颀中科技（苏州）有限公司 一种晶圆再布线双重验证结构、制造方法及验证方法
WO2022213613A1 (zh) * 2021-04-09 2022-10-13 颀中科技（苏州）有限公司 晶圆再布线双重验证结构、制造方法及验证方法
CN113113388B (zh) * 2021-04-09 2023-04-07 颀中科技（苏州）有限公司 一种晶圆再布线双重验证结构、制造方法及验证方法

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