CN108304279A - 存储器装置和存储器模块 - Google Patents

存储器装置和存储器模块 Download PDF

Info

Publication number
CN108304279A
CN108304279A CN201710829380.3A CN201710829380A CN108304279A CN 108304279 A CN108304279 A CN 108304279A CN 201710829380 A CN201710829380 A CN 201710829380A CN 108304279 A CN108304279 A CN 108304279A
Authority
CN
China
Prior art keywords
memory
bank
defence
correction
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710829380.3A
Other languages
English (en)
Inventor
曹永出
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN108304279A publication Critical patent/CN108304279A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1446—Point-in-time backing up or restoration of persistent data
    • G06F11/1448—Management of the data involved in backup or backup restore
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1446—Point-in-time backing up or restoration of persistent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1446—Point-in-time backing up or restoration of persistent data
    • G06F11/1456—Hardware arrangements for backup
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/065—Replication mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/067—Distributed or networked storage systems, e.g. storage area networks [SAN], network attached storage [NAS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Dram (AREA)

Abstract

本发明可提供一种存储器装置。存储器装置可包括多个存储体、至少一个备用存储体。存储器装置可包括校正及防御逻辑电路。存储器装置可包括存储体门电路。校正及防御逻辑电路可基于主机校正请求和存储器防御请求中的任何一个来生成备份命令信号和门控信号。存储体门电路可基于门控信号联接到多个存储体和备用存储体。

Description

存储器装置和存储器模块
相关申请的交叉引用
本申请要求于2017年1月12日向韩国知识产权局提交的申请号为10-2017-0004964的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
各个实施例通常可涉及一种半导体技术，更特别地，涉及一种存储器装置和存储器模块。
背景技术
一种电子装置可包括多个电子部件，并且大部分电子部件可利用半导体系统来实施。在构成计算机系统的半导体装置之中，诸如处理器或存储器控制器的主机可与存储器装置通信。在主机与存储器装置之间的通信期间，由于意外原因存储器设备中可能发生错误。主机可以通过软件或硬件访问校正错误。此时，系统需要停止所有的正在执行的正常操作，并通过改变基本输入和输出系统(BIOS)来校正错误。然后，系统需要重新启动。
发明内容
在实施例中，提供了一种存储器装置。存储器装置可包括多个存储体(memorybank)、至少一个备用存储体(spare bank)。存储器装置可包括校正及防御逻辑电路。存储器装置可包括存储体门电路。校正及防御逻辑电路可基于主机校正请求和存储器防御请求中的任何一个来生成备份命令信号和门控信号。存储体门电路可基于门控信号联接到多个存储体和备用存储体。
在实施例中，提供了一种存储器模块。存储器模块可包括多个存储器装置。存储器模块可包括校正及防御逻辑电路，其被配置成基于主机校正请求和存储器防御请求中的任何一个来生成门控信号和备用命令信号。存储器装置的每一个可包括多个存储体和至少一个备用存储体。每一个存储器装置可包括基于门控信号联接到多个存储体和至少一个备用存储体的存储体门电路。
在实施例中，提供了一种存储器装置。存储器装置可包括多个存储体、至少一个备用存储体。存储器装置可包括校正及防御逻辑电路，其被配置成生成备份命令信号以将被存储在其中具有错误的存储体中的数据复制到所述至少一个备用存储体的备用存储体中，并且将被存储在对应于存储器防御请求目标的存储体中的数据复制到所述至少一个备用存储体的备用存储体中。
附图说明
图1是示出根据实施例的包括存储器装置的存储器系统的配置的图。
图2是示出根据实施例的包括存储器模块的存储器系统的配置的图。
图3是示出根据实施例的系统的配置的图。
图4是示出根据实施例的系统的配置的图。
具体实施方式
在下文中，将通过实施例的各个示例参照附图描述存储器装置和存储器模块。
图1是示出根据实施例的存储器系统1的配置的图。参照图1，存储器系统1可包括主机110和存储器装置120。主机110可将各种控制信号提供至存储器装置120，以便控制存储器装置120的操作。例如，主机110可将命令信号CMD、地址信号ADD和数据DQ提供至存储器装置120，使得存储器装置120存储和输出数据。将从主机110传输的数据DQ存储在存储器装置120中的操作可被称为写入操作，并且将存储在存储器装置120中的数据输出到主机110的操作可被称为读取操作。主机110可通过多条总线130将命令信号CMD、地址信号ADD和数据DQ传输至存储器装置。主机110可包括接口电路(PHY)111。接口电路111可将命令信号CMD、地址信号ADD和数据DQ传输至存储器装置120，或者从存储器装置120接收数据DQ。主机110可包括例如但不限于中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器和存储器控制器。此外，具有各种功能的诸如应用处理器(AP)的处理器芯片可以片上系统(SOC)的形式组合和实施。
存储器装置120可从主机110接收命令信号CMD、地址信号ADD和数据DQ，并执行各种操作。存储器装置120可包括易失性存储器和非易失性存储器。易失性存储器可包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)，非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)以及铁电RAM(FRAM)等。存储器装置120可包括多个存储体BA1、BA2、BA3……BAn。存储体BA1、BA2、BA3……BAn中的每一个可包括用以存储数据的多个存储器单元。存储器装置120可包括至少一个备用存储体SB。备用存储体SB可具有与存储体BA1、BA2、BA3……BAn基本相同的结构。
存储器装置120可基于主机校正请求和存储器防御请求中的任何一个来执行存储体门操作。存储器装置120可将任何一个存储体与备用存储体SB交换或交错，该存储体对应于多个存储体BA1、BA2、BA3……BAn之中的主机校正请求或存储器防御请求目标的存储体。主机校正请求可包括由主机110感测的错误信息。存储器防御请求可包括在存储器装置120中感测到的防御信息。
存储器装置120可包括校正及防御逻辑电路121和存储体门电路122。校正及防御逻辑电路121可基于主机校正请求和存储器防御请求中的任何一个来生成门控信号GC<1：n>和备份命令信号BCMD。校正及防御逻辑电路121可接收来自主机110的主机校正请求。校正及防御逻辑电路121可基于主机校正请求生成用于控制存储体门电路122的门控信号GC<1：n>。主机校正请求可被作为命令信号CMD从主机110传输至存储器装置120的校正及防御逻辑电路121。主机校正请求可包括在主机110和存储器装置120执行数据通信时累积的错误信息。例如，当在多个存储体BA1、BA2、BA3……BAn中的任何一个存储体中出现等于或大于阈值的错误时，主机110可生成主机校正请求。例如，当在任何一个存储体中出现无法通过冗余或错误校正码(ECC)校正的错误时，可生成主机校正请求。校正及防御逻辑电路121可基于主机校正请求生成门控信号GC<1：n>，使得对应于主机校正请求目标的存储体可与备用存储体SB进行交换。校正及防御逻辑电路121可生成备份命令信号BCMD以将被存储在其中具有错误的存储体中的数据复制到备用存储体SB中，并将备份命令信号BCMD提供至存储体门电路122。备份命令信号BCMD可包括备份读取信号和备份写入信号。
校正及防御逻辑电路121可生成存储器防御请求。例如，校正及防御逻辑电路121可监控地址信号ADD，并且基于地址信号ADD生成存储器防御请求。在实施例中，校正及防御逻辑电路121可生成存储器防御请求，以便防止行敲击(row hammering)。校正及防御逻辑电路121可确定特定地址信号是否被连续输入等于或大于阈值的次数，并且当特定地址信号被连续输入等于或大于阈值的的次数时生成存储器防御请求。校正及防御逻辑电路121可基于存储器防御请求来生成门控信号GC<1：n>，使得对应于存储器防御请求目标的存储体映射(mirror)备用存储体SB或与备用存储体SB交错。此外，校正及防御逻辑电路121可基于存储器防御请求生成备份命令信号BCMD，以便将被存储在对应于存储器防御请求目标的存储体中的数据复制到备用存储体SB中。
存储体门电路122可接收来自主机110的命令信号CMD、地址信号ADD和数据DQ，并且被联接到多个存储体BA1、BA2、BA3……BAn和备用存储体SB。存储体门电路122可基于门控电路GC<1：n>联接到多个存储体BA1、BA2、BA3……BAn和备用存储体SB。存储体门电路122可包括能够分别将多个存储体BA1、BA2、BA3……BAn联接到备用存储体SB的多个多路器。存储体门电路122可基于门控控制电路GC<1：n>将命令信号CMD、地址信号ADD和数据DQ提供至多个存储体BA1、BA2、BA3……BAn和备用存储体SB。
下面将描述根据本实施例的存储器装置120和存储器系统1的操作。首先，当主机110和存储器装置120执行数据通信的同时，存储器装置120的特定存储体中积累的错误等于或大于阈值时，主机110可生成主机校正请求并将生成的主机校正请求传输至存储器装置120。当存储器装置120不执行重要操作时，主机校正请求可被传输至存储器装置120，以便干扰存储器装置120的另一操作。例如，当存储器装置120执行刷新操作时，主机110可将主机校正请求传输至存储器装置120。存储器装置120可接收包含与其中发生错误的存储体有关的信息的主机校正请求。例如，假设生成了用于第一存储体BA1的主机校正请求。校正及防御逻辑电路121可将存储在第一存储体BA1中的数据传输并存储到备用存储体SB中。也就是说，存储在第一存储体BA1中的数据可被复制到备用存储体SB中。校正及防御逻辑电路121可生成备份读取信号和门控信号GC<1：n>，并且存储体门电路122可将备份读取信号提供至第一存储体BA1，并且输出存储在第一存储体BA1中的数据。此外，校正及防御逻辑电路121可生成备份写入信号和门控信号GC<1：n>，并且存储体门电路122可将备份写入信号提供至备用存储体SB，并将从第一存储体BA1输出的数据存储在备用存储体SB中。当完成了从第一存储体BA1到备用存储体SB中的数据复制时，校正及防御逻辑电路121可将完成信号传输至主机110。此外，校正及防御逻辑电路121可生成门控信号GC<1：n>，以将存储体门电路122联接到备用存储体SB而非第一存储体BA1。例如，完成信号可被作为数据DQ通过总线130传输至主机110。主机110可基于完成信号感测存储体的交换操作已经完成，并且将命令信号CMD、地址信号ADD和数据DQ传输至存储器装置120以便在第一存储体BA1上执行正常操作。因为存储体门电路122被联接到备用存储体SB而非存储器装置120中的第一存储体BA1，所以存储体门电路122可将命令信号CMD、地址信号ADD和数据DQ提供至备用存储体SB。备用存储体SB可基于命令信号CMD、地址信号ADD和数据DQ读取和写入(读取/写入)数据。
在存储器装置120的操作期间，校正及防御逻辑电路121可基于地址信号ADD监控是否发生行敲击。当特定地址信号被连续输入等于或大于阈值的次数时，校正及防御逻辑电路121可确定发生了行敲击，并生成存储器防御请求。此后，指示发生了行敲击的存储体的特定地址信号可被称为行敲击地址信号。存储器防御请求可包括关于行敲击地址信号和其中发生了行敲击的存储体的信息。例如，假设在第二存储体BA2中发生了行敲击。校正及防御逻辑电路121可将存储在第二存储体BA2中的数据复制到备用存储体SB中。校正及防御逻辑电路121可生成备份命令信号BCMD和门控信号GC<1：n>，以将存储在第二存储体BA2中的数据传递并存储到备用存储体SB中。当在发生行敲击之后行敲击地址信号被输入时，校正及防御逻辑电路121可确定与行敲击地址信号一起接收的命令信号CMD为写入信号还是读取信号。当命令信号CMD为写入信号时，校正及防御逻辑电路121可生成门控信号GC<1：n>，使得存储体门电路122联接到第二存储体BA2和备用存储体SB两者。因此，第二存储体BA2和备用存储体SB都可存储从主机110传输的数据DQ。换言之，备用存储体SB可映射第二存储体BA2。当命令信号CMD为读取信号时，校正及防御逻辑电路121可生成门控信号GC<1：n>，使得存储体门电路122将第二存储体BA2和备用存储体SB交错。也就是说，当执行多个读取操作时，校正及防御逻辑电路121可生成门控信号GC<1：n>，使得第二存储体BA2和备用存储体SB交替执行读取操作。例如，当第一读取信号被输入时，校正及防御逻辑电路121可控制存储体门电路122以连接到第二存储体BA2，当第二读取信号被输入时，控制存储体门电路122连接到备用存储体SB，并且当第三读取信号被输入时，控制存储体门电路122以连接到第二存储体BA2。因此，当存储器防御请求生成时，校正及防御逻辑电路121可以控制将在存储体BA1、BA2、BA3……Ban以及备用存储体SB两者上执行的写入操作，并且控制将在存储体BA1、BA2、BA3……BAn和备用存储体SB交替执行的读取操作，从而防止由于行敲击导致的存储在存储装置中的数据的丢失。
图2是示出根据实施例的存储器系统2的配置的图。存储器系统2可包括主机210和存储器模块220。主机210可将各种控制信号传输至存储器模块220，并且与存储器模块220执行数据通信。主机210可包括被配置成将命令信号CMD、地址信号ADD和数据DQ传输至存储器模块220或者从存储器模块220接收数据DQ的接口电路(PHY)211。接口电路211可通过多条总线231将命令信号CMD、地址信号ADD和数据DQ从主机210传输至存储器模块220，或者从存储器模块220接收数据DQ。
存储器模块220可包括多个存储器装置241和242以及校正及防御逻辑电路221。存储器装置241和242的每一个可包括多个存储体BA1、BA2……BAn，一个或多个备用存储体SB以及存储体门电路222。图2仅示出第一存储器装置241的配置，但是第二存储器装置242可具有与第一存储器装置241基本相同的配置。校正及防御逻辑电路221可基于主机校正请求和存储器防御请求生成门控信号GC<1：n>和备份命令信号BCMD。存储体门电路222可基于门控控制电路GC<1：n>联接到多个存储体BA1、BA2、BA3……BAn和备用存储体SB。
校正及防御逻辑电路221可执行与图1所示的校正及防御逻辑电路121基本上相同的功能。校正及防御逻辑电路121可从主机210接收主机校正请求。主机210可包括系统管理电路(SMBus)212。系统管理电路212可通过系统管理总线232将主机防御请求作为系统管理总线协议传输至存储器模块220。校正及防御逻辑电路221可监控从主机传输的地址信号ADD，并且基于地址信号ADD生成存储器防御请求。
下面将描述根据本实施例的存储器模块220和存储器系统2的操作。首先，当主机210和存储器模块220执行数据通信的同时，存储器模块220中的特定存储器装置的特定存储体中积累的错误等于或大于阈值时，主机210可生成主机校正请求并将生成的主机校正请求传输至存储器装置220。存储器模块220可接收包括与在其中发生了错误的存储器装置的存储体有关的信息的主机校正请求。例如，假设生成了用于第一存储器装置241的第一存储体BA1的主机校正请求。校正及防御逻辑电路221可生成备份命令信号BCMD和门控信号GC<1：n>，以将存储在第一存储体BA1中的数据传递并存储到备用存储体SB中。当完成了从第一存储体BA1到备用存储体SB中的数据复制时，校正及防御逻辑电路221可将完成信号传输至主机210。可通过系统管理总线232将完成信号从校正及防御逻辑电路221传输至系统管理电路212。此外，校正及防御逻辑电路221可生成门控信号GC<1：n>，以将存储体门电路222联接到备用存储体SB而非第一存储体BA1。主机210可基于完成信号感知存储体的交换操作已完成，并且将命令信号CMD、地址信号ADD和数据DQ传输至存储器模块220以便对第一存储体BA1执行正常操作。因为存储体门电路222被联接到备用存储体SB而非存储器装置241中的第一存储体BA1，所以命令信号CMD、地址信号ADD和数据DQ可被提供至备用存储体SB。备用存储体SB可基于命令信号CMD、地址信号ADD和数据DQ来读取/写入数据。
在存储器模块220的操作期间，校正及防御逻辑电路221可基于地址信号ADD监控是否发生行敲击。例如，假设在第一存储器装置241的第二存储体BA2中发生了行敲击。校正及防御逻辑电路221可生成备份命令信号BCMD和门控信号GC<1：n>，并且将存储在第二存储体BA2中的数据传递并存储到备用存储体SB中。当在发生行敲击之后行敲击地址信号被输入时，校正及防御逻辑电路221可确定与行敲击地址信号一起接收的命令信号CMD是写入信号还是读取信号。当命令信号CMD为写入信号时，校正及防御逻辑电路221可生成门控信号GC<1：n>，以将存储体门电路222联接到第二存储体BA2和备用存储体SB两者。因此，第二存储体BA2和备用存储体SB都可存储从主机210传输的数据DQ。当命令信号CMD为读取信号时，校正及防御逻辑电路221可生成门控信号GC<1：n>，使得存储体门电路222将第二存储体BA2和备用存储体SB交错。
尽管未示出，但存储器模块220可包括模块控制器或诸如高级存储器缓冲器的模块缓冲器。模块缓冲器可中继主机210与安装在存储器模块220中的存储器装置241和242之间的数据通信。例如，校正及防御逻辑电路221可被包括在模块缓冲器中。
图3是示出根据实施例的系统3的配置的图。系统3可包括主板301、处理器310和存储器模块320。用于安装构成系统的部件的主板301也可被称为母板。主板301可包括其中可安装处理器310的槽(未示出)和其中可安装存储器模块320的槽302。主板301可包括用于电连接处理器310和存储器模块320的布线303。处理器310可被安装在主板301上。
存储器模块320可通过主板301的槽302被安装在主板301上。存储器模块320可通过槽302和形成在模块板上的模块引脚联接到主板303的布线。存储器模块320可包括无缓冲双列直插式存储器模块(UDIMM)、双列直插式存储器模块(DIMM)、注册双列直插式存储器模块(RDIMM)、低负载双列直插式存储器模块(LRDIMM)、小型双列直插式存储器模块(SODIMM)、非易失性双列直插式存储器模块(NVDIMM)等。图2所示的存储器模块220可被用作存储器模块320。存储器模块320可包括多个存储器装置321。存储器装置321的每一个可包括易失性存储器装置和非易失性存储器装置中的一个或多个。易失性存储器装置可包括SRAM、DRAM和SDRAM，非易失性存储器装置可包括ROM、PROM、EEPROM、EPROM、闪速存储器、PRAM、MRAM、RRAM和FRAM。存储器装置321可包括堆叠存储器装置或具有堆叠在其中的多个芯片的多芯片封装。
图4是示出根据实施例的系统3的配置的图。参照图4，系统4可包括处理器410、存储器控制器420和存储器装置430。处理器410可通过芯片组440被联接到存储器控制器420，并且存储器控制器420可通过多条总线联接到存储器装置430。图4示出了一个处理器410。然而，本实施例不限于此，而是系统可包括多个物理或逻辑处理器。芯片组440可提供通信路径，通过其信号可在处理器410和存储器控制器420之间传输。处理器410可执行算术运算，并通过芯片组440将请求和数据传输至存储器控制器420以便输入/输出期望的数据。
存储器控制器420可通过多条总线传输命令信号、地址信号、时钟信号和数据。存储器装置430可通过从存储器控制器420接收信号来存储数据，并将所存储的数据输出到存储器控制器420。存储器装置430可包括一个或多个存储器装置或存储器模块，并且图1的存储器装置120或图2的存储器模块220可被用作存储器装置430。
参照图4，系统4可进一步包括输入/输出(I/O)总线510，输入/输出装置520、530或540，磁盘驱动器控制器450和内部磁盘驱动器460。芯片组440可联接到输入/输出总线510。输入/输出总线510可提供用于从芯片组440到输入/输出装置520、530或540的信号传输的通信路径。输入/输出装置可包括例如但不限于鼠标520、视频显示器530或键盘540。输入/输出总线510可包括任何可与输入/输出装置520、530或540进行通信的通信协议。输入/输出总线510可被集成在芯片组440中。
磁盘驱动器控制器450可联接到芯片组440。磁盘驱动器控制器450可提供芯片组440和一个或多个磁盘驱动器460之间的通信路径。磁盘驱动器460可被用作用于存储命令和数据的外部数据存储装置。磁盘驱动器控制器450和磁盘驱动器460可通过任何包括输入/输出总线510的通信协议彼此进行通信或与芯片组440进行通信。
尽管上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅为示例。因此，本文所述的数据存储装置的操作方法不应基于所描述的实施例进行限制。

Claims (20)

1.一种存储器装置，其包括：
多个存储体；
至少一个备用存储体；
校正及防御逻辑电路，其被配置成基于主机校正请求和存储器防御请求中的任何一个生成备份命令信号和门控信号；以及
存储体门电路，其基于所述门控信号被联接到所述多个存储体和所述至少一个备用存储体。
2.根据权利要求1所述的存储器装置，其中所述主机校正请求被作为命令信号传输至所述校正及防御逻辑电路。
3.根据权利要求1所述的存储器装置，其中所述校正及防御逻辑电路基于地址信号生成所述存储器防御请求。
4.根据权利要求3所述的存储器装置，其中当特定地址信号被连续输入等于或大于阈值的次数时，所述校正及防御逻辑电路生成所述存储器防御请求。
5.根据权利要求1所述的存储器装置，其中所述校正及防御逻辑电路生成所述备份命令信号和所述门控信号，并且将存储在存储体中的数据复制到所述备用存储体中，所述存储体对应于所述主机校正请求和所述存储器防御请求的目标。
6.根据权利要求1所述的存储器装置，其中所述校正及防御逻辑电路基于所述主机校正请求生成所述门控信号，使得所述存储体门电路被联接到所述备用存储体而非对应于所述主机校正请求目标的存储体。
7.根据权利要求1所述的存储器装置，其中所述校正及防御逻辑电路基于所述存储器防御请求生成所述门控信号，使得所述备用存储体映射对应于所述存储器防御请求目标的存储体，或者所述对应于所述存储器防御请求目标的存储体与所述备用存储体交错。
8.根据权利要求7所述的存储器装置，其中当在对应于所述存储器防御请求目标的所述存储体上执行写入操作时，所述校正及防御逻辑电路生成所述门控信号以将所述存储体门电路联接到所述备用存储体和对应于所述存储器防御请求目标的所述存储体。
9.根据权利要求7所述的存储器装置，其中当在对应于所述存储器防御请求目标的所述存储体上执行多个读取操作时，所述校正及防御逻辑电路生成所述门控信号以交替地将所述存储体门电路联接到所述备用存储体和对应于所述存储器防御请求目标的所述存储体。
10.一种存储器模块，其包括：
多个存储器装置；以及
校正及防御逻辑电路，其被配置成基于主机校正请求和存储器防御请求中的任何一个来生成门控信号和备份命令信号，
其中存储器装置的每一个包括：
多个存储体；
至少一个备用存储体；以及
存储体门电路，其基于所述门控信号联接到所述多个存储体和所述至少一个备用存储体。
11.根据权利要求10所述的存储器模块，其中所述主机校正请求通过系统管理总线传输至所述校正及防御逻辑电路。
12.根据权利要求10所述的存储器模块，其中所述校正及防御逻辑电路基于地址信号生成所述存储器防御请求。
13.根据权利要求12所述的存储器模块，其中当特定地址信号被连续输入等于或大于阈值的次数时，所述校正及防御逻辑电路生成所述存储器防御请求。
14.根据权利要求10所述的存储器模块，其中所述校正及防御逻辑电路生成所述备份命令信号和所述门控信号，并且将存储在存储体中的数据复制到所述备用存储体中，所述存储体对应于所述主机校正请求和所述存储器防御请求的目标。
15.根据权利要求10所述的存储器模块，其中所述校正及防御逻辑电路基于所述主机校正请求生成所述门控信号，使得所述存储体门电路联接到所述备用存储体而非对应于所述主机校正请求目标的存储体。
16.根据权利要求10所述的存储器模块，其中所述校正及防御逻辑电路生成所述门控信号，使得所述备用存储体映射对应于所述存储器防御请求目标的存储体，或者所述对应于所述存储器防御请求目标的存储体与所述备用存储体交错。
17.根据权利要求16所述的存储器模块，其中当在对应于所述存储器防御请求目标的所述存储体上执行写入操作时，所述校正及防御逻辑电路生成所述门控信号以将所述存储体门电路联接到所述备用存储体和所述对应于所述存储器防御请求目标的存储体两者。
18.根据权利要求16所述的存储器模块，其中当在对应于所述存储器防御请求目标的所述存储体上执行多个读取操作时，所述校正及防御逻辑电路生成所述门控信号以交替地将所述存储体门电路联接到所述备用存储体和所述对应于所述存储器防御请求目标的存储体。
19.一种存储器装置，其包括：
多个存储体；
至少一个备用存储体；以及
校正及防御逻辑电路，其被配置成生成备份命令信号以将存储在其中具有错误的存储体中的数据复制到所述至少一个备用存储体的备用存储体中，并且将存储在对应于存储器防御请求目标的存储体中的数据复制到所述至少一个备用存储体的备用存储体中。
20.根据权利要求19所述的存储器装置，其中当特定地址信号已经被连续输入等于或大于阈值的次数时，生成所述存储器防御请求。
CN201710829380.3A 2017-01-12 2017-09-14 存储器装置和存储器模块 Pending CN108304279A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170004964A KR20180083082A (ko) 2017-01-12 2017-01-12 정정 및 방어가 가능한 메모리 장치 및 메모리 모듈
KR10-2017-0004964 2017-01-12

Publications (1)

Publication Number Publication Date
CN108304279A true CN108304279A (zh) 2018-07-20

Family

ID=62782990

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710829380.3A Pending CN108304279A (zh) 2017-01-12 2017-09-14 存储器装置和存储器模块

Country Status (4)

Country Link
US (1) US20180196616A1 (zh)
KR (1) KR20180083082A (zh)
CN (1) CN108304279A (zh)
TW (1) TW201841116A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11948656B1 (en) * 2022-09-21 2024-04-02 Micron Technology, Inc. Counter management for memory systems

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101086898A (zh) * 1999-03-19 2007-12-12 株式会社东芝 半导体存储装置
CN101185066A (zh) * 2005-05-18 2008-05-21 西姆毕恩软件有限公司 计算装置中的存储管理
US7656727B2 (en) * 2007-04-25 2010-02-02 Hewlett-Packard Development Company, L.P. Semiconductor memory device and system providing spare memory locations
CN101847131A (zh) * 2009-03-27 2010-09-29 索尼公司 存储器控制装置
US20100332718A1 (en) * 2009-06-26 2010-12-30 Micron Technology, Inc. System and method for providing configurable latency and/or density in memory devices
CN102317925A (zh) * 2009-02-12 2012-01-11 株式会社东芝 存储器系统和控制存储器系统的方法
US20130036276A1 (en) * 2011-08-02 2013-02-07 Zoran Radovic Instructions to set and read memory version information
WO2015200403A1 (en) * 2014-06-26 2015-12-30 Microsoft Technology Licensing, Llc Extended lifetime memory

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101086898A (zh) * 1999-03-19 2007-12-12 株式会社东芝 半导体存储装置
CN101185066A (zh) * 2005-05-18 2008-05-21 西姆毕恩软件有限公司 计算装置中的存储管理
US7656727B2 (en) * 2007-04-25 2010-02-02 Hewlett-Packard Development Company, L.P. Semiconductor memory device and system providing spare memory locations
CN102317925A (zh) * 2009-02-12 2012-01-11 株式会社东芝 存储器系统和控制存储器系统的方法
CN101847131A (zh) * 2009-03-27 2010-09-29 索尼公司 存储器控制装置
US20100332718A1 (en) * 2009-06-26 2010-12-30 Micron Technology, Inc. System and method for providing configurable latency and/or density in memory devices
CN102473150A (zh) * 2009-06-26 2012-05-23 美光科技公司 用于在存储器装置中提供可配置等待时间及/或密度的系统及方法
US20130036276A1 (en) * 2011-08-02 2013-02-07 Zoran Radovic Instructions to set and read memory version information
WO2015200403A1 (en) * 2014-06-26 2015-12-30 Microsoft Technology Licensing, Llc Extended lifetime memory

Also Published As

Publication number Publication date
US20180196616A1 (en) 2018-07-12
KR20180083082A (ko) 2018-07-20
TW201841116A (zh) 2018-11-16

Similar Documents

Publication Publication Date Title
CN108320764B (zh) 半导体设备、存储器模块及其操作方法
TWI506626B (zh) 雙列記憶模組中之相變化記憶體
CN110109612B (zh) 存储器模块及其操作方法
CN105518784A (zh) 具有用于高可靠性操作的存储控制器的数据处理器和方法
CN106055493A (zh) 存储系统、存储模块及其操作方法
CN105512059A (zh) 半导体装置及数据处理系统
CN109388517A (zh) 存储器控制器、包括存储器控制器的存储器系统和应用处理器
US20180203816A1 (en) System including hot plug module and memory module
EP3138009B1 (en) Variable width error correction
US11487339B2 (en) Operating mode register
CN107710175A (zh) 存储器模块以及操作系统和方法
KR102621493B1 (ko) 메모리 디바이스들의 병렬 부트 실행
WO2007116486A1 (ja) メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器
CN108304279A (zh) 存储器装置和存储器模块
KR20170058699A (ko) 불휘발성 메모리 모듈 및 이를 포함하는 전자 장치
US11036601B2 (en) Memory module, memory system including the same and operation method thereof
CN108376555B (zh) 存储器设备及其测试方法以及存储器模块及使用其的系统
CN101401077A (zh) 存储装置及其控制方法和其控制程序、存储卡、电路基板及电子设备
CN110444237A (zh) 半导体器件
CN106293491A (zh) 写请求的处理方法和内存控制器
US10978133B2 (en) Memory device and memory system comprising the same
US11720463B2 (en) Managing memory objects that are assigned a respective designation
WO2023108319A1 (en) In-system mitigation of uncorrectable errors based on confidence factors, based on fault-aware analysis

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20180720