CN108282160A - 防止ldo的功率管关闭时产生振荡的系统 - Google Patents

防止ldo的功率管关闭时产生振荡的系统 Download PDF

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Abstract

本发明提供了一种防止LDO的功率管关闭时产生振荡的系统，该系统包括一控制电路，控制电路接收到关闭使能信号后，对功率管进行单独关闭控制；控制电路自动检测功率管的栅极电压，执行缓冲放电直至所述功率管的栅极电压拉升至电源电压。本发明中的控制电路可以单独的分阶段拉升功率管的栅极电压，从而使通过功率管的电流不至于瞬间为零，避免在LDO电路的输出存在较大寄生电感时输出电流瞬间降低到零而引起的谐振，进一步使LDO电路的外部LC谐振电路有一个建立稳态的过程，避免振荡现象。

Description

防止LDO的功率管关闭时产生振荡的系统
技术领域
本发明涉及集成电路技术领域，具体涉及一种防止LDO的功率管关闭时产生振荡的控制系统。
背景技术
图像传感器芯片广泛应用于各类便携式电子设备、安防监控设备、车载电子等。其中CMOS图像传感器(CIS)在民用产品中应用最为普遍，由于对该类芯片性能要求日益提高，芯片中供电电路的稳定性和低噪性能是模拟电路部分的设计关键点之一。
在CIS芯片内部通常会使用到低压差线性稳压器(Low Dropout Regulator,LDO)来产生稳定、抗干扰强并且具有一定驱动能力的电压。LDO输出的电压一般会用于作为电源电压使用，因此保证LDO稳定工作是非常有必要的。通过对于电路本身进行环路的补偿设计，可以很好的做到电路正常工作时输出想要的电压，但是如果在一些工作状态中LDO电路的使能控制信号EN进行关断控制，电路中一般采用较大尺寸的NMOS或PMOS作为开关管，将关键电路节点进行拉高或拉低来关闭电路中的电流支路，其中包括了功率管的拉高关闭控制(这里假设功率管为PMOS)。如果LDO输出走线存在不可忽略的寄生电感，那么输出端对地的等效电容，寄生电感以及负载电阻和负载端的等效电容组成了LC谐振回路，当LDO处于轻载时功率管瞬间关闭，那么在输出端可能会出现欠阻尼振荡，振荡频率和寄生电感与输出端电容乘积成反比。如图1所示，当需要提供较大驱动电流，外部负载带来的寄生器件如串联等效电感ESL，负载等效电容C2和电阻RL等，由于功率管POWER MOS的源极的分压反馈电阻阻抗一般很大，流过的电流通常非常小，LDO电路关断信号有效，LDO电路中通常会将功率管POWER MOS的栅极电压拉高防止浮空，这样电流瞬间为零。如果ESL(Equivalent SeriesInductance，等效串联电感)较大，功率管POWER MOS关闭后外部回路中存在续流电流和电感两端有压降时，输出点VOUT会发生振荡现象。
上述震荡的存在显然会对LDO电路中的信号稳定性带来影响，而且在CIS芯片设计中也要求模拟电路部分需要具有较高的抗干扰能力和尽可能低的噪声。
发明内容
为了克服以上问题，本发明旨在提供一种系统来防止LOD功率管关闭时产生振荡。
为了达到上述目的，本发明提供了一种防止LDO的功率管关闭时产生振荡的系统，所述系统包括一控制电路，所述控制电路接收到关闭使能信号后，对功率管进行单独关闭控制；
所述控制电路自动检测功率管的栅极电压，执行缓冲放电直至所述功率管的栅极电压拉升至电源电压。
在一实施例中，当所述控制电路自动检测到功率管的栅极电压与源极电压差的绝对值高于功率管的预先设定的切换电压时，则进行快速放电，将功率管的栅极电压迅速拉高到阈值附近；当所述控制电路自动检测到功率管的栅极电压与源极电压差的绝对值等于或低于或接近所述功率管的预先设定的切换电压时，所述控制电路执行缓冲放电直至所述功率管的栅极电压拉升到电源电压；其中，预先设定的切换电压为所述功率管的栅极电压开启值。
在一实施例中，所述系统还包括一使能信号器，所述使能信号器与所述控制电路的一端相连接，所述控制电路的另一端与所述功率管的栅极相连接，从而使所述使能信号器发送的使能信号通过所述控制电路之后再到达所述功率管的栅极。
在一实施例中，所述控制电路具有等效RC放电通路，通过所述等效RC放电通路来实现缓冲放电。
在一实施例中，所述等效RC放电通路包括：第一等效开关、第二等效开关、等效电阻、等效晶体管、等效电流源、等效电容；其中，第一等效开关的一端、等效晶体管的源极、等效电容的一端均连接电源；第一等效开关的另一端连接一等效电阻的一端，等效电阻的另一端与第二开关的一端、等效晶体管的栅极、等效晶体管的漏极、等效电容的另一端共同连接至所述功率管的栅极，第二开关的另一端与电流源的一端相连，电流源的另一端接地。
在一实施例中，当控制电路检测到所述功率管的栅极电压与源极电压差的绝对值等于或低于或接近所述功率管的预先设定的切换电压时，第一开关呈导通状态，第二开关呈关断状态；所述功率管的栅极电压被等效电阻和等效电容构成的电路结构缓冲拉升至电源电压。
在一实施例中，当控制电路检测到所述功率管的栅极电压与源极电压差的绝对值高于所述功率管的预先设定的切换电压时，第一开关呈关断状态，第二开关呈导通状态；所述功率管的栅极电压与所述电流源连通从而被迅速拉升至所述阈值附近。
在一实施例中，所述功率管采用PMOS管。
在一实施例中，所述控制电路的电路包括：第一NMOS管，第二NMOS管，第三NMOS管，第四NMOS管，第五NMOS管，第六NMOS管，第七NMOS管，第八NMOS管，第九NMOS管，第十NMOS管，第十一NMOS管，第十二NMOS管，第一PMOS管，第二PMOS管，第三PMOS管，第四PMOS管，第五PMOS管，第六PMOS管，第七PMOS管，第一反相器，第二反相器，一电阻，第一偏置电压源，第二偏置电压源；其中，
所述电阻的一端、所述第七PMOS管的源极、所述第二PMOS管的源极、所述第三PMOS管的源极均与电源连接；
所述电阻的另一端与第一PMOS管的源极连接；
所述第一PMOS管的栅极与所述第一NMOS管的栅极连接且共同与第四PMOS管的漏极、所述功率管的栅极、所述第五PMOS管的漏极、所述第三NMOS管的漏极、所述第五PMOS管的漏极相连；
所述第一PMOS管的漏极、所述第一NMOS管的漏极、所述第七PMOS管的漏极共同连接至所述第一反相器的输入端；
所述第一反相器的输出端与第二反相器的输入端、第六PMOS管的栅极、第五NMOS管的栅极连接；
所述第二反相器的输出端与所述第二PMOS管的栅极连接；
所述第二PMOS管的漏极与所述第四PMOS管的源极连接；所述第四PMOS管的栅极接地；所述第三PMOS管的漏极与所述第五PMOS管的源极连接；
所述第一NMOS管的源极与所述第二NMOS管的漏极连接，所述第二NMOS管的源极连接第六NMOS管的漏极；所述第六NMOS管的源极接地；所述第六NMOS管的栅极与所述第十一NMOS管的漏极、所述第七NMOS管的栅极、所述第八NMOS管的栅极、所述第八NMOS管的漏极共同连接至第一偏置电压源；
所述第五NMOS管的漏极与所述第四NMOS管的源极所述第十NMOS管的漏极相连；所述第十NMOS管的漏极与所述第十NMOS管的栅极、所述第十二NMOS管的漏极和所述第九NMOS管的栅极相连接；
所述第三NMOS管的源极与所述第九NMOS管的漏极连接，所述第九NMOS管的源极接地；
所述第六PMOS管的源极连接第二偏置电压源；所述第六PMOS管的漏极与所述第四NMOS管的漏极连接；
所述第六NMOS管的源极、所述第十一NMOS管的源极、所述第七NMOS管的源极、所述第八NMOS管的源极、所述第十二NMOS管的源极、所述第十NMOS管的源极均接地；
所述第七PMOS管的栅极、所述第二NMOS管的栅极、所述第三NMOS管的栅极、所述第四NMOS管的栅极均连接至第一节点(ENH)；所述第三PMOS管的栅极、所述第十一NMOS管的栅极、所述第十二NMOS管的栅极均连接至第二节点(ENL)。
在一实施例中，所述第一反相器为斯密特反相器。
在一实施例中，所述LDO还具有误差放大器，使能信号端的一端还与所述误差放大器相连，所述误差放大器的输出端与所述控制电路的输出端、所述功率管的栅极共同连接至一节点。
通过本发明的控制电路连接LDO电路，当接收到关闭使能信号时，该控制电路可以单独的分阶段拉升功率管的栅极电压，从而使通过功率管的电流不至于瞬间为零，避免在LDO电路的输出存在较大寄生电感时输出电流瞬间降低到零而引起的谐振，进一步使LDO电路的外部LC谐振电路有一个建立稳态的过程，避免振荡现象。
附图说明
图1为一种现有的带外部寄生器件的LDO电路示意图；
图2为本发明的一个较佳实施例的控制电路应用在图1的LDO电路中的示意图；
图3为本发明的一个较佳实施例的电路开始工作后快速放电关闭阶段示意图；
图4为本发明的一个较佳实施例的电路进行缓冲放电关闭阶段示意图；
图5为本发明的一个较佳实施例的主要工作流程示意图；
图6为本发明的一个较佳实施例的工作波形对比示意图；
图7为本发明的一个较佳实施例的主要电路原理图。
其中，MP1～MP7为PMOS管；MN1～MN12为NMOS管；R为电阻，以及INV1～INV3是反相器和SMIT是斯密特反向器。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
本发明的控制电路，当LDO电路的使能信号为关断时，LDO电路中相关偏置节点均通过一个MOS管快速拉到地或者电源电压，同时功率管关断；控制电路接收到使能信号后也在逐步拉升功率管栅极电压，本发明中，功率管栅极电压的拉升速度不同于传统的关闭瞬间就拉到电源点位的过程，而是会经历从快到慢的缓冲过程，这样在LDO电路的输出端连接的寄生LC谐振电路会有一个建立稳态的过程，可以用于LDO电路处于轻负载工作模式下，这样整个LDO电路在启动、正常工作和关闭的不同阶段中都能稳定工作，此外本发明的控制电路还可以进行调节而合理设置关闭速度和关闭时间延迟。
以下结合附图2～7和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例和非精准的图形符号，且仅用以方便、清晰地达到辅助说明本实施例的目的。
请参阅图2和图5，本发明的一种防止LDO的功率管POWER MOS关闭时产生振荡的系统，包括一控制电路POWER OFF，该控制电路POWER OFF接收到关闭使能信号后，对功率管进行单独关闭控制；控制电路自动检测功率管的栅极电压，执行缓冲放电直至所述功率管的栅极电压拉升至电源电压。控制电路自动检测到功率管的栅极电压与源极电压差的绝对值高于功率管的预先设定的切换电压时，则进行快速放电，将功率管的栅极电压迅速拉高到阈值附近。请结合图7，这里的电源电压为VDD。本发明的控制电路主要应用于模拟电路。当控制电路自动检测到功率管的栅极电压与源极电压差的绝对值等于或低于或接近功率管的预先设定的切换电压时，控制电路执行缓冲放电直至功率管的栅极电压拉升到电源电压；其中，预先设定的切换电压为功率管的栅极电压开启值。这里，功率管采用PMOS管。
本实施例的系统还包括一使能信号器PD，使能信号器PD与控制电路PD的一端相连接，控制电路的另一端与功率管的栅极相连接，从而使使能信号器PD发送的使能信号通过控制电路之后再到达功率管的栅极。本实施例的控制电路具有等效RC放电通路，通过等效RC放电通路来实现缓冲放电。此外，本实施例中，LDO还具有误差放大器，使能信号端的一端还与所述误差放大器相连，误差放大器的输出端与控制电路的输出端、功率管的栅极共同连接至一节点。
LDO在性能需求较高并且LDO输出走线较长时，在后端设计中如果有谐振隐患应该考虑尽可能避免震荡现象发生。如图2，并结合图3、图4和图6，通过在LDO电路与使能信号器之间增设控制电路，或者说该控制电路使能信号和LDO电路使能为相同信号，当发出关闭使能信号时，控制电路对功率管POWER MOS的栅极电压由驱动电压Vdri拉高到电源电压VDD，此过程实际上是对功率管的栅极等效电容Cdri进行放电，在正常工作时该电容一端为电源电压，另一端为功率管栅极的驱动电压Vdri且Vdri<VVDD，该状态下栅极等效电容Cdri电荷量Qdri为
Qdri＝Cdri(VVDD-Vdri)
对栅极电容放电使Vdri升高，直至Qdri为零时Vdri被拉升到电源电压以达到关闭PMOS功率管的目的。
具体的，如图3和4所示，等效RC放电通路包括：第一等效开关、第二等效开关、等效电阻、等效晶体管、等效电流源、等效电容；其中，第一等效开关的一端、等效晶体管的源极、等效电容的一端均连接电源；第一等效开关的另一端连接一等效电阻的一端，等效电阻的另一端与第二开关的一端、等效晶体管的栅极、等效晶体管的漏极、等效电容的另一端共同连接至所述功率管的栅极，第二开关的另一端与电流源的一端相连，电流源的另一端接地。
具体的，当电路开始工作时，假设LDO电路在高负载工作条件下，Vdri将在较低值。如图3所示，当判断出功率管的栅极电压与源极电压差的绝对值大于功率管的预先设定的切换电压时，第一开关S1呈关断状态，第二开关S2呈导通状态；功率管的栅极电压与电流源I连通从而被迅速拉升至功率管的预先设定的切换电压附近。
如图4所示，当判断出功率管的栅极电压与源极电压差的绝对值接近或低于或等于功率管的预先设定的切换电压时，第一开关S1呈导通状态，第二开关S2呈关断状态；功率管的栅极电压被等效电阻和等效电容构成的电路结构缓冲拉升至电源电压，也即是缓慢拉升至电源电压。
请参阅图6，图6为本实施例的关于功率管关闭的工作波形示意图，图中实线波形为本实施例中实际工作波形示意，而虚线波形部分为常规功率管关闭的波形示意，图中纵坐标Vg为功率管的栅极电压，VDD为电源电压，Vdri为功率管的栅极驱动电压和Vsw_th为功率管的预先设定的切换电压，其中Vsw_th可根据实际情况设置合适的值，具体的将在下文中阐述。
请参阅图5，为本实施例的整个工作流程，结合前文所述，当正常工作的LDO电路接收到关闭使能信号时，如果功率管的栅极电压Vdri高于电路工作切换电压电压Vsw_th时(一般为较低负载情况下)将直接进入慢放电过程。反之Vdri低于Vsw_th时(一般为较高负载情况下)将按照图5中所示的流程工作直至关闭功率管。
请参阅图7，这里控制电路的电路可以包括：第一NMOS管，第二NMOS管，第三NMOS管，第四NMOS管，第五NMOS管，第六NMOS管，第七NMOS管，第八NMOS管，第九NMOS管，第十NMOS管，第十一NMOS管，第十二NMOS管，第一PMOS管，第二PMOS管，第三PMOS管，第四PMOS管，第五PMOS管，第六PMOS管，第七PMOS管，第一反相器，第二反相器，一电阻，第一偏置电压源，第二偏置电压源。其中，第一反相器这里采用斯密特反相器，第二反相器采用通用反相器。
电阻的一端、第七PMOS管的源极、第二PMOS管的源极、第三PMOS管的源极均与电源连接；
电阻的另一端与第一PMOS管的源极连接；
第一PMOS管的栅极与第一NMOS管的栅极连接且共同与第四PMOS管的漏极、功率管的栅极、第五PMOS管的漏极、第三NMOS管的漏极、第五PMOS管的漏极相连；
第一PMOS管的漏极、第一NMOS管的漏极、第七PMOS管的漏极共同连接至第一反相器的输入端；
第一反相器的输出端与第二反相器的输入端、第六PMOS管的栅极、第五NMOS管的栅极连接；
第二反相器的输出端与第二PMOS管的栅极连接；
第二PMOS管的漏极与第四PMOS管的源极连接；第四PMOS管的栅极接地；第三PMOS管的漏极与第五PMOS管的源极连接；
所述第一NMOS管的源极与第二NMOS管的漏极连接，第二NMOS管的源极连接第六NMOS管的漏极；第六NMOS管的源极接地；第六NMOS管的栅极与第十一NMOS管的漏极、第七NMOS管的栅极、第八NMOS管的栅极、第八NMOS管的漏极共同连接至第一偏置电压源；
第五NMOS管的漏极与第四NMOS管的源极第十NMOS管的漏极相连；第十NMOS管的漏极与第十NMOS管的栅极、第十二NMOS管的漏极和第九NMOS管的栅极相连接；
第三NMOS管的源极与第九NMOS管的漏极连接，第九NMOS管的源极接地；
第六PMOS管的源极连接第二偏置电压源；第六PMOS管的漏极与第四NMOS管的漏极连接；
第六NMOS管的源极、第十一NMOS管的源极、第七NMOS管的源极、第八NMOS管的源极、第十二NMOS管的源极、第十NMOS管的源极均接地；
第七PMOS管的栅极、第二NMOS管的栅极、第三NMOS管的栅极、第四NMOS管的栅极均连接至第一节点(ENH)；第三PMOS管的栅极、第十一NMOS管的栅极、第十二NMOS管的栅极均连接至第二节点(ENL)。
图7中，上部分表示，使能信号器的输入端与第二节点(ENL)通过第三反相器INV3相连，第二节点(ENL)与第一节点(ENH)通过第四反相器INV4相连。
以下结合图7来具体阐述本实施例的控制电路电路工作过程，假设LDO电路处于较高负载状态，控制电路电路中PG接功率管的栅极，当使能信号端EN为低时，第三PMOS管MP3和第二至第四NMOS关MN2～4均处于关闭状态，控制电路电路中的所有电流支路均被断开，此时，控制电路电路不工作。当使能信号端EN为高电平时，第三PMOS管MP3和第二至第四NMOS管MN2～4均打开，控制电路电路中的电流支路和工作点迅速切换到工作状态，此时立即进入关断控制。控制电路电路中PG端处于较低电压，经过第一PMOS管MP1和第一NMOS管MN1反相处理后为高电平，通过斯密特反相器SMIT逻辑以及第二反相器INV2后，第二PMOS管MP2和第五NMOS关MN5均处于关闭状态。此时PG端的电压通过第五PMOS管MP5进行对功率管的栅极电容放电，如图3所示的工作阶段，假定此刻对应时间点t1，放电至功率管的栅极驱动电压Vdri为t2时刻，t1到t2时刻的放电电流可近似视为恒定值Icont与功率管的栅极电压Vg(t)关系式为：
因此，得到在快速放电阶段Vg(t)表达式为：
由于Icont在数值上远大于Cdri，因此Vg(t)随时间迅速升高，如图6中Vdri至Vsw_th阶段。
当PG端电压上升到切换阈值Vsw_th时，经过第一PMOS管MP1和第一NMOS管MN1反相处理后为低电平，此时经过SMIT反相器后反相为高电平。请再次参阅图7，第二PMOS管MP2打开的同时第五NMOS管MN5也开启同时第六PMOS管MP6关闭，这样就断开了快速放电相关电流通路。由于第二PMOS管MP2开启，PG端电压通过第四PMOS管MP4和第二PMOS管MP2到电源VDD进行缓慢拉升，第四PMOS管MP4为一倒比管作为等效电阻Req，此刻工作阶段如图4。控制电路电路保持这一状态直至PG端电压最终拉升到电源电压，功率管关闭。该过程可近似看作部分零状态响应，则Vg(t)为：
采用倒比管第四PMOS管MP4作为等效电阻可节省面积和减小温度与工艺偏差带来的影响，该过程栅极电压波形如图6中所示栅极电压从Vdri上升至VDD过程，从表达式中可观察出增加Req可降低Vdri上升斜率，反之亦然。
控制电路电路中电阻R，通过调节R的阻抗可以用于设置放电阶段切换点，当R阻抗较大时，PG端电压会提前进入慢速放电阶段，当LDO电路处于轻载工作状态时，PG端电压一般不会太低，R阻抗应设置偏小，不然控制电路电路开始工作后会大部分时间处于慢放电阶段，增加了功率管关闭的延时。因此在设计时要根据实际应用需求合理设置R，第一PMOS管MP1和第一NMOS管MN1的器件尺寸参数。此外，还可以调节设置SMIT反相器的翻转点从而有效将功率管的栅极电压进行分阶段实时检测。
虽然本发明已以较佳实施例揭示如上，然实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书为准。

Claims (10)

1.一种防止LDO的功率管关闭时产生振荡的系统，其特征在于，所述系统包括一控制电路，所述控制电路接收到关闭使能信号后，对功率管进行单独关闭控制；
所述控制电路自动检测功率管的栅极电压，执行缓冲放电直至所述功率管的栅极电压拉升至电源电压。
2.根据权利要求1所述的系统，其特征在于，当所述控制电路自动检测到功率管的栅极电压与源极电压差的绝对值高于功率管的预先设定的切换电压时，则进行快速放电，将功率管的栅极电压迅速拉高到阈值附近；当所述控制电路自动检测到功率管的栅极电压与源极电压差的绝对值等于或低于或接近所述功率管的预先设定的切换电压时，所述控制电路执行缓冲放电直至所述功率管的栅极电压拉升到电源电压；其中，预先设定的切换电压为所述功率管的栅极电压开启值。
3.根据权利要求1所述的系统，其特征在于，所述系统还包括一使能信号器，所述使能信号器与所述控制电路的一端相连接，所述控制电路的另一端与所述功率管的栅极相连接，从而使所述使能信号器发送的使能信号通过所述控制电路之后再到达所述功率管的栅极。
4.根据权利要求1所述的系统，其特征在于，所述控制电路具有等效RC放电通路，通过所述等效RC放电通路来实现缓冲放电。
5.根据权利要求4所述的系统，其特征在于，所述等效RC放电通路包括：第一等效开关、第二等效开关、等效电阻、等效晶体管、等效电流源、等效电容；其中，第一等效开关的一端、等效晶体管的源极、等效电容的一端均连接电源；第一等效开关的另一端连接一等效电阻的一端，等效电阻的另一端与第二开关的一端、等效晶体管的栅极、等效晶体管的漏极、等效电容的另一端共同连接至所述功率管的栅极，第二开关的另一端与电流源的一端相连，电流源的另一端接地。
6.根据权利要求5所述的系统，其特征在于，当控制电路检测到所述功率管的栅极电压与源极电压差的绝对值等于或低于或接近所述功率管的预先设定的切换电压时，第一开关呈导通状态，第二开关呈关断状态；所述功率管的栅极电压被等效电阻和等效电容构成的电路结构缓冲拉升至电源电压。
7.根据权利要求5所述的系统，其特征在于，当控制电路检测到所述功率管的栅极电压与源极电压差的绝对值高于所述功率管的预先设定的切换电压时，第一开关呈关断状态，第二开关呈导通状态；所述功率管的栅极电压与所述电流源连通从而被迅速拉升至所述阈值附近。
8.根据权利要求1所述的系统，其特征在于，所述功率管采用PMOS管。
9.根据权利要求1所述的系统，其特征在于，所述控制电路的电路包括：第一NMOS管，第二NMOS管，第三NMOS管，第四NMOS管，第五NMOS管，第六NMOS管，第七NMOS管，第八NMOS管，第九NMOS管，第十NMOS管，第十一NMOS管，第十二NMOS管，第一PMOS管，第二PMOS管，第三PMOS管，第四PMOS管，第五PMOS管，第六PMOS管，第七PMOS管，第一反相器，第二反相器，一电阻，第一偏置电压源，第二偏置电压源；其中，
所述电阻的一端、所述第七PMOS管的源极、所述第二PMOS管的源极、所述第三PMOS管的源极均与电源连接；
所述电阻的另一端与第一PMOS管的源极连接；
所述第一PMOS管的栅极与所述第一NMOS管的栅极连接且共同与第四PMOS管的漏极、所述功率管的栅极、所述第五PMOS管的漏极、所述第三NMOS管的漏极、所述第五PMOS管的漏极相连；
所述第一PMOS管的漏极、所述第一NMOS管的漏极、所述第七PMOS管的漏极共同连接至所述第一反相器的输入端；
所述第一反相器的输出端与第二反相器的输入端、第六PMOS管的栅极、第五NMOS管的栅极连接；
所述第二反相器的输出端与所述第二PMOS管的栅极连接；
所述第二PMOS管的漏极与所述第四PMOS管的源极连接；所述第四PMOS管的栅极接地；所述第三PMOS管的漏极与所述第五PMOS管的源极连接；
所述第一NMOS管的源极与所述第二NMOS管的漏极连接，所述第二NMOS管的源极连接第六NMOS管的漏极；所述第六NMOS管的源极接地；所述第六NMOS管的栅极与所述第十一NMOS管的漏极、所述第七NMOS管的栅极、所述第八NMOS管的栅极、所述第八NMOS管的漏极共同连接至第一偏置电压源；
所述第五NMOS管的漏极与所述第四NMOS管的源极所述第十NMOS管的漏极相连；所述第十NMOS管的漏极与所述第十NMOS管的栅极、所述第十二NMOS管的漏极和所述第九NMOS管的栅极相连接；
所述第三NMOS管的源极与所述第九NMOS管的漏极连接，所述第九NMOS管的源极接地；
所述第六PMOS管的源极连接第二偏置电压源；所述第六PMOS管的漏极与所述第四NMOS管的漏极连接；
所述第六NMOS管的源极、所述第十一NMOS管的源极、所述第七NMOS管的源极、所述第八NMOS管的源极、所述第十二NMOS管的源极、所述第十NMOS管的源极均接地；
所述第七PMOS管的栅极、所述第二NMOS管的栅极、所述第三NMOS管的栅极、所述第四NMOS管的栅极均连接至第一节点(ENH)；所述第三PMOS管的栅极、所述第十一NMOS管的栅极、所述第十二NMOS管的栅极均连接至第二节点(ENL)。
10.根据权利要求9所述的系统，其特征在于，所述第一反相器为斯密特反相器；所述LDO还具有误差放大器，使能信号端的一端还与所述误差放大器相连，所述误差放大器的输出端与所述控制电路的输出端、所述功率管的栅极共同连接至一节点。
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