CN108259034A - 电平移位电路 - Google Patents

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Abstract

本发明公开了一种电平移位电路，包括：第一反相器输入端接电平移位电路输入端，第一反相器的第一参考连接端接电源电压低，第一反相器的第二参考连接端接地，第一反相器输出端接预放大电路的第二连接端；预放大电路其第一连接端接电平移位电路输入端，其第三连接端接第一信号，其第四连接端接第二信号，其第五连接端接输出锁存电路第一连接端，其第六连接端接输出锁存电路第二连接端，其第七连接端接电源电压高，其第八连接端接地；输出锁存电路其第三连接端接电源电压高，其第四连接端接电源电压低，其第五连接端接第二反相器输入端；第二反相器其第一参考连接端接电源电压高，其第二参考连接端接地，其输出端作为电平移位电路输出端。

Description

电平移位电路
技术领域
本发明涉及集成电路领域，特别是涉及一种电平移位电路。
背景技术
低功耗电路设计广泛采用多个供电电源域，使得电平移位电路成为必不可少的部分。
为了做到低功耗，让MOS晶体管工作在亚阈值区的电路被广泛采用，供电电源电压接近或低于MOS晶体管的阈值电压。而外围其他电路仍然是较高的电源电压。使用传统的电平移位电路很难保证在这种高压差电路之间正确的信号通信。
发明内容
本发明要解决的技术问题是提供一种与现有技术相比能提供转换速度，并能使输出的逻辑电平更稳定的电平移位电路。
为解决上述技术问题，本发明提供的电平移位电路，包括：第一反相器INV1、第二反相器INV2、预放大电路P和输出锁存电路OP；
第一反相器INV1输入端连接电平移位电路输入端IN，第一反相器INV1的第一参考连接端连接电源电压低VDDL，第一反相器INV1的第二参考连接端连接地GND，第一反相器INV1输出端连接预放大电路P的第二连接端P2；
预放大电路P其第一连接端P1连接电平移位电路输入端IN，其第三连接端P3连接第一信号QB，其第四连接端连接第二信号Q，其第五连接端P5连接输出锁存电路OP第一连接端OP1，其第六连接端P6连接输出锁存电路OP第二连接端OP2，其第七连接端P7连接电源电压高VDDH，其第八连接端P8连接地GND；
输出锁存电路OP其第三连接端OP3连接电源电压高VDDH，其第四连接端OP4连接电源电压低VDDL，其第五连接端OP5连接第二反相器INV2输入端；
第二反相器INV2其第一参考连接端连接电源电压高VDDH，其第二参考连接端连接地GND，其输出端作为电平移位电路输出端OUT。
可选的，所述预放大电路P包括第一～第十MOS M1～M10；
第一～第四MOS M1～M4的第一端连接预放大电路P第六连接端P6；
第一MOS M1第二连接端连接第一MOS M1第三连接端、第二MOS M2第三连接端和第五MOS M5第一连接端，第二MOS M2第二连接端连接第七MOS M7第二连接端和预放大电路P第五连接端P5，第三MOS M3第二连接端连接第三MOS M3第三连接端、第四MOS M4第三连接端和第八MOS M8第一连接端，第四MOS M4第二连接端连接第十MOS M10第一连接端和预放大电路P第六连接端P6，第五MOS M5第二连接端连接第六MOS M6第一连接端，第八MOS M8第二连接端连接第九MOS M9第一连接端，第六MOS M6、第七MOS M7、第九MOS M9和第十MOSM10的第二连接端连接预放大电路P第八连接端P8；
第五MOS M5和第十MOS M10第三连接端连接预放大电路P第一连接端P1，第六MOSM6第三连接端连接预放大电路P第三连接端P3，第七MOS M7和第八MOS M8第三连接端连接预放大电路P的第二连接端P2，第九MOS M9第三连接端连接预放大电路P第三连接端P4。
可选的，所述输出锁存电路OP包括第十一～第十六MOS M11～M16；
第十一MOS M11和第十二MOS M12第一连接端连接输出锁存电路OP第三连接端OP3；
第十一MOS M11第二连接端连接第十三MOS M13第一连接端，第十二MOS M12第二连接端连接第十四MOS M14第一连接端，第十三MOS M13第二连接端连接第十五MOS M15第一连接端和第十二MOS M12第三连接端，第十四MOS M14第二连接端连接第十六MOSM16第一连接端、第十一MOS M11第三连接端和输出锁存电路OP第五连接端OP5，第十五MOS M15和第十六MOS M16第二连接端连接输出锁存电路OP第四连接端OP4；
第十三MOS M13第三连接端连接第十五MOS M15第三连接端和输出锁存电路OP第二连接端OP2，第十四MOS M14第三连接端连接第十六MOS M16第三连接端和输出锁存电路OP第一连接端OP1。
其中，第一～第四MOS M1～M4是PMOS，第五～第十MOS M5～M10是NMOS。
第一～第四MOS M1～M4的第一连接端是源极，第二连接端是漏极，第三连极端是栅极；
第五～第十MOS M5～M10的第一连接端是漏极，第二连接端是源极，第三连极端是栅极。
其中，第十一～第十四MOS M11～M14是PMOS,第十五和第十六MOS M15和M16是NMOS。
第十一～第十四MOS M11～M14的第一连接端是源极，第二连接端是漏极，第三连极端是栅极；
第十五和第十六MOS M15和M16的第一连接端是漏极，第二连接端是源极，第三连极端是栅极。
本发明的第一～第十MOS M1～M10组成预放大级，第十一～第十六MOS M11～M16组成输出锁存级。第一反相器(输入)INV1用来由输入信号IN产生信号INB，第二反相器(输出)INV2用来隔离锁存级和负载电容。预放大电路由低压信号IN、INB和高压信号Q、QB控制，产生互补的信号VR和VF。锁存级把信号VR和VF转换成高压全摆幅信号QB和Q。本发明与现有技术相比能提供转换速度，并能使输出的逻辑电平更稳定的电平移位电路。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是一种现有电平移位电路结构示意图。
图2是本发明的结构示意图。
附图标记说明
P 是预放大电路
OP 是输出锁存电路
M1～M16 是MOS
INA、INB 是低压信号
Q、QB 是高压信号
VR、VF 是互补信号
P1～P8 是预放大电路的第一～第八连接端
0P1～OP5 是输出锁存电路的第一～第五连接端
IN 是电平移位电路输入端
OUT 是电平以为电路如输出端
VDDL 电源电压低
VDDH 电源电压高
GND 是地
具体实施方式
如图1所示，本发明提供的电平移位电路，包括：第一反相器INV1、第二反相器INV2、预放大电路P和输出锁存电路OP；
第一反相器INV1输入端连接电平移位电路输入端IN1，第一反相器INV1的第一参考连接端连接电源电压低VDDL，第一反相器INV1的第二参考连接端连接地GND，第一反相器INV1输出端连接预放大电路P的第二连接端P2；
预放大电路P其第一连接端P1连接电平移位电路输入端IN1，其第三连接端P3连接第一信号QB，其第四连接端连接第二信号Q，其第五连接端P5连接输出锁存电路OP第一连接端OP1，其第六连接端P6连接输出锁存电路OP第二连接端OP2，其第七连接端P7连接电源电压高VDDH，其第八连接端P8连接地GND；
输出锁存电路OP其第三连接端OP3连接电源电压高VDDH，其第四连接端OP4连接电源电压低VDDL，其第五连接端OP5连接第二反相器INV2输入端；
第二反相器INV2其第一参考连接端连接电源电压高VDDH，其第二参考连接端连接地GND，其输出端作为电平移位电路输出端OUT。
所述预放大电路P包括第一～第十MOS M1～M10；
第一～第四MOS M1～M4的第一端连接预放大电路P第六连接端P6；
第一MOS M1第二连接端连接第一MOS M1第三连接端、第二MOS M2第三连接端和第五MOS M5第一连接端，第二MOS M2第二连接端连接第七MOS M7第二连接端和预放大电路P第五连接端P5，第三MOS M3第二连接端连接第三MOS M3第三连接端、第四MOS M4第三连接端和第八MOS M8第一连接端，第四MOS M4第二连接端连接第十MOS M10第一连接端和预放大电路P第六连接端P6，第五MOS M5第二连接端连接第六MOS M6第一连接端，第八MOS M8第二连接端连接第九MOS M9第一连接端，第六MOS M6、第七MOS M7、第九MOS M9和第十MOSM10的第二连接端连接预放大电路P第八连接端P8；
第五MOS M5和第十MOS M10第三连接端连接预放大电路P第一连接端P1，第六MOSM6第三连接端连接预放大电路P第三连接端P3，第七MOS M7和第八MOS M8第三连接端连接预放大电路P的第二连接端P2，第九MOS M9第三连接端连接预放大电路P第三连接端P4。
所述输出锁存电路OP包括第十一～第十六MOS M11～M16；
第十一MOS M11和第十二MOS M12第一连接端连接输出锁存电路OP第三连接端OP3；
第十一MOS M11第二连接端连接第十三MOS M13第一连接端，第十二MOS M12第二连接端连接第十四MOS M14第一连接端，第十三MOS M13第二连接端连接第十五MOS M15第一连接端和第十二MOS M12第三连接端，第十四MOS M14第二连接端连接第十六MOSM16第一连接端、第十一MOS M11第三连接端和输出锁存电路OP第五连接端OP5，第十五MOS M15和第十六MOS M16第二连接端连接输出锁存电路OP第四连接端OP4；
第十三MOS M13第三连接端连接第十五MOS M15第三连接端和输出锁存电路OP第二连接端OP2，第十四MOS M14第三连接端连接第十六MOS M16第三连接端和输出锁存电路OP第一连接端OP1。
其中，第一～第四MOS M1～M4是PMOS，第五～第十MOS M5～M10是NMOS。
第一～第四MOS M1～M4的第一连接端是源极，第二连接端是漏极，第三连极端是栅极；
第五～第十MOS M5～M10的第一连接端是漏极，第二连接端是源极，第三连极端是栅极。
其中，第十一～第十四MOS M11～M14是PMOS,第十五和第十六MOS M15和M16是NMOS。
第十一～第十四MOS M11～M14的第一连接端是源极，第二连接端是漏极，第三连极端是栅极；
第十五和第十六MOS M15和M16的第一连接端是漏极，第二连接端是源极，第三连极端是栅极。
本发明的工作原理如下：
当IN和OUT的逻辑电平不一致，分别为一高一低时，INA为高电平，INB为低电平，QB为高电平，Q为低电平。
MOS晶体管M1、M2、M5、M6和M10导通，M1和M2产生电流IR给节点VR充电，使VR的电压升高。
MOS晶体管M3、M4、M7、M8和M9关闭，M3和M4不产生电流，M10导通将VF拉为低电平。
这样就产生了互补信号VR和VF，锁存级和输出反相器INV2再将其转换成高压全摆幅输出OUT。
锁存级包含正反馈结构，提高了转换速度，并能使输出的逻辑电平稳定。
当IN和OUT的逻辑电平不一致，分别为一低一高时，INA为低电平，INB为高电平，QB为低电平，Q为高电平。
MOS晶体管M3、M4、M7、M8和M9导通，M3和M4产生电流IF给节点VF充电，使VF的电压升高。
MOS晶体管M1、M2、M5、M6和M10关闭，M1和M2不产生电流，M7导通将VR拉为低电平。
这样就产生了互补信号VR和VF，锁存级和输出反相器INV2再将其转换成高压全摆幅输出OUT。
锁存级包含正反馈结构，提高了转换速度，并能使输出的逻辑电平稳定。
当IN和OUT的逻辑电平一致时，没有电流IR或IF产生，VR和VF的电压由IN的逻辑电平决定。
INA是高电平时，VF是低电平，VR是浮动电平；INA是低电平时，VR是低电平，VF是浮动电平。
由于VR或VF其中的一个是固定低电平，锁存级就可以得到正确的高电压全摆幅逻辑电平。
如果由于噪声使锁存级转换为错误的输出逻辑电平，使IN和OUT的逻辑电平不一致了，预放大级就会产生IR或IF，使最终IN和OUT逻辑电平一致。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (7)

1.一种电平移位电路，其特征在于，包括：第一反相器(INV1)、第二反相器(INV2)、预放大电路(P)和输出锁存电路(OP)；
第一反相器(INV1)输入端连接电平移位电路输入端(IN)，第一反相器(INV1)的第一参考连接端连接电源电压低(VDDL)，第一反相器(INV1)的第二参考连接端连接地(GND)，第一反相器(INV1)输出端连接预放大电路(P)的第二连接端(P2)；
预放大电路(P)其第一连接端(P1)连接电平移位电路输入端(IN)，其第三连接端(P3)连接第一信号(QB)，其第四连接端连接第二信号(Q)，其第五连接端(P5)连接输出锁存电路(OP)第一连接端(OP1)，其第六连接端(P6)连接输出锁存电路(OP)第二连接端(OP2)，其第七连接端(P7)连接电源电压高(VDDH)，其第八连接端(P8)连接地(GND)；
输出锁存电路(OP)其第三连接端(OP3)连接电源电压高(VDDH)，其第四连接端(OP4)连接电源电压低(VDDL)，其第五连接端(OP5)连接第二反相器(INV2)输入端；
第二反相器(INV2)其第一参考连接端连接电源电压高(VDDH)，其第二参考连接端连接地(GND)，其输出端作为电平移位电路输出端(OUT)。
2.如权利要求1所述的电平移位电路，其特征在于，预放大电路(P)包括第一～第十MOS(M1～M10)；
第一～第四MOS(M1～M4)的第一端连接预放大电路(P)第六连接端(P6)；
第一MOS(M1)第二连接端连接第一MOS(M1)第三连接端、第二MOS(M2)第三连接端和第五MOS(M5)第一连接端，第二MOS(M2)第二连接端连接第七MOS(M7)第二连接端和预放大电路(P)第五连接端(P5)，第三MOS(M3)第二连接端连接第三MOS(M3)第三连接端、第四MOS(M4)第三连接端和第八MOS(M8)第一连接端，第四MOS(M4)第二连接端连接第十MOS(M10)第一连接端和预放大电路(P)第六连接端(P6)，第五MOS(M5)第二连接端连接第六MOS(M6)第一连接端，第八MOS(M8)第二连接端连接第九MOS(M9)第一连接端，第六MOS(M6)、第七MOS(M7)、第九MOS(M9)和第十MOS(M10)的第二连接端连接预放大电路(P)第八连接端(P8)；
第五MOS(M5)和第十MOS(M10)第三连接端连接预放大电路(P)第一连接端(P1)，第六MOS(M6)第三连接端连接预放大电路(P)第三连接端(P3)，第七MOS(M7)和第八MOS(M8)第三连接端连接预放大电路(P)的第二连接端(P2)，第九MOS(M9)第三连接端连接预放大电路(P)第三连接端(P4)。
3.如权利要求1所述的电平移位电路，其特征在于，输出锁存电路(OP)包括第十一～第十六MOS(M11～M16)；
第十一MOS(M11)和第十二MOS(M12)第一连接端连接输出锁存电路(OP)第三连接端(OP3)；
第十一MOS(M11)第二连接端连接第十三MOS(M13)第一连接端，第十二MOS(M12)第二连接端连接第十四MOS(M14)第一连接端，第十三MOS(M13)第二连接端连接第十五MOS(M15)第一连接端和第十二MOS(M12)第三连接端，第十四MOS(M14)第二连接端连接第十六MOS(M16)第一连接端、第十一MOS(M11)第三连接端和输出锁存电路(OP)第五连接端(OP5)，第十五MOS(M15)和第十六MOS(M16)第二连接端连接输出锁存电路(OP)第四连接端(OP4)；
第十三MOS(M13)第三连接端连接第十五MOS(M15)第三连接端和输出锁存电路(OP)第二连接端(OP2)，第十四MOS(M14)第三连接端连接第十六MOS(M16)第三连接端和输出锁存电路(OP)第一连接端(OP1)。
4.如权利要求2所述的电平移位电路，其特征在于：第一～第四MOS(M1～M4)是PMOS，第五～第十MOS(M5～M10)是NMOS。
5.如权利要求4所述的电平移位电路，其特征在于：第一～第四MOS(M1～M4)的第一连接端是源极，第二连接端是漏极，第三连极端是栅极；
第五～第十MOS(M5～M10)的第一连接端是漏极，第二连接端是源极，第三连极端是栅极。
6.如权利要求3所述的电平移位电路，其特征在于：第十一～第十四MOS(M11～M14)是PMOS,第十五和第十六MOS(M15和M16)是NMOS。
7.如权利要求6所述的电平移位电路，其特征在于：第十一～第十四MOS(M11～M14)的第一连接端是源极，第二连接端是漏极，第三连极端是栅极；
第十五和第十六MOS(M15和M16)的第一连接端是漏极，第二连接端是源极，第三连极端是栅极。
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